JP3478580B2 - 出力駆動回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路用出力
駆動回路に関し、より特定すれば接地電位の反跳および
電磁的干渉に対する感受性を減少した該駆動回路に関す
る。
駆動回路に関し、より特定すれば接地電位の反跳および
電磁的干渉に対する感受性を減少した該駆動回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ集積回路において、ゲートアレ
イとして周知の回路形式が存在する。ゲートアレイはそ
の装置に必要な全ての拡散領域を含む基板上に製造す
る。これらの拡散領域がアレイ状に配列させたトランジ
スタ、特に電界効果型トランジスタ（ＦＥＴ）を形成す
る。設計工程はそれぞれのＦＥＴおよびＦＥＴのグルー
プを２進ゲートに相互接続し、所望の２進数機能を提供
する。ＣＭＯＳは高密度技術であり、非常に複雑な機能
を実現することが出来る。さらに、ＣＭＯＳゲートアレ
イを用いて設計者が２進回路を迅速かつ安価に作成でき
るような論理回路設計言語ならびにソフトウェアが存在
している。
イとして周知の回路形式が存在する。ゲートアレイはそ
の装置に必要な全ての拡散領域を含む基板上に製造す
る。これらの拡散領域がアレイ状に配列させたトランジ
スタ、特に電界効果型トランジスタ（ＦＥＴ）を形成す
る。設計工程はそれぞれのＦＥＴおよびＦＥＴのグルー
プを２進ゲートに相互接続し、所望の２進数機能を提供
する。ＣＭＯＳは高密度技術であり、非常に複雑な機能
を実現することが出来る。さらに、ＣＭＯＳゲートアレ
イを用いて設計者が２進回路を迅速かつ安価に作成でき
るような論理回路設計言語ならびにソフトウェアが存在
している。
【０００３】しばしば見られるように、ゲートアレイ集
積回路の実行する機能はトランジスタ−トランジスタ論
理（ＴＴＬ）回路に接続する。つまりゲートアレイ回路
の出力駆動回路は電流を充分に増減することでＴＴＬ入
力を駆動して、ＴＴＬ入力を駆動しまたＣＭＯＳ出力か
らＴＴＬ入力へ接続する導線に電荷を注入する能力を有
すべきである。ＣＭＯＳ出力駆動回路のＴＴＬ駆動仕様
に適合する標準的設計によりＣＭＯＳ出力駆動回路が１
〜２ボルトの間の出力電圧で定格電流の数倍の電流を流
すようになる。この剰余電流はＣＭＯＳゲートアレイ出
力駆動回路において、またＴＴＬ入力回路において、さ
らに両方の回路を組み込んでいるシステムにおいて雑音
の問題を引き起こす。この種の雑音はゲートアレイ集積
回路の電力バスの低電圧側における雑音が接地の反跳、
また電力バスの高電圧側における雑音が電力供給雑音と
呼ばれる。
積回路の実行する機能はトランジスタ−トランジスタ論
理（ＴＴＬ）回路に接続する。つまりゲートアレイ回路
の出力駆動回路は電流を充分に増減することでＴＴＬ入
力を駆動して、ＴＴＬ入力を駆動しまたＣＭＯＳ出力か
らＴＴＬ入力へ接続する導線に電荷を注入する能力を有
すべきである。ＣＭＯＳ出力駆動回路のＴＴＬ駆動仕様
に適合する標準的設計によりＣＭＯＳ出力駆動回路が１
〜２ボルトの間の出力電圧で定格電流の数倍の電流を流
すようになる。この剰余電流はＣＭＯＳゲートアレイ出
力駆動回路において、またＴＴＬ入力回路において、さ
らに両方の回路を組み込んでいるシステムにおいて雑音
の問題を引き起こす。この種の雑音はゲートアレイ集積
回路の電力バスの低電圧側における雑音が接地の反跳、
また電力バスの高電圧側における雑音が電力供給雑音と
呼ばれる。
【０００４】このような雑音の問題は複数の出力駆動回
路がゲートアレイをシステム電力供給部の高圧側および
低圧側と結合する１本またはそれ以上の共通ピンを通し
て電流を流しているという事実に関連している。これま
での解決方法の１つはゲートアレイ集積回路あたりの電
力供給ピンの本数を増やすことだった。このような方法
には経済的制約が存在するが、電力供給用接続に使用す
るパッケージのどのピンについても、論理処理用として
集積回路へまたは集積回路から論理信号を流すことの出
来るピンはこれより１本少ない。つまり、それぞれの２
進出力ピンについて２本以下の電力供給ピンしか使用し
ない限り、この種の雑音の問題はある程度残存すること
になる。
路がゲートアレイをシステム電力供給部の高圧側および
低圧側と結合する１本またはそれ以上の共通ピンを通し
て電流を流しているという事実に関連している。これま
での解決方法の１つはゲートアレイ集積回路あたりの電
力供給ピンの本数を増やすことだった。このような方法
には経済的制約が存在するが、電力供給用接続に使用す
るパッケージのどのピンについても、論理処理用として
集積回路へまたは集積回路から論理信号を流すことの出
来るピンはこれより１本少ない。つまり、それぞれの２
進出力ピンについて２本以下の電力供給ピンしか使用し
ない限り、この種の雑音の問題はある程度残存すること
になる。
【０００５】接地反跳ならびに電源供給雑音の問題に対
する別の解決方法は出力駆動回路により加減する電流を
動的に制限することである。公知の動的制限回路は供給
電圧レベルやトランジスタの相互コンダクタンスおよび
多結晶シリコンまたは単結晶シリコンの内部固有抵抗率
などの回路パラメータに敏感である。このような回路は
特定の供給電圧または付加の形式においては充分に機能
するが、温度、電力供給電圧、付加、ゲートアレイで問
題となる製造工程の変動などの広い範囲にわたって良好
な動作を行なうことは出来ない。
する別の解決方法は出力駆動回路により加減する電流を
動的に制限することである。公知の動的制限回路は供給
電圧レベルやトランジスタの相互コンダクタンスおよび
多結晶シリコンまたは単結晶シリコンの内部固有抵抗率
などの回路パラメータに敏感である。このような回路は
特定の供給電圧または付加の形式においては充分に機能
するが、温度、電力供給電圧、付加、ゲートアレイで問
題となる製造工程の変動などの広い範囲にわたって良好
な動作を行なうことは出来ない。
【０００６】
【発明が解決しようとする課題】本発明の目的は定電流
出力駆動回路を提供することである。
出力駆動回路を提供することである。
【０００７】本発明の別の目的は該回路の作動曲線上の
大電流を流す部分で高速スイッチングできこれによって
流れる電流の量を制限し生成される接地反跳／電力供給
雑音を低減するような出力駆動回路を提供することであ
る。
大電流を流す部分で高速スイッチングできこれによって
流れる電流の量を制限し生成される接地反跳／電力供給
雑音を低減するような出力駆動回路を提供することであ
る。
【０００８】
【課題を解決するための手段】簡単に説明すると、本発
明の１つの態様において、出力電流が供給電圧、負荷キ
ャパシタンス、温度、処理変数が仕様限界以内である限
り出力電流がこれらと相関しないような出力駆動回路を
提供することにより前述の目的を達成する。
明の１つの態様において、出力電流が供給電圧、負荷キ
ャパシタンス、温度、処理変数が仕様限界以内である限
り出力電流がこれらと相関しないような出力駆動回路を
提供することにより前述の目的を達成する。
【０００９】
【課題を解決するための手段】このため、本発明は、出
力パッドと、２進入力と出力パッドに接続された出力を
有し、電源電圧と接地電圧間に接続された電流制限出力
駆動回路と、前記出力パッドに接続され、前記出力の値
に応じて論理値低値を維持するために前記出力パッドか
ら電流を取り出すプルダウン回路と、を備え、前記プル
ダウン回路は、前記出力パッドに接続されたドレインと
前記接地電圧に接続されたソースとゲートとを有するＮ
型ＦＥＴと、前記出力パッドが論理低値に駆動された場
合に前記Ｎ型ＦＥＴを駆動状態にする論理スイッチング
手段とから構成され、前記論理スイッチング手段は、前
記出力パッドに接続された入力と出力とを有する２進イ
ンバータと、前記２進インバータに接続された第１の入
力と前記出力駆動回路の前記２進入力に接続された第２
の入力の２つの入力と、前記Ｎ型ＦＥＴのゲートに接続
され出力とを有する２入力２進ＡＮＤゲートと、から構
成され、前記２進インバータの閾値は、前記出力駆動回
路の論理低値よりも低いことを特徴とする出力駆動回路
を提供するものである。ここで、前記電流制限出力駆動
回路は、前記電源電圧に接続された第１のチャンネル電
極と、前記２進入力に接続されたゲートと、第２のチャ
ンネル電極とを有する第１のＰ型ＦＥＴと、前記第１の
Ｐ型ＦＥＴの第２のチャンネル電極に接続された第１の
チャンネル電極と、第１の基準電圧に接続されたゲート
電極と、前記出力パッドに接続された第２のチャンネル
電極とを有する第２のＰ型ＦＥＴと、前記第２のＰ型Ｆ
ＥＴの第２のチャンネル電極に接続された第１のチャン
ネル電極と、第２の基準電圧に接続されたゲート電極
と、第２のチャンネル電極とを有する第１のＮ型ＦＥＴ
と、前記第１のＮ型ＦＥＴの前記第２のチャンネル電極
に接続された第１のチャンネル電極と、前記２進入力に
接続されたゲートと、前記接地電極に接続された第２の
チャンネル電極を有する第２のＮ型ＦＥＴと、から構成
される。
力パッドと、２進入力と出力パッドに接続された出力を
有し、電源電圧と接地電圧間に接続された電流制限出力
駆動回路と、前記出力パッドに接続され、前記出力の値
に応じて論理値低値を維持するために前記出力パッドか
ら電流を取り出すプルダウン回路と、を備え、前記プル
ダウン回路は、前記出力パッドに接続されたドレインと
前記接地電圧に接続されたソースとゲートとを有するＮ
型ＦＥＴと、前記出力パッドが論理低値に駆動された場
合に前記Ｎ型ＦＥＴを駆動状態にする論理スイッチング
手段とから構成され、前記論理スイッチング手段は、前
記出力パッドに接続された入力と出力とを有する２進イ
ンバータと、前記２進インバータに接続された第１の入
力と前記出力駆動回路の前記２進入力に接続された第２
の入力の２つの入力と、前記Ｎ型ＦＥＴのゲートに接続
され出力とを有する２入力２進ＡＮＤゲートと、から構
成され、前記２進インバータの閾値は、前記出力駆動回
路の論理低値よりも低いことを特徴とする出力駆動回路
を提供するものである。ここで、前記電流制限出力駆動
回路は、前記電源電圧に接続された第１のチャンネル電
極と、前記２進入力に接続されたゲートと、第２のチャ
ンネル電極とを有する第１のＰ型ＦＥＴと、前記第１の
Ｐ型ＦＥＴの第２のチャンネル電極に接続された第１の
チャンネル電極と、第１の基準電圧に接続されたゲート
電極と、前記出力パッドに接続された第２のチャンネル
電極とを有する第２のＰ型ＦＥＴと、前記第２のＰ型Ｆ
ＥＴの第２のチャンネル電極に接続された第１のチャン
ネル電極と、第２の基準電圧に接続されたゲート電極
と、第２のチャンネル電極とを有する第１のＮ型ＦＥＴ
と、前記第１のＮ型ＦＥＴの前記第２のチャンネル電極
に接続された第１のチャンネル電極と、前記２進入力に
接続されたゲートと、前記接地電極に接続された第２の
チャンネル電極を有する第２のＮ型ＦＥＴと、から構成
される。
【００１０】本明細書は本発明と見なし得る請求の範囲
を特に記載し明確に請求する添付の請求項を結論と成し
ているが、本発明は添付の図面を参照して以下の詳細な
説明からよりよく理解できるものと考えられる。
を特に記載し明確に請求する添付の請求項を結論と成し
ているが、本発明は添付の図面を参照して以下の詳細な
説明からよりよく理解できるものと考えられる。
【００１１】
【実施例】図１を参照すると、低雑音電流制限ＣＭＯＳ
出力駆動回路１０が図示してある。出力駆動回路１０は
これが組み込まれるゲートアレイなど大きな集積回路
（図示していない）の出力パッド１２に接続する。出力
駆動回路１０は線１４経由で出力パッド１２に接続す
る。
出力駆動回路１０が図示してある。出力駆動回路１０は
これが組み込まれるゲートアレイなど大きな集積回路
（図示していない）の出力パッド１２に接続する。出力
駆動回路１０は線１４経由で出力パッド１２に接続す
る。
【００１２】 本出力駆動回路１０は、直列接続された
４個のＦＥＴ１６，１８，２０，２２を有する。以降、
これ等の４個のＦＥＴに関しては、個々のＦＥＴのドレ
イン及びソースを示す用語としてチャンネル端末電極
（ＣＴＥ）なる用語を使用する。高密度集積回路のＦＥ
Ｔの２つのチャンネル電極がゲート素子に対して高度な
対称性を有し、それぞれの電極を交換しても等しく良好
な作動性を有することからである。
４個のＦＥＴ１６，１８，２０，２２を有する。以降、
これ等の４個のＦＥＴに関しては、個々のＦＥＴのドレ
イン及びソースを示す用語としてチャンネル端末電極
（ＣＴＥ）なる用語を使用する。高密度集積回路のＦＥ
Ｔの２つのチャンネル電極がゲート素子に対して高度な
対称性を有し、それぞれの電極を交換しても等しく良好
な作動性を有することからである。
【００１３】ＦＥＴ１６は最終的にＶｄｄに接続してい
る集積回路の正の電圧バス２３に第１のＣＴＥを接続し
たＰチャネル型素子である。ＦＥＴ１６の第２のＣＴＥ
はＦＥＴ１８の第１のＣＴＥに接続する。ＦＥＴ１８も
Ｐチャネル型素子で、第２のＣＴＥを線１４およびＦＥ
Ｔ２０の第１のＣＴＥに接続してある。ＦＥＴ２０はＮ
チャネル型素子で第２のＣＴＥをＦＥＴ２２の第１のＣ
ＴＥに接続してある。ＦＥＴ２２もＮチャネル型素子
で、最終的にＶｓｓに接続している集積回路の接地バス
に第２のＣＴＥを接続してある。要するにＦＥＴ１６〜
２２のチャネルが直列に接続されている。
る集積回路の正の電圧バス２３に第１のＣＴＥを接続し
たＰチャネル型素子である。ＦＥＴ１６の第２のＣＴＥ
はＦＥＴ１８の第１のＣＴＥに接続する。ＦＥＴ１８も
Ｐチャネル型素子で、第２のＣＴＥを線１４およびＦＥ
Ｔ２０の第１のＣＴＥに接続してある。ＦＥＴ２０はＮ
チャネル型素子で第２のＣＴＥをＦＥＴ２２の第１のＣ
ＴＥに接続してある。ＦＥＴ２２もＮチャネル型素子
で、最終的にＶｓｓに接続している集積回路の接地バス
に第２のＣＴＥを接続してある。要するにＦＥＴ１６〜
２２のチャネルが直列に接続されている。
【００１４】ＦＥＴ１６およびＦＥＴ２２のゲートはど
ちらも線２５で接続してあり出力駆動回路１０にコア論
理回路（図示していない）からの２進入力を供給する。
ちらも線２５で接続してあり出力駆動回路１０にコア論
理回路（図示していない）からの２進入力を供給する。
【００１５】抵抗Ｒ１およびＲ２は正電圧バス２３と接
地電圧バス２４の間で第１の分圧回路を構成する。これ
らのバスは雑音および負荷が存在しない場合それぞれＶ
ｄｄとＶｓｓに相当する。分圧回路の中点は線２６でＦ
ＥＴ１８のゲートに接続する。中点における電圧Ｖｒｅ
ｆ１はＶｓｓ＋（Ｖｄｄ−Ｖｓｓ）（Ｒ２）／（Ｒ１＋
Ｒ２）である。同様に、抵抗Ｒ３およびＲ４は正電圧バ
ス２３と接地電圧バス２４の間で第２の分圧回路を構成
する。電圧Ｖｒｅｆ２はＦＥｔ２０のゲートに線２８で
接続する。中点における電圧Ｖｒｅｆ２はＶｓｓ＋（Ｖ
ｄｄ−Ｖｓｓ）（Ｒ４）／（Ｒ３＋Ｒ４）である。前記
抵抗は全て拡散抵抗でよい。さらに、Ｖｒｅｆ１とＶｒ
ｅｆ２は、ＦＥＴゲートに流れる電流が小さいので、チ
ップ空間を節約するために他の出力駆動回路へ接続して
もよい。
地電圧バス２４の間で第１の分圧回路を構成する。これ
らのバスは雑音および負荷が存在しない場合それぞれＶ
ｄｄとＶｓｓに相当する。分圧回路の中点は線２６でＦ
ＥＴ１８のゲートに接続する。中点における電圧Ｖｒｅ
ｆ１はＶｓｓ＋（Ｖｄｄ−Ｖｓｓ）（Ｒ２）／（Ｒ１＋
Ｒ２）である。同様に、抵抗Ｒ３およびＲ４は正電圧バ
ス２３と接地電圧バス２４の間で第２の分圧回路を構成
する。電圧Ｖｒｅｆ２はＦＥｔ２０のゲートに線２８で
接続する。中点における電圧Ｖｒｅｆ２はＶｓｓ＋（Ｖ
ｄｄ−Ｖｓｓ）（Ｒ４）／（Ｒ３＋Ｒ４）である。前記
抵抗は全て拡散抵抗でよい。さらに、Ｖｒｅｆ１とＶｒ
ｅｆ２は、ＦＥＴゲートに流れる電流が小さいので、チ
ップ空間を節約するために他の出力駆動回路へ接続して
もよい。
【００１６】 電圧Ｖｒｅｆ１及びＶｒｅｆ２は、それ
ぞれＦＥＴ１８とＦＥＴ２０の相互コンダクタンスを設
定する。設定した相互コンダクタンスは、電源電圧の正
電圧バス３２からＦＥＴ１６とＦＥＴ１８を経由して２
進高値出力として必要な電流量を供給し、ＦＥＴ２０と
ＦＥＴ２２を経由して接地バス２４へ２進低値出力とし
て必要な電流量を制限する。
ぞれＦＥＴ１８とＦＥＴ２０の相互コンダクタンスを設
定する。設定した相互コンダクタンスは、電源電圧の正
電圧バス３２からＦＥＴ１６とＦＥＴ１８を経由して２
進高値出力として必要な電流量を供給し、ＦＥＴ２０と
ＦＥＴ２２を経由して接地バス２４へ２進低値出力とし
て必要な電流量を制限する。
【００１７】典型的なＣＭＯＳまたはＴＴＬ負荷では、
２進高値として出力パッド１２へ供給する電流は小さく
ＦＥＴ１６およびＦＥＴ１８を導通させる上で問題はな
い。しかしＴＴＬ負荷の２進低値としては、出力パッド
から流れる電流は基本的にバイポーラ・エミッタ電流で
ＦＥＴ２０およびＦＥＴ２２を導通させるには、特にＶ
ｒｅｆ２に応じてＦＥＴ２０の供給する相互コンダクタ
ンスの制限があると問題となり得る。そのため出力駆動
回路１０はその一部として追加のプルダウン回路を有し
ている。
２進高値として出力パッド１２へ供給する電流は小さく
ＦＥＴ１６およびＦＥＴ１８を導通させる上で問題はな
い。しかしＴＴＬ負荷の２進低値としては、出力パッド
から流れる電流は基本的にバイポーラ・エミッタ電流で
ＦＥＴ２０およびＦＥＴ２２を導通させるには、特にＶ
ｒｅｆ２に応じてＦＥＴ２０の供給する相互コンダクタ
ンスの制限があると問題となり得る。そのため出力駆動
回路１０はその一部として追加のプルダウン回路を有し
ている。
【００１８】プルダウン回路は線３２で出力パッド１２
へ入力を接続したインバータ３０を有する。インバータ
３０の出力は線３４で２入力ＡＮＤゲート３６の第１の
入力に接続する。２入力ＡＮＤゲート３６の第２の入力
は線３８でコア論理回路からの２進入力に接続する。こ
れはＦＥＴ２２のゲートに接続したのと同じ入力であ
る。２入力ＡＮＤゲート３６の出力は線４０でＦＥＴ４
２のゲートに接続する。ＦＥＴ４２はＦＥＴ２０および
ＦＥＴ２２と同様のＮチャネル型素子である。ＦＥＴ４
２の一方のＣＴＥは線１４および出力パッド１２に接続
する。ＦＥＴ４２の第２のＣＴＥは接地バス２４へ接続
する。
へ入力を接続したインバータ３０を有する。インバータ
３０の出力は線３４で２入力ＡＮＤゲート３６の第１の
入力に接続する。２入力ＡＮＤゲート３６の第２の入力
は線３８でコア論理回路からの２進入力に接続する。こ
れはＦＥＴ２２のゲートに接続したのと同じ入力であ
る。２入力ＡＮＤゲート３６の出力は線４０でＦＥＴ４
２のゲートに接続する。ＦＥＴ４２はＦＥＴ２０および
ＦＥＴ２２と同様のＮチャネル型素子である。ＦＥＴ４
２の一方のＣＴＥは線１４および出力パッド１２に接続
する。ＦＥＴ４２の第２のＣＴＥは接地バス２４へ接続
する。
【００１９】インバータ３０の入力における閾値電圧は
電流制限ＦＥＴ２０および２２の論理低値出力電圧より
小さくなるように選択する。つまりＦＥＴ２０およびＦ
ＥＴ２２が出力パッド１２と線１４の電圧をインバータ
３０の入力の閾値電圧以下に引き下げると、ＦＥＴ４２
はＴＴＬ負荷を駆動する最小論理低値電圧以下に出力パ
ッド１２と線１４の電圧を引き下げる。ここではインバ
ータ３０とＡＮＤゲート３６の論理応答が可能なように
コア論理回路からの２進入力の持続が充分長いものと仮
定している。
電流制限ＦＥＴ２０および２２の論理低値出力電圧より
小さくなるように選択する。つまりＦＥＴ２０およびＦ
ＥＴ２２が出力パッド１２と線１４の電圧をインバータ
３０の入力の閾値電圧以下に引き下げると、ＦＥＴ４２
はＴＴＬ負荷を駆動する最小論理低値電圧以下に出力パ
ッド１２と線１４の電圧を引き下げる。ここではインバ
ータ３０とＡＮＤゲート３６の論理応答が可能なように
コア論理回路からの２進入力の持続が充分長いものと仮
定している。
【００２０】図２を参照すると、本発明の第２の実施例
が図示してある。ＣＭＯＳ電流制限出力駆動回路１０’
は図１に図示した出力駆動回路１０と実質的に同一であ
るが、ＶｄｄおよびＶｓｓからＶｒｅｆ１’およびＶｒ
ｅｆ２’を誘導する好適な方法として抵抗Ｒ１、Ｒ２、
Ｒ３、Ｒ４をＦＥＴ５０、５２、５４、５６で置換して
いる点が異なっている。
が図示してある。ＣＭＯＳ電流制限出力駆動回路１０’
は図１に図示した出力駆動回路１０と実質的に同一であ
るが、ＶｄｄおよびＶｓｓからＶｒｅｆ１’およびＶｒ
ｅｆ２’を誘導する好適な方法として抵抗Ｒ１、Ｒ２、
Ｒ３、Ｒ４をＦＥＴ５０、５２、５４、５６で置換して
いる点が異なっている。
【００２１】ＦＥＴ５０は第１のＣＴＥを正電圧バス２
３’に接続し第２のＣＴＥをＦＥＴ５２の第１のＣＴＥ
に接続し、ゲートを接地バス２４’に接続してあるＰチ
ャネル型素子である。ＦＥＴ５２もＰチャネル型素子
で、前述の第１のＣＴＥ以外に第２のＣＴＥはゲートお
よびＦＥＴ１８’へのＶｒｅｆ１’入力である線２６’
へ接続してある。抵抗Ｒ５は線２６’とＶｓｓの間に接
続してあり、ＦＥＴ５０およびＦＥＴ５２と分圧回路を
構成してＶｒｅｆ１’を提供する。
３’に接続し第２のＣＴＥをＦＥＴ５２の第１のＣＴＥ
に接続し、ゲートを接地バス２４’に接続してあるＰチ
ャネル型素子である。ＦＥＴ５２もＰチャネル型素子
で、前述の第１のＣＴＥ以外に第２のＣＴＥはゲートお
よびＦＥＴ１８’へのＶｒｅｆ１’入力である線２６’
へ接続してある。抵抗Ｒ５は線２６’とＶｓｓの間に接
続してあり、ＦＥＴ５０およびＦＥＴ５２と分圧回路を
構成してＶｒｅｆ１’を提供する。
【００２２】ＦＥＴ５４は第１のＣＴＥを接地バス２
４’へ接続し第２のＣＴＥをＦＥＴ５６の第１のＣＴＥ
へ接続しゲートを正電圧バス２３’に接続してあるＮチ
ャネル型素子である。ＦＥＴ５６もＮチャネル型素子
で、前述の第１のＣＴＥ以外に、ＦＥＴ２０’へのＶｒ
ｅｆ２’線である線２８とゲートへ接続した第２のＣＴ
Ｅを有する。抵抗Ｒ６は線２８’とＶｄｄの間に接続し
ＦＥＴ５４およびＦＥＴ５６と共に分圧回路を構成して
Ｖｒｅｆ２’を提供する。
４’へ接続し第２のＣＴＥをＦＥＴ５６の第１のＣＴＥ
へ接続しゲートを正電圧バス２３’に接続してあるＮチ
ャネル型素子である。ＦＥＴ５６もＮチャネル型素子
で、前述の第１のＣＴＥ以外に、ＦＥＴ２０’へのＶｒ
ｅｆ２’線である線２８とゲートへ接続した第２のＣＴ
Ｅを有する。抵抗Ｒ６は線２８’とＶｄｄの間に接続し
ＦＥＴ５４およびＦＥＴ５６と共に分圧回路を構成して
Ｖｒｅｆ２’を提供する。
【００２３】ＦＥＴ５０およびＦＥＴ５４は正電圧バス
２３’と接地バス２４’の間の差により導通状態にバイ
アスしてある。ＦＥＴ５０とＦＥＴ５４のチャネル抵抗
は正電圧バス２３’と接地バス２４’の差が減少すると
増大し、逆に差が増加すると減少する。つまりＶｒｅｆ
１’とＶｒｅｆ２’を動的に変化させることで製造工程
における変動に起因する出力電流の変化を打ち消してい
る。同時に、ＦＥＴ５２およびＦＥＴ５６はほとんど一
定の基準電圧Ｖｒｅｆ１’とＶｒｅｆ２’を提供するダ
イオードとして接続する。つまりＦＥＴ５２とＦＥＴ５
６はＦＥＴ１８’とＦＥＴ２２’に対する補償を提供す
る。ＦＥＴ１６’とＦＥＴ２２’の全体的高価は図１に
図示した抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４により利用可能な
動的電流制限より大きい。
２３’と接地バス２４’の間の差により導通状態にバイ
アスしてある。ＦＥＴ５０とＦＥＴ５４のチャネル抵抗
は正電圧バス２３’と接地バス２４’の差が減少すると
増大し、逆に差が増加すると減少する。つまりＶｒｅｆ
１’とＶｒｅｆ２’を動的に変化させることで製造工程
における変動に起因する出力電流の変化を打ち消してい
る。同時に、ＦＥＴ５２およびＦＥＴ５６はほとんど一
定の基準電圧Ｖｒｅｆ１’とＶｒｅｆ２’を提供するダ
イオードとして接続する。つまりＦＥＴ５２とＦＥＴ５
６はＦＥＴ１８’とＦＥＴ２２’に対する補償を提供す
る。ＦＥＴ１６’とＦＥＴ２２’の全体的高価は図１に
図示した抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４により利用可能な
動的電流制限より大きい。
【００２４】回路１０’の残りの部分の動作は図１に図
示した回路１０の動作と同一である。１つ以上の出力駆
動回路１０にＶｒｅｆ１およびＶｒｅｆ２を用いること
が出来るのと同様に、Ｖｒｅｆ１’およびＶｒｅｆ２’
も１つ以上の出力駆動回路１０’に使用することが出来
る。
示した回路１０の動作と同一である。１つ以上の出力駆
動回路１０にＶｒｅｆ１およびＶｒｅｆ２を用いること
が出来るのと同様に、Ｖｒｅｆ１’およびＶｒｅｆ２’
も１つ以上の出力駆動回路１０’に使用することが出来
る。
【００２５】ここで図１、図２、コア論理回路からの入
力についてパッド１２’における出力の電圧と電流の関
係が図示してある図３を参照する。出力電圧がインバー
タ３０または３０’の閾値電圧に達すると、ＦＥＴ４２
または４２’が導通し始め出力駆動回路１０または１
０’を流れる電流量が短時間増加してから接地バス２４
または２４’へのカットオフ電圧の減少のため電流が非
常に急峻に減少する。減少量は破線で図示してある。
力についてパッド１２’における出力の電圧と電流の関
係が図示してある図３を参照する。出力電圧がインバー
タ３０または３０’の閾値電圧に達すると、ＦＥＴ４２
または４２’が導通し始め出力駆動回路１０または１
０’を流れる電流量が短時間増加してから接地バス２４
または２４’へのカットオフ電圧の減少のため電流が非
常に急峻に減少する。減少量は破線で図示してある。
【００２６】図２をここで参照すると、出力駆動回路１
０’はゲートアレイ集積回路に好適な用途を有してい
る。ＦＥＴ１６’、１８’、２０’、２２’を直列に提
供するには、ゲート絶縁製造技術を用いて必要な絶縁を
達成する。ＦＥＴ５０、５２、５４、５６は最良の動的
制限を得られるようにＦＥＴ１６’、１８’２０’、２
２’の対応する形式と同一の構造および特性を有するべ
きである。
０’はゲートアレイ集積回路に好適な用途を有してい
る。ＦＥＴ１６’、１８’、２０’、２２’を直列に提
供するには、ゲート絶縁製造技術を用いて必要な絶縁を
達成する。ＦＥＴ５０、５２、５４、５６は最良の動的
制限を得られるようにＦＥＴ１６’、１８’２０’、２
２’の対応する形式と同一の構造および特性を有するべ
きである。
【００２７】本発明はこれの好適実施例を参照して図示
および説明を行なっているが、態様、詳細および用途に
おける各種の変化を本発明の範囲内で成しうることは当
業者には理解されよう。たとえば、所望すれば外部Ｖｒ
ｅｆ１およびＶｒｅｆ２電圧を用いることが出来る。
および説明を行なっているが、態様、詳細および用途に
おける各種の変化を本発明の範囲内で成しうることは当
業者には理解されよう。たとえば、所望すれば外部Ｖｒ
ｅｆ１およびＶｒｅｆ２電圧を用いることが出来る。
【００２８】
【発明の効果】本発明は該回路の作動曲線上の大電流を
流す部分で高速スイッチングできこれによって流れる電
流の量を制限し生成される接地反跳／電力供給雑音を低
減するような出力駆動回路を提供する。
流す部分で高速スイッチングできこれによって流れる電
流の量を制限し生成される接地反跳／電力供給雑音を低
減するような出力駆動回路を提供する。
【図１】本発明による出力駆動回路の略図である。
【図２】本発明による出力駆動回路の第２の実施例の略
図である。
図である。
【図３】図２に記載した回路の電圧および電流の特性の
特性図である。
特性図である。
１０ 出力駆動回路
１２ 出力パッド
１６ ＦＥＴ
１８ ＦＥＴ
２０ ＦＥＴ
２２ ＦＥＴ
２３ 正電圧バス
２４ 接地バス
３０ インバータ
３６ ２入力ＡＮＤゲート
４２ ＦＥＴ
５０ ＦＥＴ
５２ ＦＥＴ
５４ ＦＥＴ
５６ ＦＥＴ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｒ５ 抵抗
Ｒ６ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 592089054
エヌシーアール インターナショナル
インコーポレイテッド
ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ,
Ｉｎｃ.
アメリカ合衆国 45479 オハイオ、デ
イトン サウス パターソン ブールバ
ード 1700
(73)特許権者 595026416
シンバイオス・インコーポレイテッド
アメリカ合衆国 コロラド州 80525
フォート コリンズ ダンフィールド
コート 2001
(72)発明者 ハロルド エス．クラーフツ
アメリカ合衆国 80919 コロラド、コ
ロラド スプリングス、タモラ ウェイ
2575
(56)参考文献 特開 平４−189026（ＪＰ，Ａ)
特開 平４−196619（ＪＰ，Ａ)
特開 昭64−39814（ＪＰ，Ａ)
特開 平２−82713（ＪＰ，Ａ)
特開 平３−22549（ＪＰ，Ａ)
特開 昭63−144621（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0185
H03K 17/687
H03K 19/0175
Claims (2)
- 【請求項１】 出力パッドと、２進入力と出力パッドに接続された出力とを有し、電源
電圧と接地電圧間に接続された 電流制限出力駆動回路
と、前記出力パッドに接続され、前記出力の値に応じて論理
値低値を維持するために前記出 力パッドから電流を取り
出すプルダウン回路と、を備え、前記プルダウン回路は、 前記出力パッドに接続されたドレインと前記接地電圧に
接続されたソースとゲートとを 有するＮ型ＦＥＴと、前
記出力パッドが論理低値に駆動された場合に前記Ｎ型Ｆ
ＥＴを駆動状態にする論理スイッチング手段と、から構
成され、前記論理スイッチング手段は、 前記出力パッドに接続された入力と、出力とを有する２
進インバータと、 前記２進インバータに接続された第１入力と前記出力駆
動回路の前記２進入力に接続さ れた第２入力の２つの入
力と、前記Ｎ型ＦＥＴのゲートに接続され出力とを有す
る２入力２進ＡＮＤゲートと、から構成され、前記２進インバータの閾値は、前記出力駆動回路の論理
低値よりも低いことを特徴とす る出力駆動回路。 - 【請求項２】 前記電流制限出力駆動回路は、 前記電源電圧に接続された第１のチャンネル電極と、前
記２進入力に接続されたゲート と、第２のチャンネル電
極とを有する第１のＰ型ＦＥＴと、前記第１のＰ型ＦＥＴの前記第２のチャンネル電極に接
続された第１のチャンネル電極 と、第１の基準電圧に接
続されたゲート電極と、前記出力パッドに接続された第
２のチャンネル電極とを有する第２のＰ型ＦＥＴと、 前記第２のＰ型ＦＥＴの第２のチャンネル電極に接続さ
れた第１のチャンネル電極と、第２の基準電圧に接続さ
れたゲート電極と、第２のチャンネル電極とを有する第
１のＮ型ＦＥＴと、前記第１のＮ型ＦＥＴの前記第２のチャンネル電極に接
続された第１のチャンネル電極 と、前記２進入力に接続
されたゲートと、前記接地電極に接続された第２のチャ
ンネル電極を有する第２のＮ型ＦＥＴと、から構成されていることを特徴とする請求項１に記載の
出力駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99699492A | 1992-12-28 | 1992-12-28 | |
| US996994 | 1992-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077413A JPH077413A (ja) | 1995-01-10 |
| JP3478580B2 true JP3478580B2 (ja) | 2003-12-15 |
Family
ID=25543529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34726793A Expired - Lifetime JP3478580B2 (ja) | 1992-12-28 | 1993-12-27 | 出力駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444401A (ja) |
| JP (1) | JP3478580B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
| US5751179A (en) * | 1996-04-26 | 1998-05-12 | Crystal Semiconductor | Output driver for PCI bus |
| JP3312104B2 (ja) * | 1996-12-20 | 2002-08-05 | 株式会社東芝 | 半導体装置用高耐圧プッシュプル出力回路 |
| US5973534A (en) * | 1998-01-29 | 1999-10-26 | Sun Microsystems, Inc. | Dynamic bias circuit for driving low voltage I/O transistors |
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
| JP4877875B2 (ja) * | 2004-12-13 | 2012-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置及びそれを用いた電子機器 |
| KR101169263B1 (ko) | 2004-12-13 | 2012-08-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 이를 이용하는 전자 기기 |
| TWI580189B (zh) | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 位準位移電路及半導體積體電路 |
| US9331686B2 (en) * | 2014-06-05 | 2016-05-03 | Realtek Semiconductor Corp. | Method and apparatus for reducing power bouncing of integrated circuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282713A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | スイッチング補助回路 |
| IT1225620B (it) * | 1988-10-06 | 1990-11-22 | Sgs Thomson Microelectronics | Comparatore cmos interamente differenziale a grande risoluzione |
| US4975758A (en) * | 1989-06-02 | 1990-12-04 | Ncr Corporation | Gate isolated I.O cell architecture for diverse pad and drive configurations |
| US4962345A (en) * | 1989-11-06 | 1990-10-09 | Ncr Corporation | Current limiting output driver |
| US5121013A (en) * | 1990-02-12 | 1992-06-09 | Advanced Micro Devices, Inc. | Noise reducing output buffer circuit with feedback path |
| US5066872A (en) * | 1990-06-11 | 1991-11-19 | Texas Instruments Incorporated | Speed-up technique for a constant di/dt buffer |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
-
1993
- 1993-12-27 JP JP34726793A patent/JP3478580B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-17 US US08/198,656 patent/US5444401A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5444401A (en) | 1995-08-22 |
| JPH077413A (ja) | 1995-01-10 |
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