JPS5821864A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS5821864A JPS5821864A JP12111481A JP12111481A JPS5821864A JP S5821864 A JPS5821864 A JP S5821864A JP 12111481 A JP12111481 A JP 12111481A JP 12111481 A JP12111481 A JP 12111481A JP S5821864 A JPS5821864 A JP S5821864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
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- Engineering & Computer Science (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はM工S(金バー絶縁物−半導体)トラ:/ シ
X p 7レイを用すたディスプレイのためのアー・1
− クチイブマトリックス基鈑に関するものである。
X p 7レイを用すたディスプレイのためのアー・1
− クチイブマトリックス基鈑に関するものである。
従来了クチイブマド1】ツクスヲ用いたデイスブIノイ
バネルはダイナミック方式に比しそのマトリックスサイ
ズを非常に大吉(でき、大型かつドツト数の大きなパネ
ルを実現可能な方式として注目を浴びて論る。、特に液
晶の工うな受光型素子″7″はダイナミック方式での駆
動デユーティは限界がありテレビ表示等にはアクティブ
マトリックスの応用が考λちれて−る。第1図は従来の
アクティブマトリックスの1セルを示してbる。アドレ
ス線Xがトランジスタ2のゲートに入力されており、ト
ランジスタをONさせてデータ、IYの信号全保持用コ
ンデンサ3に電荷として蓄積させる。再びブータラ書キ
込むまで、このコンデンサ3により保持され、同時に液
晶4を駆動する、ここでVCは共通電極信号である。液
晶のリークは非常に少ないので、短時間の電荷の保持に
は十分である。
バネルはダイナミック方式に比しそのマトリックスサイ
ズを非常に大吉(でき、大型かつドツト数の大きなパネ
ルを実現可能な方式として注目を浴びて論る。、特に液
晶の工うな受光型素子″7″はダイナミック方式での駆
動デユーティは限界がありテレビ表示等にはアクティブ
マトリックスの応用が考λちれて−る。第1図は従来の
アクティブマトリックスの1セルを示してbる。アドレ
ス線Xがトランジスタ2のゲートに入力されており、ト
ランジスタをONさせてデータ、IYの信号全保持用コ
ンデンサ3に電荷として蓄積させる。再びブータラ書キ
込むまで、このコンデンサ3により保持され、同時に液
晶4を駆動する、ここでVCは共通電極信号である。液
晶のリークは非常に少ないので、短時間の電荷の保持に
は十分である。
ここのトランジスタとコンデンサ1の製造は通常のIC
のプロセスと全く同じである。第2図は第1図のセルを
シリコンゲートプロセスにニジ作放2− した例である。単結晶シリコンウェハ上にトランジスタ
10とコンデンサ】1が構匠される。アドレス線Xとコ
ンデンサの上電極11は多結晶シ1】コン(ボ11シリ
コン)で、又データ線Yと液晶駆動電極13はA!でで
きて粘り、コンタクトホール7.8.9にニジ、基板と
A/、ボリン11コンとAAが夫々接続される。
のプロセスと全く同じである。第2図は第1図のセルを
シリコンゲートプロセスにニジ作放2− した例である。単結晶シリコンウェハ上にトランジスタ
10とコンデンサ】1が構匠される。アドレス線Xとコ
ンデンサの上電極11は多結晶シ1】コン(ボ11シリ
コン)で、又データ線Yと液晶駆動電極13はA!でで
きて粘り、コンタクトホール7.8.9にニジ、基板と
A/、ボリン11コンとAAが夫々接続される。
この種の通常のICプロセスに従っtマトリックス基板
は次の大きな欠点をもつ、 1つけマトリックス基板の製造プロセスが工Cと同一の
ため、プロセスが複雑であり工程コストが悪因と同時に
基板シ1】コンとの接合リークによる歩留低下が発生し
、総コストが裏r。特にシリコン薄膜とソース・ド1/
インとなる拡散層との接合部には、単結晶中の結晶欠陥
にかなり左右され通常のセルではこのリーク電流を10
0PA以下にしなげればならず、この構造で数万個のセ
ル全てのリークを押えることはむすかし論。ここで発生
する接合リークはコンデンサ3に蓄積された電荷を放電
シ、コントラストを低下させる。
は次の大きな欠点をもつ、 1つけマトリックス基板の製造プロセスが工Cと同一の
ため、プロセスが複雑であり工程コストが悪因と同時に
基板シ1】コンとの接合リークによる歩留低下が発生し
、総コストが裏r。特にシリコン薄膜とソース・ド1/
インとなる拡散層との接合部には、単結晶中の結晶欠陥
にかなり左右され通常のセルではこのリーク電流を10
0PA以下にしなげればならず、この構造で数万個のセ
ル全てのリークを押えることはむすかし論。ここで発生
する接合リークはコンデンサ3に蓄積された電荷を放電
シ、コントラストを低下させる。
3−
2つにはへ!電極のすきまからシリコン薄膜に入射した
光は、電子−正孔対な生放し拡散して光電流を生じてコ
ンデンサ3の電荷を放電してし寸いコントラストが低T
f ル。
光は、電子−正孔対な生放し拡散して光電流を生じてコ
ンデンサ3の電荷を放電してし寸いコントラストが低T
f ル。
本発明の目的はこの欠点を改善する方式を提供するもの
7あり、本発明の構「けガラス、石英、又はシフ1コン
ウエハ上にシフ1コン171(ff e ”−ヤネルと
する薄膜トランジスタを構度するものであって以下具体
例にそって説明する。
7あり、本発明の構「けガラス、石英、又はシフ1コン
ウエハ上にシフ1コン171(ff e ”−ヤネルと
する薄膜トランジスタを構度するものであって以下具体
例にそって説明する。
第3図は本発明に用するマトリックスセルを示すもので
あり、第1図の従来とけ、容量18のGND配線を新た
に設けること、又は液晶の容青φ;十分大きAと、それ
を電荷保持容量として用いるので電荷保持用の容量18
とGND配線を省略することができ、基本的なデータの
書込、保持は同じである、この場合のGND電位は一定
のバイアス電圧を、を味Lバイアスレベル、又は信号レ
ベルは問わ々い。又表示データの入力をデータ線Yがサ
ンプル−ホールドする容量として、データ線Y、!:(
)NDラインの間の容t21.又はアドレス線4− Xとの間の容量22を利用する。
あり、第1図の従来とけ、容量18のGND配線を新た
に設けること、又は液晶の容青φ;十分大きAと、それ
を電荷保持容量として用いるので電荷保持用の容量18
とGND配線を省略することができ、基本的なデータの
書込、保持は同じである、この場合のGND電位は一定
のバイアス電圧を、を味Lバイアスレベル、又は信号レ
ベルは問わ々い。又表示データの入力をデータ線Yがサ
ンプル−ホールドする容量として、データ線Y、!:(
)NDラインの間の容t21.又はアドレス線4− Xとの間の容量22を利用する。
簗4図rAlのセルの平面図、 rBlのA−Bでの断
面図をもとにセルの構造例を示す、透明基板33上にト
ランジスタのソース・ドレイン・千ヤえルを形11i1
7するシリコン薄膜28とトランジスタのゲートとなる
ゲート線をなすシリコン薄膜等もし7(はそれと同等の
配線層26とGNDライン27.更に透明低抵抗材′p
r、例えばBoo2の如くのネサ膜、厚さ数100A以
下の金属等ニジなるデータ線25と液晶駆動電極31.
が形成されてAる、又GNDライン27と液晶駆動電極
の重なった部分が電荷保持用コ・/テンサ(第3図−1
8)となる。1−ランジスタのリーク・ドレイン34.
35にはlt?CPチャネル々らP)がなされゲート電
極38に下にはチャネル30がゲート絶縁膜36を介し
て存在する。
面図をもとにセルの構造例を示す、透明基板33上にト
ランジスタのソース・ドレイン・千ヤえルを形11i1
7するシリコン薄膜28とトランジスタのゲートとなる
ゲート線をなすシリコン薄膜等もし7(はそれと同等の
配線層26とGNDライン27.更に透明低抵抗材′p
r、例えばBoo2の如くのネサ膜、厚さ数100A以
下の金属等ニジなるデータ線25と液晶駆動電極31.
が形成されてAる、又GNDライン27と液晶駆動電極
の重なった部分が電荷保持用コ・/テンサ(第3図−1
8)となる。1−ランジスタのリーク・ドレイン34.
35にはlt?CPチャネル々らP)がなされゲート電
極38に下にはチャネル30がゲート絶縁膜36を介し
て存在する。
第5図に、第4図に示す了クチイブ・マ) IJラック
ス板の製造プロセスを示す。透明基板40上に、ゲート
となるN極材料1例えばシリコン等の半導体薄膜、Ta
、A7等の金属薄膜、又はメサ5− 膜等の透明導電膜を形放しパターニングの後ゲート電極
41を作る。次にゲート電極上にゲート絶縁膜42を形
反する、ゲート絶縁膜形成法け、ゲート電極の酸化物、
例えば陽極酸化法、熱酸化法、プラズマ酸化法等による
か、又はCVD法等によりHt O2、AC,03等の
酸化物、g7,3y4.等の窒化物である。(第5図の
例はゲート電極の酸化方式である。)次にトランジスタ
のチャネルを形成スるシリコン薄膜をデポジションして
バターニングシテソース・ドレイン・チー?ネルを構度
するシリコン層43を形砂する。(第5図イ))この状
態でネガレジストを上面に塗布し、透明基板の下側から
全面露光(ガラス・マスクを用すずに)すると、ゲート
電極41が光をマスクしてゲート電極41のパターン通
υに、レジストの露光した部分44と未露光部分45が
残る。(第5図(口1)この後現像するとゲート電極4
1のパターン通りニレジスト45が残る。このレジヌ)
45をマスクとして不純物イオンを打込むと、ソース拳
ドレイン部46にはイオンが打込まれて低抵抗層とな6
一 L レジスト45の下部にはイオン打込まれず、チー′
−ネル層47として残る。(第5図14)次に透明導電
膜をデポジションしてバターニングし、データm48と
駆動電極49を形故し、トランジスタのソース・ド1/
イン46とは、絶縁膜、更にはP縁部に対するコンタク
ト・ホールを開ばることなしにコンタクトをとるい 又コンデンサを必要とする場合はゲート電極41と透明
導電膜による駆動電極49との間にゲート絶縁膜42と
同じ材料をせンドイ・ソチして形原できる。
ス板の製造プロセスを示す。透明基板40上に、ゲート
となるN極材料1例えばシリコン等の半導体薄膜、Ta
、A7等の金属薄膜、又はメサ5− 膜等の透明導電膜を形放しパターニングの後ゲート電極
41を作る。次にゲート電極上にゲート絶縁膜42を形
反する、ゲート絶縁膜形成法け、ゲート電極の酸化物、
例えば陽極酸化法、熱酸化法、プラズマ酸化法等による
か、又はCVD法等によりHt O2、AC,03等の
酸化物、g7,3y4.等の窒化物である。(第5図の
例はゲート電極の酸化方式である。)次にトランジスタ
のチャネルを形成スるシリコン薄膜をデポジションして
バターニングシテソース・ドレイン・チー?ネルを構度
するシリコン層43を形砂する。(第5図イ))この状
態でネガレジストを上面に塗布し、透明基板の下側から
全面露光(ガラス・マスクを用すずに)すると、ゲート
電極41が光をマスクしてゲート電極41のパターン通
υに、レジストの露光した部分44と未露光部分45が
残る。(第5図(口1)この後現像するとゲート電極4
1のパターン通りニレジスト45が残る。このレジヌ)
45をマスクとして不純物イオンを打込むと、ソース拳
ドレイン部46にはイオンが打込まれて低抵抗層とな6
一 L レジスト45の下部にはイオン打込まれず、チー′
−ネル層47として残る。(第5図14)次に透明導電
膜をデポジションしてバターニングし、データm48と
駆動電極49を形故し、トランジスタのソース・ド1/
イン46とは、絶縁膜、更にはP縁部に対するコンタク
ト・ホールを開ばることなしにコンタクトをとるい 又コンデンサを必要とする場合はゲート電極41と透明
導電膜による駆動電極49との間にゲート絶縁膜42と
同じ材料をせンドイ・ソチして形原できる。
この方式の利点はフオトエ・ソチング工程がl略化され
ることにある。、第4図においてデータ線25とゲート
線26の交点は互いに絶縁する必要があるが、本発明の
如くゲート電極を下に、チャネルを上にする逆転MO8
)ランジスク1ct−ル、!:。
ることにある。、第4図においてデータ線25とゲート
線26の交点は互いに絶縁する必要があるが、本発明の
如くゲート電極を下に、チャネルを上にする逆転MO8
)ランジスク1ct−ル、!:。
特別な絶縁膜を用いなくても、ゲート絶縁物と同じ材料
にニジ自然に絶縁可能となる。しかし、ゲート11Em
がチャネルの下にあるので、ソース・ドレインの不純物
注入が、ゲート電極をマスクとす7− るゲート・セルフ了ライン方式が不可能となる、その結
果、不純物をドープする部分を開口するマスク、及びフ
ォトエッチ工程が必要となるが、本発明は下方から全面
露光することによりマスクを省略t、、かつセルフ了ラ
インを達故、する。このため工程が簡略化すると共にセ
ルフ了ライントープが可能となり、トランジスタのスピ
ード向上、及び小型化を可能とする。
にニジ自然に絶縁可能となる。しかし、ゲート11Em
がチャネルの下にあるので、ソース・ドレインの不純物
注入が、ゲート電極をマスクとす7− るゲート・セルフ了ライン方式が不可能となる、その結
果、不純物をドープする部分を開口するマスク、及びフ
ォトエッチ工程が必要となるが、本発明は下方から全面
露光することによりマスクを省略t、、かつセルフ了ラ
インを達故、する。このため工程が簡略化すると共にセ
ルフ了ライントープが可能となり、トランジスタのスピ
ード向上、及び小型化を可能とする。
本発明の他の利点として、ゲート電極材料に透明導電膜
を用いると、電荷保持用のコンデンサは透明となり、液
晶駆動電極の下部領域殆んどコンデンサな形扉“するこ
とができる。この結果電荷保持容量をかカリ大きくでき
るので、トランジスタのリークに対して許容度が広くと
れ1歩留を同上できる。
を用いると、電荷保持用のコンデンサは透明となり、液
晶駆動電極の下部領域殆んどコンデンサな形扉“するこ
とができる。この結果電荷保持容量をかカリ大きくでき
るので、トランジスタのリークに対して許容度が広くと
れ1歩留を同上できる。
本発明は以上述べた如く基板上にシ11コントランジス
タとシリコンコンデンサを有するアクティブマトリック
スを提供するものであシ、従来に比し次の利点がある。
タとシリコンコンデンサを有するアクティブマトリック
スを提供するものであシ、従来に比し次の利点がある。
製造フロセスが簡単で、従来のパルクシIJコン8−
タイプでは6回のフォトエツチング工程を必要としたが
、本発明の方式では3回でよく、工程コストカ安イト共
ニ、パルクシ11コンの如(KP−N接合断面積が非常
に少なく従って接合+1−りがわずかであシ歩留の向上
が望める。
、本発明の方式では3回でよく、工程コストカ安イト共
ニ、パルクシ11コンの如(KP−N接合断面積が非常
に少なく従って接合+1−りがわずかであシ歩留の向上
が望める。
又、上方から入射した元は90係以上通過し、又シリコ
ン薄膜中のギヤリアの拡散長も短かいので・光電流は殆
んど発生せず、光に対するリーク値け]万ルックスの下
でもIQPA以下とカリ、光の入射による表示像の消滅
は防ぐことがで11更に透明基板に透明液晶駆動を用論
ると、最もコントラストの高rPBタイプのW 晶ヲ用
r ルコとができ1画面の明るさも向上し5表示品質を
飛躍的に改善できる。
ン薄膜中のギヤリアの拡散長も短かいので・光電流は殆
んど発生せず、光に対するリーク値け]万ルックスの下
でもIQPA以下とカリ、光の入射による表示像の消滅
は防ぐことがで11更に透明基板に透明液晶駆動を用論
ると、最もコントラストの高rPBタイプのW 晶ヲ用
r ルコとができ1画面の明るさも向上し5表示品質を
飛躍的に改善できる。
同時に基板にガラスやそれに準する材料を用いるとパネ
ルの組立が容易となり従来のパルクシ11コンタイブに
対し、組立て歩留りが同上し、又工程が簡単になる。
ルの組立が容易となり従来のパルクシ11コンタイブに
対し、組立て歩留りが同上し、又工程が簡単になる。
本発明にニジ作放されたアクティブマトリックスパネル
は、低消費電力で安価なボータプル液晶テレビを可能と
し、特に日光の強い屋外ではコントラストも非常に裏す
画面が製造できる。
は、低消費電力で安価なボータプル液晶テレビを可能と
し、特に日光の強い屋外ではコントラストも非常に裏す
画面が製造できる。
第1図は従来の7クテイブマトリツクスに用いたセルの
回路図で第2図はバルクシリコンを用いたセルの平面図
、第3図は本発明のセル図で、第4図(AI 、 (B
lはその実施例の平面図と断面図で、第5図〔イ)〜【
ヨケその製造プロセスである、11・@自コンデンサ3
のポリシリコンの上部電極 10・・・ポリシリコンゲート 7.8,9・eコンタクトホール 13・・・AIによる駆動電極 33 、40−・透明基板 38 、41・・ゲート電極 36 、42・・ゲート絶縁膜 34 、35 、46−・ソースeドレイン30 、4
7・Φチャネル 25 、31 、48・・透明導電性膜44 、45・
・レジスト Y(υ71TA) 第1目 第3図 第4図
回路図で第2図はバルクシリコンを用いたセルの平面図
、第3図は本発明のセル図で、第4図(AI 、 (B
lはその実施例の平面図と断面図で、第5図〔イ)〜【
ヨケその製造プロセスである、11・@自コンデンサ3
のポリシリコンの上部電極 10・・・ポリシリコンゲート 7.8,9・eコンタクトホール 13・・・AIによる駆動電極 33 、40−・透明基板 38 、41・・ゲート電極 36 、42・・ゲート絶縁膜 34 、35 、46−・ソースeドレイン30 、4
7・Φチャネル 25 、31 、48・・透明導電性膜44 、45・
・レジスト Y(υ71TA) 第1目 第3図 第4図
Claims (1)
- ゲート線ニエカトランジスタのテストによす選択された
任意の両系列にデータ線エリトランジスタノソース11
ト1/インを介して表示データを@き込ム了クチイブマ
ドI】ツクス基鈑において、前記アクティブ・マド11
ツクス基板は透明基鈑上に構反され、更に前言?トラン
ジスタはゲート電極が下方に、チャネルが上方に形成さ
れる構造であり、前記トランジスタのソース−ドレイン
を形成する不純物層は、基板下方からゲート電極を元マ
スクトシて、ゲートセルフ了ラインに工す形取、するこ
とを特徴とするアクティブ・マトリックス基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12111481A JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12111481A JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5821864A true JPS5821864A (ja) | 1983-02-08 |
JPH0132661B2 JPH0132661B2 (ja) | 1989-07-10 |
Family
ID=14803224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12111481A Granted JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5821864A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
EP0289001A2 (en) | 1987-04-30 | 1988-11-02 | Sanyo Electric Co., Ltd. | A tuner with a timepiece |
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JP2001125498A (ja) * | 1999-08-23 | 2001-05-11 | Agilent Technol Inc | 表示装置 |
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1981
- 1981-07-31 JP JP12111481A patent/JPS5821864A/ja active Granted
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JPH0454375B2 (ja) * | 1982-03-30 | 1992-08-31 | Tokyo Shibaura Electric Co | |
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JP2001125498A (ja) * | 1999-08-23 | 2001-05-11 | Agilent Technol Inc | 表示装置 |
Also Published As
Publication number | Publication date |
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JPH0132661B2 (ja) | 1989-07-10 |
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