JPS59155146A - マスタスライス方式半導体集積回路装置 - Google Patents
マスタスライス方式半導体集積回路装置Info
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- JPS59155146A JPS59155146A JP58029055A JP2905583A JPS59155146A JP S59155146 A JPS59155146 A JP S59155146A JP 58029055 A JP58029055 A JP 58029055A JP 2905583 A JP2905583 A JP 2905583A JP S59155146 A JPS59155146 A JP S59155146A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタスライス方式による半導体集積回路装
置に係り、特に高速動作が可能な半導体集積回路装置に
関する。
置に係り、特に高速動作が可能な半導体集積回路装置に
関する。
集積回路装置における集積規模の拡大化に伴ない、集積
される論理回路は専用回路化し、多品種少量生産化が見
られるが、これを解決する方法としてマスタスライス方
式が知られている。
される論理回路は専用回路化し、多品種少量生産化が見
られるが、これを解決する方法としてマスタスライス方
式が知られている。
これは第１図に示すように基本セル２と呼ばれる論理ゲ
ートを構成するためのトランジスタや抵抗などからなる
共通のマスタノ臂ターンを格子状に配列し、このベーシ
ックセル間のスペース１ｉＪＪ領域３とするマスターチ
ップ１を利用するもので、拡散工程までを各品種共通に
行った後品種ごとに配線を変えることによシ多品種の半
導体集積回路装置が効率良く設計製造できるものである
。
ートを構成するためのトランジスタや抵抗などからなる
共通のマスタノ臂ターンを格子状に配列し、このベーシ
ックセル間のスペース１ｉＪＪ領域３とするマスターチ
ップ１を利用するもので、拡散工程までを各品種共通に
行った後品種ごとに配線を変えることによシ多品種の半
導体集積回路装置が効率良く設計製造できるものである
。
第２図は相補型ＭＯＢ （Ｃ−ＭＯＳ ））ランジスタ
に用いられる基本セル２の一例を示す拡大図であってポ
リシリコン領域２ａと平行に２つのポリシリコン領域２
ｂ、’２ｃが基板上に形成され、ポリシリコン領域２ａ
と２ｂを共通に交差するようにｐ型不純物拡散領域２ｄ
が形成されて２つのｐチャネルＭＯ８）ランジスタを構
成し、またポリシリコン領域２ａと２０を共通に交差す
るようにｎ型不純物拡散領域２ｅが形成されて２つのｎ
チャネルＭＯ８）ランジスタを構成している。この場合
ポリシリコン領域はゲート電極となっておりｎチャネル
ＭＯ８）ランジスタは図示しないｐウェル中に形成され
ている。
に用いられる基本セル２の一例を示す拡大図であってポ
リシリコン領域２ａと平行に２つのポリシリコン領域２
ｂ、’２ｃが基板上に形成され、ポリシリコン領域２ａ
と２ｂを共通に交差するようにｐ型不純物拡散領域２ｄ
が形成されて２つのｐチャネルＭＯ８）ランジスタを構
成し、またポリシリコン領域２ａと２０を共通に交差す
るようにｎ型不純物拡散領域２ｅが形成されて２つのｎ
チャネルＭＯ８）ランジスタを構成している。この場合
ポリシリコン領域はゲート電極となっておりｎチャネル
ＭＯ８）ランジスタは図示しないｐウェル中に形成され
ている。
このような基本セルを用いた論理ゲートは例えば２人力
ＮＯＨについては一導電型例えばｎチャネルＭＯ８）ラ
ンジスタとこれと反対極性で動作する逆導電型のｐチャ
ネルＭＯ８）ランジスタを対にしていずれかの動作時に
は対となるトランジスタが負荷となるような第３図の回
路図に示す接続が行われている。すなわち入力Ｉ ＩＮ
ｌはｎチャネルＭＯ８）ランジスタＴＴ １のゲート電
極とｐチャネルＭＯ８）ランジスタＴも、のゲート電極
に接続され、入力２ ＩＮ２はｎチャネルＭＯＳトラン
ジスタＴｒ２のゲート電極とｐチャネルＭＯ８）？ンジ
スタＴｒ４のゲート電極に接続されておシ、ＴＦｌとＴ
７２は並列接続されてＴｒｌとＴ１２のソース電極共
通接続点はｖｓｓに、Ｔｒ、ｘとＴ ｒ ２のドレイン
電極共通接続点にはＴｒ４のソース電極が、このＴｒ４
に直列接続されたＴＶ３のドレイン電極にはｖＤＤがそ
れぞれ接続されている。
ＮＯＨについては一導電型例えばｎチャネルＭＯ８）ラ
ンジスタとこれと反対極性で動作する逆導電型のｐチャ
ネルＭＯ８）ランジスタを対にしていずれかの動作時に
は対となるトランジスタが負荷となるような第３図の回
路図に示す接続が行われている。すなわち入力Ｉ ＩＮ
ｌはｎチャネルＭＯ８）ランジスタＴＴ １のゲート電
極とｐチャネルＭＯ８）ランジスタＴも、のゲート電極
に接続され、入力２ ＩＮ２はｎチャネルＭＯＳトラン
ジスタＴｒ２のゲート電極とｐチャネルＭＯ８）？ンジ
スタＴｒ４のゲート電極に接続されておシ、ＴＦｌとＴ
７２は並列接続されてＴｒｌとＴ１２のソース電極共
通接続点はｖｓｓに、Ｔｒ、ｘとＴ ｒ ２のドレイン
電極共通接続点にはＴｒ４のソース電極が、このＴｒ４
に直列接続されたＴＶ３のドレイン電極にはｖＤＤがそ
れぞれ接続されている。
ところがマスタスライス方式の集積回路装置ではトラン
ジスタの幅や長さが予め定められていることから高速化
が困難であるという問題がある。
ジスタの幅や長さが予め定められていることから高速化
が困難であるという問題がある。
すなわち、第３図に示した接続を有する論理ゲートの遅
延時間ｔ、ｄは一般に ｔ、ｄｏｃ Ｒ−Ｃ の関係がある。ここでＲはＭＯＢ）ランジスタのオン時
の抵抗、ＣＶｉＭＯ８）ランジスタの負荷容量である。
延時間ｔ、ｄは一般に ｔ、ｄｏｃ Ｒ−Ｃ の関係がある。ここでＲはＭＯＢ）ランジスタのオン時
の抵抗、ＣＶｉＭＯ８）ランジスタの負荷容量である。
ところで論理ゲー゛ト出力がＬレベルからＨレベルに変
化するときの遅延時間ｔＰＬＨおよび逆に変化するとき
の遅延時間ｔＰＨＬは第５図に示すように浮遊容量の増
加に伴って増加する。
化するときの遅延時間ｔＰＬＨおよび逆に変化するとき
の遅延時間ｔＰＨＬは第５図に示すように浮遊容量の増
加に伴って増加する。
したがってトランジスタのサイズを自由に変更できない
マスタスライス方式の集積回路装置において遅延時間を
少くするためにはトランジスタのサイズを実質的に大き
くして抵抗値を下げるために論理ゲートを構成する各ト
ランジスタをそれぞれ複数個並列に使用する必要があシ
、基本セルを多く使用しなければならず、面積効率が低
下するという問題がある。
マスタスライス方式の集積回路装置において遅延時間を
少くするためにはトランジスタのサイズを実質的に大き
くして抵抗値を下げるために論理ゲートを構成する各ト
ランジスタをそれぞれ複数個並列に使用する必要があシ
、基本セルを多く使用しなければならず、面積効率が低
下するという問題がある。
そこで本発明は基本セルを多く使用することなく高速の
論理ゲートを構成することが可能なマスタスライス方式
半導体集積回路装置を提供することを目的とする。
論理ゲートを構成することが可能なマスタスライス方式
半導体集積回路装置を提供することを目的とする。
上記目的達成のため、本発明においては相補型トランジ
スタの基本セルを用い、その中の一導電型トランジスタ
のみを動作トランジスタとし、−導電型トランジスタと
同じ数だけ存在する逆導電型トランジスタを並列接続し
た上これらの逆導電型トランジスタを常時オン状態にし
て負荷とした論理ゲートを少くとも一つ含むようにして
おり、負荷トランジスタのオン時抵抗を低減させること
によシ動作の高速化を達成できるものである。
スタの基本セルを用い、その中の一導電型トランジスタ
のみを動作トランジスタとし、−導電型トランジスタと
同じ数だけ存在する逆導電型トランジスタを並列接続し
た上これらの逆導電型トランジスタを常時オン状態にし
て負荷とした論理ゲートを少くとも一つ含むようにして
おり、負荷トランジスタのオン時抵抗を低減させること
によシ動作の高速化を達成できるものである。
本発明の一実施例を第４図に示す。
これによれば入力端子ＩＮ１はｎチャネルＭＯＢトラン
ジスタＴｒ のゲート電極に、入力端子ＩＮ２はｎチ
ャネルＭＯＢ）ランジスタＴ ｒ、 ２のゲート電極に
それぞれ接続されておシ、両トランジスタのソース電極
は共通接続されてｖｓｓに接続され、両トランジスタの
ドレイン電極は共通接続されて出力端子ＯＵＴとなって
おシ、並列接続による２人力ＮＯＲゲートが形成されて
いる。また、基本セル中にｎチャネルＭＯＢ）ランジス
タと対に構成されているｐチャネルトランジスタＴｒ３
およびＴ ｒ ４は並列接続されてお９、これらのドレ
イン電極共通接続点はｖＤＤに、またこれらのソース電
極共通接続点はＴｒｌおよびＴｒ２のドレイン共通接続
点と接続されておシ、さらにＴ ｒ ａおよびＴｒ ４
のグート電極には電圧ｖ８Ｂがかかってい″る。すなわ
ち、Ｔｒ−３：ｓよびＴ＜、、祉負荷として機能するの
みであり、しかも両トランジスタは常時ＯＮ状態となっ
ている。
ジスタＴｒ のゲート電極に、入力端子ＩＮ２はｎチ
ャネルＭＯＢ）ランジスタＴ ｒ、 ２のゲート電極に
それぞれ接続されておシ、両トランジスタのソース電極
は共通接続されてｖｓｓに接続され、両トランジスタの
ドレイン電極は共通接続されて出力端子ＯＵＴとなって
おシ、並列接続による２人力ＮＯＲゲートが形成されて
いる。また、基本セル中にｎチャネルＭＯＢ）ランジス
タと対に構成されているｐチャネルトランジスタＴｒ３
およびＴ ｒ ４は並列接続されてお９、これらのドレ
イン電極共通接続点はｖＤＤに、またこれらのソース電
極共通接続点はＴｒｌおよびＴｒ２のドレイン共通接続
点と接続されておシ、さらにＴ ｒ ａおよびＴｒ ４
のグート電極には電圧ｖ８Ｂがかかってい″る。すなわ
ち、Ｔｒ−３：ｓよびＴ＜、、祉負荷として機能するの
みであり、しかも両トランジスタは常時ＯＮ状態となっ
ている。
このような構成の論理ゲートでは、ｐチャネルＭＯ８）
ランジスタＴテ、およびＴｒ、、４のゲートにｖｓｓが
入力されているため、これらのドレイン−ソース間には
わずかな電流が流れており、入力端子ＩＮ およびＩＮ
２の少なくとも一方へのノ・イレベル入力によりＴｒ□
、Ｔｒ２の一方または双方がオン状態になったときはｐ
チャネルＭＯ８）ランジスタＴＶ３およびＴｒ４は電流
を流し負荷として機能する。またｐチャネルＭＯ８）ラ
ンジスタ冥、およびＴ ７４は並列接続されているから
負荷のＭＯＢトランジスタのサイズが２倍になったこと
になる。
ランジスタＴテ、およびＴｒ、、４のゲートにｖｓｓが
入力されているため、これらのドレイン−ソース間には
わずかな電流が流れており、入力端子ＩＮ およびＩＮ
２の少なくとも一方へのノ・イレベル入力によりＴｒ□
、Ｔｒ２の一方または双方がオン状態になったときはｐ
チャネルＭＯ８）ランジスタＴＶ３およびＴｒ４は電流
を流し負荷として機能する。またｐチャネルＭＯ８）ラ
ンジスタ冥、およびＴ ７４は並列接続されているから
負荷のＭＯＢトランジスタのサイズが２倍になったこと
になる。
したがって負荷用ＭＯ８）ランジスタのＯＮＮ低抵抗Ｒ
ｐとすると相補型の構成でＩｔｉｐチャネルＭＯＳトラ
ン、ジスタＴｒ３およびＴり、は直列接続されているか
ら２Ｒ，であったのが本発明のような接続では並列接続
により Ｒｐ／２となって１／４に低減し、論理ゲート
としての立上シ速度はは１１４倍となる。
ｐとすると相補型の構成でＩｔｉｐチャネルＭＯＳトラ
ン、ジスタＴｒ３およびＴり、は直列接続されているか
ら２Ｒ，であったのが本発明のような接続では並列接続
により Ｒｐ／２となって１／４に低減し、論理ゲート
としての立上シ速度はは１１４倍となる。
なお、このような構成によって相補型ＭＯＢ構成よりは
消費電力が若干増加するので、集積回路装置のうち最も
高速動作が必要な部分にのみ本発明の構成を用いれば充
分である。
消費電力が若干増加するので、集積回路装置のうち最も
高速動作が必要な部分にのみ本発明の構成を用いれば充
分である。
以上の実施例においては２人力ＮＯＲの例を示したが、
あらゆる論理ゲートに対し本発明を適用することが可能
である。
あらゆる論理ゲートに対し本発明を適用することが可能
である。
以上のようなマスタスライス方式半導体集積回路装置に
よれば、相補１ＭＯ８論理回路を構成するために対に構
成されている一導電型ＭＯＢ）ランジスタと逆導電型Ｍ
Ｏ８）ランジスタのうちの二導電型ＭＯ８）ランジスタ
を動作トランジスタとし、この−導電型ＭＯＢ）ランジ
スタと対になった複数の逆導電ｆｉＭＯ８）ランジスタ
を並列接続した上常時オン状態にして負荷とした論理ゲ
ートを有しているので、基本セルによってあらかじめト
ランジスタのサイズが決められているマスクスライスノ
リーンにかかわらず、高速動作を必要とする部分に上記
構成の論理ゲートを採用することによって負荷用ＭＯ８
）ランジスタのサイズを実質的に拡大し、オン時の抵抗
を低減させることができるので、集積回路装置全体とし
て動作の高速化を図ることができる。
よれば、相補１ＭＯ８論理回路を構成するために対に構
成されている一導電型ＭＯＢ）ランジスタと逆導電型Ｍ
Ｏ８）ランジスタのうちの二導電型ＭＯ８）ランジスタ
を動作トランジスタとし、この−導電型ＭＯＢ）ランジ
スタと対になった複数の逆導電ｆｉＭＯ８）ランジスタ
を並列接続した上常時オン状態にして負荷とした論理ゲ
ートを有しているので、基本セルによってあらかじめト
ランジスタのサイズが決められているマスクスライスノ
リーンにかかわらず、高速動作を必要とする部分に上記
構成の論理ゲートを採用することによって負荷用ＭＯ８
）ランジスタのサイズを実質的に拡大し、オン時の抵抗
を低減させることができるので、集積回路装置全体とし
て動作の高速化を図ることができる。
第１図はマスタスライス方式における基本セルの配置を
示す概念図、第２図は基本セルの詳細を示す拡大図、第
３図は従来の相補型ＭＯ８ＮＯＲゲートの構成を示す回
路図、第４図は本発明に係るマスタスライス方式半導体
集積回路装置で使用されるＮＯＲゲートの構成を示す回
路図、第５図は負荷容量と遅延時間との関係を示すグラ
フである。 ２・・・基本セル、２ａ 、２ｂ、２Ｃ・・・ポリシリ
コン領域、２ｄ・・・ｐ型不純牧拡散領域、２ｅ・・・
ｎ型不純物拡散領域、Ｔｒｌ、 Ｔｒ２・・・ｎチャネ
ルＭＯＳトラン、クスタ、Ｔｒ、ａ 、 Ｔｒａ・・・
ｐチャネルＭＯ８）ランジスタ。 出願人代理人 猪 股 清６１ 図 ６５ 図 わ２ 図 も ４ 図 ＳＳ
示す概念図、第２図は基本セルの詳細を示す拡大図、第
３図は従来の相補型ＭＯ８ＮＯＲゲートの構成を示す回
路図、第４図は本発明に係るマスタスライス方式半導体
集積回路装置で使用されるＮＯＲゲートの構成を示す回
路図、第５図は負荷容量と遅延時間との関係を示すグラ
フである。 ２・・・基本セル、２ａ 、２ｂ、２Ｃ・・・ポリシリ
コン領域、２ｄ・・・ｐ型不純牧拡散領域、２ｅ・・・
ｎ型不純物拡散領域、Ｔｒｌ、 Ｔｒ２・・・ｎチャネ
ルＭＯＳトラン、クスタ、Ｔｒ、ａ 、 Ｔｒａ・・・
ｐチャネルＭＯ８）ランジスタ。 出願人代理人 猪 股 清６１ 図 ６５ 図 わ２ 図 も ４ 図 ＳＳ
Claims (1)
- 【特許請求の範囲】 相補型ＭＯ８論理回路を構成するための一導電型トラン
ジスタと逆導電型トランジスタから成る複数の基本セル
を使用して配線を行うことによシ回路を構成するマスタ
スライス方式半導体集積回路装置において、 前記−導電壓トランジスタを動作トランジスタとして複
数個用い、これらの−導電型トランジスタと対になる複
数の逆導電型トランジスタを並列接続した上これらの逆
導電型トランジスタを常時オン状態にして負荷とした論
理ゲートを有することを特徴とするマスタスライス方式
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029055A JPS59155146A (ja) | 1983-02-23 | 1983-02-23 | マスタスライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58029055A JPS59155146A (ja) | 1983-02-23 | 1983-02-23 | マスタスライス方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155146A true JPS59155146A (ja) | 1984-09-04 |
Family
ID=12265684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58029055A Pending JPS59155146A (ja) | 1983-02-23 | 1983-02-23 | マスタスライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155146A (ja) |
-
1983
- 1983-02-23 JP JP58029055A patent/JPS59155146A/ja active Pending
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