CN117133769A - 动态d触发器版图结构及其制作方法、芯片 - Google Patents

动态d触发器版图结构及其制作方法、芯片 Download PDF

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Abstract

一种动态D触发器版图结构及其制作方法、芯片。所述动态D触发器版图结构包括：触发器单元版图结构；其中，所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。采用上述方案，可以降低动态D触发器功能失效的概率，提升降低动态D触发器的功能。

Description

动态D触发器版图结构及其制作方法、芯片
技术领域
本发明涉及D触发器技术领域，具体涉及一种动态D触发器版图结构及其制作方法、芯片。
背景技术
在芯片中，动态D触发器应用比较广泛且比较重要。
动态D触发器不像静态D触发器那样带信号锁存功能，它仅通过电容来存储信号，由于内部晶体管的固有漏电，在较低的工作频率下，容易使信号丢失，功能失效，从而导致整个芯片无法正常工作。
发明内容
本发明要解决的问题是：动态D触发器容易功能失效。
为解决上述问题，本发明实施例提供了一种动态D触发器版图结构，所述动态D触发器版图结构包括：触发器单元版图结构；
其中，所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。
可选地，所述触发器单元版图结构包括：传输门电路版图结构及三态门电路版图结构；
所述传输门电路版图结构包括：第一PMOS管版图结构，及与所述第一PMOS管版图结构连接的第一NMOS管版图结构；
所述三态门电路版图结构：依次连接的第二PMOS管版图结构、第三PMOS管版图结构、第二NMOS管版图结构及第三NMOS管版图结构。
可选地，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域；所述第一边界区域位于所述第一PMOS管版图结构所在区域内。
可选地，所述预设边界区域包括：第三PMOS管栅极图形所在第三边界区域；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。
可选地，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域及第三PMOS管栅极图形所在第三边界区域；其中，所述第一边界区域位于所述第一PMOS管版图结构所在区域内；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。
可选地，所述触发器单元版图结构包括：PMOS管版图区域及NMOS管版图区域；
所述第一PMOS管版图结构、第二PMOS管版图结构及所述第三PMOS管版图结构，位于所述PMOS管版图区域内；
所述第一NMOS管版图结构、第二NMOS管版图结构及所述第三NMOS管版图结构位于所述NMOS管版图区域内。
可选地，所述PMOS管版图区域及NMOS管版图区域上下分布。
可选地，所述PMOS管版图区域及NMOS管版图区域，均包括：多个间隔分布的栅极图形，位于各栅极图形两侧的第一有源区图形及第二有源区图形；
同一栅极图形贯穿所述PMOS管版图区域及NMOS管版图区域。
可选地，所述一个PMOS管栅极图形所在的边界区域，位于相邻栅极图形之间的区域内。
可选地，所述动态D触发器版图结构包括两个以上所述触发器单元版图结构。
本发明实施例还提供了一种动态D触发器版图结构的制作方法，所述动态D触发器版图结构包括触发器单元版图结构；所述方法包括：
制作所述触发器单元版图结构；
在所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域；
在所述栅极切断开口内填充应力材料。
本发明实施例还提供了一种芯片，所述芯片包括上述任一种的动态D触发器版图结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
应用本发明的方案，由于所述触发器单元版图结构的边界上，除至少一个PMOS管栅极图形所在边界区域外的其它边界区域上，具有栅极切断开口，即至少一个PMOS管栅极图形所在边界区域不具有栅极切断开口，也就是至少不对PMOS管栅极图形执行栅极切断处理，由此可以避免因栅极切断效应，导致栅极被切断的PMOS管的漏电增加，降低动态D触发器的功能失效的概率，提升动态D触发器的功能。
附图说明
图1是一种动态D触发器的电路结构示意图；
图2是本发明实施例中一种动态D触发器版图结构的示意图；
图3是本发明实施例中动态D触发器版图结构的制作方法流程图。
具体实施方式
传输门和三态门是实现动态D触发器功能的重要部分，如果传输门和三态门的晶体管阈值电压太低，漏电太大，会导致本该保持的信号在时钟信号到来之前流失，从而使动态D触发器的功能失效，进而导致芯片不能正常工作。
由于动态D触发器相比于静态D触发器而言更容易功能失效，所以在设计动态D触发器的结构时，动态D触发器不得不采用低阈值电压(Low VT，LVT)晶体管来实现传输门和三态门，以降低晶体管漏电，但却会导致芯片速度变慢。如果采用超低阈值电压(Ultra-lowVT，ULVT)来实现传输门和三态门，虽然芯片速度会快，但是由于晶体管阈值电压进一步下降，漏电进一步增加，动态D触发器的功能更容易失效。
针对该问题，本发明提供了一种动态D触发器版图结构，在所述动态D触发器版图结构中，触发器单元版图结构的边界上，至少一个PMOS管栅极图形不做栅极切断处理，由此可以避免因栅极切断效应，导致栅极被切断的PMOS管的漏电增加，降低动态D触发器的功能失效的概率，提升动态D触发器的功能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。
为了便于描述本发明实施例中的动态D触发器版图结构，首先对所述动态D触发器的电路结构及工作原理进行描述。
图1是一种动态D触发器的电路结构示意图。在图1中，所述动态D触发器包括传输门电路11、三态门电路12及输出电路13。
其中，所述传输门电路11包括：第一PMOS管P1及第一NMOS管N1。第一PMOS管P1的源极及第一NMOS管N1的漏极与数据输入端IN连接。第一PMOS管P1的漏极及第一NMOS管N1的源极，与三态门电路12的输入端连接。第一PMOS管P1的栅极与第一时钟信号输出端连接，适于接入第一时钟信号CK。第一NMOS管N1的栅极与第二时钟信号输出端连接，适于接入第二时钟信号CKN。第一时钟信号CK与第二时钟信号CKN幅度相同，相位相反。
所述三态门电路12包括：串联连接的第二PMOS管P2、第三PMOS管P3、第二NMOS管N2及第三NMOS管N3。
其中，所述第二PMOS管P2的源极与电源电压输出端连接，适于接入电源电压VDD。第二PMOS管P2的栅极与第三NMOS管N3的栅极，连接所述传输门电路11的输出端，即连接第一PMOS管P1的漏极及第一NMOS管N1的源极。
第三PMOS管P3的栅极与第二时钟信号输出端连接，适于接入第二时钟信号CKN。所述第二NMOS管N2的栅极与第一时钟信号输出端连接，适于接入第一时钟信号CK。所述第二NMOS管N2的漏极作为三态门电路12的输出端，与输出电路13连接。
在第一时钟信号CK为高电平时，第一PMOS管P1及第一NMOS管N1均截止，相当于开关断开，传输门电路11保存数据输入端IN输入的数据。
在第一时钟信号CK为低电平时，第一PMOS管P1及第一NMOS管N1均截止，第一PMOS管P1及第一NMOS管N1中至少一个导通，相当于开关导通，此时数据输入端IN输入的数据输出至三态门电路12。相应地，三态门电路12呈现高阻态。
由于第一时钟信号CK为高电平，在三态门电路12中，第三PMOS管P3及第二NMOS管N2均导通。此时，若数据输入端IN输入的数据为高电平，第二PMOS管P2截止，第三NMOS管N3导通，则第二NMOS管N2的漏极为低电平。若数据输入端IN输入的数据为低电平，第二PMOS管P2导通，第三NMOS管N3截止，则第二NMOS管N2的漏极为高电平。
本发明实施例提供了一种动态D触发器版图结构。所述动态D触发器版图结构可以包括：触发器单元版图结构。
其中，所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。
现有技术中，触发器单元版图结构边界上的各个栅极图形均会被栅极切断，换言之，触发器单元版图结构中每个栅极图形均具有栅极切断开口，并在每个栅极切断开口内填充应力材料。
经发明人研究发现，对触发器单元版图结构中每个栅极图形均做栅极切断处理，由于晶体管具有栅极切断效应(Cut Gate Effect，CGE)的特性，会使得NMOS管的阈值电压上升且漏电降低，但却会使得PMOS管的阈值电压下降且漏电增加。
具体地，参照表1，NMOS管的栅极图形被切断后，NMOS管阈值电压会上升15mv，漏电为原来的0.6倍，x表示没有被切断前MOS的漏电流。PMOS管的栅极图形被切断后，PMOS管的阈值电压由-30mv上升至0V，漏电由0.25x上升至1x。
表1
为了避免因PMOS因栅极切断效应导致漏电增大，在本发明的实施例中，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。也就是说，至少不对一个PMOS管栅极图形所在的边界区域。其中，PMOS管栅极图形所在的边界区域为所在PMOS管版图结构内。
在具体实施中，可以仅不对一个PMOS管栅极图形所在的边界区域做栅极切断处理，也可以不对两个以上甚至全部PMOS管栅极图形所在的边界区域做栅极切断处理，此处不作限制。可以理解的是，只要至少PMOS管栅极图形所在的边界区域不做栅极切断处理，就可以避免不做栅极切断处理的PMOS管因栅极切断效应而漏电增加，从而提升动态D触发器的性能。
在具体实施中，所述触发器单元版图结构可以包括：传输门电路版图结构及三态门电路版图结构。
在具体实施中，所述传输门电路版图结构包括：第一PMOS管版图结构，及与所述第一PMOS管版图结构连接的第一NMOS管版图结构。
在具体实施中，所述三态门电路版图结构：依次连接的第二PMOS管版图结构、第三PMOS管版图结构、第二NMOS管版图结构及第三NMOS管版图结构。
所述第一边界区域位于所述第一PMOS管版图结构所在区域内；所述第二边界区域位于所述第三PMOS管版图结构所在区域内。在具体实施中，所述第一PMOS管版图结构的栅极图形与第一时钟信号输出端连接。第三PMOS管版图结构的栅极图形与第二时钟信号输出端连接。
在具体实施中，对于每个MOS管版图结构，均可以包括一衬底图形，一栅极图形、一第一有源区图形及一第二有源区图形。
例如，第一PMOS管版图结构包括：第一PMOS管栅极图形，及其第一有源区图形和第二有源区图形。第三PMOS管版图结构包括：第三PMOS管栅极图形，及其第一有源区图形和第二有源区图形。第一NMOS管版图结构包括：第一NMOS管栅极图形，及其第一有源区图形和第二有源区图形。第二NMOS管版图结构包括：第二NMOS管栅极图形，及其第一有源区图形和第二有源区图形。
在传输门电路版图结构中，所述第一PMOS管版图结构与第一NMOS管版图结构连接，即第一PMOS管版图结构的源极图形及第一NMOS管版图结构的漏极图形，通过均与数据输入端电连接，以及第一PMOS管版图结构的漏极图形与第一NMOS管版图结构的源极图形均与三态门电路版图结构连接。
在三态门电路版图结构中，第二PMOS管版图结构与第三PMOS管版图结构共用同一有源图形，第二NMOS管版图结构与第三NMOS管版图结构共用同一有源图形。第三PMOS管版图结构与第二NMOS管版图结构相连接，且其连接端作为三态门电路版图结构的输出端。第二PMOS管版图结构与第三NMOS管版图结构相连接，且其连接端作为三态门电路版图结构的输入端。
在本发明的一实施例中，所述预设边界可以包括：第一PMOS管栅极图形所在的第一边界区域、第二PMOS管栅极图形所在的第二边界区域，以及第三PMOS管栅极图形所在的第三边界区域。即对动态D触发器版图结构中所有PMOS管栅极图形均做栅极切断处理，此时每个PMOS管的漏电均降低，动态D触发器的功能性最佳。
然而，此时动态D触发器的速度也最慢。
经发明人进一步研究发现，在动态D触发器中，容易因漏电增加导致动态D触发器功能失效的晶体管为第一PMOS管及第三PMOS管。因此，为了兼顾动态D触发器的速度及功能，可以仅不对第一PMOS管栅极图形所在第一边界区域，及第三PMOS管所在的第三边界区域做栅极切断处理。具体地：
在本发明的一实施例中，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域；所述第一边界区域位于所述第一PMOS管版图结构所在区域内。此时，可以避免第一PMOS管因栅极切断效应导致漏电增加，提升动态D触发器功能。
在本发明的另一实施例中，所述预设边界区域包括：第三PMOS管栅极图形所在第三边界区域；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。此时，可以避免第三PMOS管因栅极切断效应导致漏电增加，提升动态D触发器功能。
在本发明的优选实施例中，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域及第三PMOS管栅极图形所在第三边界区域；其中，所述第一边界区域位于所述第一PMOS管版图结构所在区域内；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。此时，可以使得动态D触发器功能最佳，且速度比仅对第三边界区域或第一边界区域不作栅极切断处理时更快。
在具体实施中，参照图2，为了减小动态D触发器版图结构的版图面积，所述触发器单元版图结构可以划分为：PMOS管版图区域(即PMOS区域)，及NMOS管版图区域(即NMOS区域)。
所述第一PMOS管版图结构、第二PMOS管版图结构及所述第三PMOS管版图结构，位于所述PMOS管版图区域内。所述第一NMOS管版图结构、第二NMOS管版图结构及所述第三NMOS管版图结构位于所述NMOS管版图区域内。
在具体实施中，所述PMOS管版图区域及NMOS管版图区域可以上下分布，比如上方为PMOS管版图区域，下方为NMOS管版图区域。所述PMOS管版图区域及NMOS管版图区域，均可以包括：多个间隔分布的栅极图形，(如栅极图形211a至211e)，位于各栅极图形两侧的第一有源区图形212及第二有源区图形213。
为了减小版图面积，同一栅极图形贯穿所述PMOS管版图区域及NMOS管版图区域。比如，栅极图形211a可以贯穿所述PMOS管版图区域及NMOS管版图区域。
为了进一步减小版图面积，对于动态D触发器版图结构中部分MOS管版图结构可以共用同一栅极图形，比如，第三PMOS管版图结构及第一NMOS管版图结构可以共用栅极图形211b。第一PMOS管版图结构及第二NMOS管版图结构可以共用栅极图形211e。
此时，第三PMOS管所在的第三边界区域如区域210a所示。第一PMOS管所在的第一边界区域如区域210b所示。
在具体实施中，同一PMOS管栅极图形所在的边界区域，位于相邻栅极图形之间的区域内。比如，第三边界区域210a位于栅极图形211a与栅极如下211c之间，且包括栅极图形211b。具体第三边界区域210a的宽度范围，可以根据实际情况进行设置，只要位于相邻栅极图形之间的区域内即可，也就是位于所在版图结构的区域内。除不做栅极切断处理的区域外，动态D触发器版图结构的其它边界区域，均做栅极切断处理，形成栅极切断开口。
在具体实施中，所述动态D触发器版图结构包括两个以上所述触发器单元版图结构。每个触发器单元结构适于对1位的数据进行处理。所述动态D触发器版图结构可以由多个完全相同的触发器单元结构组成，例如16bit的动态D触发器版图结构，即由16个触发器单元版图结构组成，32bit的动态D触发器版图结构，即由32个触发器单元版图结构组成。此处不做限制。对于任意触发器单元版图结构，均可以采用上述实施例中描述的方式进行实施。
动态D触发器的功能用最小频率来表征，最小频率越小，代表动态D触发器保持信号的时间越长，功能越强。相对于对所有MOS栅极图形均做栅极切断处理的现有方案，采用本发明的方案，动态D触发器的最小频率可以降低大概50MHz，从而满足芯片对于动态D触发器的功能要求。
由上述内容可知，采用本发明实施例中的动态D触发器版图结构，可以优选降低动态D触发器的最小频率，提升动态D触发器的功能。并且，通过选择性地对部分PMOS栅极图形不做栅极切断处理，可以兼顾动态D触发器的功能及速度。
为了使本领域技术人员更好地理解和实现本发明，以下对动态D触发器版图结构对应的制作方法及芯片进行详细描述。
参照图3，本发明实施例提供了上述实施例中动态D触发器版图结构的制作方法，所述方法可以包括如下步骤：
步骤31，制作所述触发器单元版图结构。
在具体实施中，可以先制作PMOS管衬底及NMOS管衬底，在PMOS管衬底及NMOS管衬底上形成多个栅极图形，多个栅极图形间隔分布，在每个栅极图形两侧，分别形成第一有源图形及第二有源图形，相邻栅极图形之间共用同一有源图形。
步骤32，在所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。
在具体实施中，关于所述预设边界区域，具体可以参照上述关于动态D触发器版图结构中相应内容的描述进行实施，此处不再赘述。
步骤33，在所述栅极切断开口内填充应力材料。
在具体实施中，在所述栅极开口内填充的应力材料可以为氮化硅，形成栅极开口后，通过在栅极开口内填充应力材料，可以降低PMO管的阈值电压。
本发明实施例还提供了一种芯片，所述芯片可以包括上述实施例中任一种所述的动态D触发器版图结构。
在具体实施中，所述芯片可以为比特币芯片，所述比特币对动态D触发器的功能要求较高，采用本发明实施例中的动态D触发器版图结构，可以满足比特币芯片对动态D触发器的功能要求，并能够兼顾动态D触发器的速度，从而提升比特币芯片的功能及速度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种动态D触发器版图结构，其特征在于，包括：触发器单元版图结构；
其中，所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域。
2.如权利要求1所述的动态D触发器版图结构，其特征在于，所述触发器单元版图结构包括：传输门电路版图结构及三态门电路版图结构；
所述传输门电路版图结构包括：第一PMOS管版图结构，及与所述第一PMOS管版图结构连接的第一NMOS管版图结构；
所述三态门电路版图结构：依次连接的第二PMOS管版图结构、第三PMOS管版图结构、第二NMOS管版图结构及第三NMOS管版图结构。
3.如权利要求2所述的动态D触发器版图结构，其特征在于，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域；所述第一边界区域位于所述第一PMOS管版图结构所在区域内。
4.如权利要求2所述的动态D触发器版图结构，其特征在于，所述预设边界区域包括：第三PMOS管栅极图形所在第三边界区域；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。
5.如权利要求2所述的动态D触发器版图结构，其特征在于，所述预设边界区域包括：第一PMOS管栅极图形所在第一边界区域及第三PMOS管栅极图形所在第三边界区域；其中，所述第一边界区域位于所述第一PMOS管版图结构所在区域内；所述第三边界区域位于所述第三PMOS管版图结构所在区域内。
6.如权利要求2所述的动态D触发器版图结构，其特征在于，所述触发器单元版图结构包括：PMOS管版图区域及NMOS管版图区域；
所述第一PMOS管版图结构、第二PMOS管版图结构及所述第三PMOS管版图结构，位于所述PMOS管版图区域内；
所述第一NMOS管版图结构、第二NMOS管版图结构及所述第三NMOS管版图结构位于所述NMOS管版图区域内。
7.如权利要求6所述的动态D触发器版图结构，其特征在于，所述PMOS管版图区域及NMOS管版图区域上下分布。
8.如权利要求6所述的动态D触发器版图结构，其特征在于，所述PMOS管版图区域及NMOS管版图区域，均包括：多个间隔分布的栅极图形，位于各栅极图形两侧的第一有源区图形及第二有源区图形；
同一栅极图形贯穿所述PMOS管版图区域及NMOS管版图区域。
9.如权利要求8所述的动态D触发器版图结构，其特征在于，所述一个PMOS管栅极图形所在的边界区域，位于相邻栅极图形之间的区域内。
10.如权利要求1所述的动态D触发器版图结构，其特征在于，所述动态D触发器版图结构包括两个以上所述触发器单元版图结构。
11.一种权利要求1至10中任一项所述的动态D触发器版图结构的制作方法，其特征在于，所述动态D触发器版图结构包括触发器单元版图结构；所述方法包括：
制作所述触发器单元版图结构；
在所述触发器单元版图结构的边界上，除预设边界区域外的其它边界区域上，具有栅极切断开口，所述栅极切断开口内填充有应力材料；所述预设边界区域包括：至少一个PMOS管栅极图形所在的边界区域；
在所述栅极切断开口内填充应力材料。
12.一种芯片，其特征在于，包括权利要求1至10任一项所述的动态D触发器版图结构。
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