JP2013178865A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、メモリセルアレイ(MA)の不揮発性メモリセルを選択する第1の選択回路(XDEC_R)および第2の選択回路(YSEL)と、電源遮断を検出してモニタ信号(ERR_DTC)を出力する電圧監視回路(V_DTC)とを備える。第2の選択回路は、モニタ信号に応答して、不揮発性メモリセルの書き込みをトンネル電流による電子注入からホットエレクトロンによる電子注入に切り替える。
【選択図】図3
Description
図1を参照して、実施の形態に係るICカードICDのブロック図を説明する。
不揮発性メモリNVMは、メモリセルアレイMA、読み出し系XデコーダXDEC_R、消去/書き込み系XデコーダXDEC_EW、YデコーダYDEC、YセレクタYSEL,センスアンプ/ラッチSA_E/W、ウエル制御回路W_CTL、消去/書き込み制御回路EW_CTL、およびI/Oバッファ30を備える。
不揮発性メモリNVMは、ウエル制御回路W_CTL、メモリセルアレイMA、読み出し系XデコーダXDEC_R、読み出し系分離回路X_SPT、消去/書き込み系XデコーダXDEC_EW、YセレクタYSEL、YデコーダYDEC、およびセンスアンプ/ラッチSA_E/Wを備える。
nの積算数のメモリセルを有する。メモリセルアレイMAは、データ領域DRおよび情報領域IRで構成される。データ領域DRはメモリセルMC11からメモリセルMCmn−1のメモリセルを有し、情報領域IRはメモリセルMC1nからメモリセルMCmnのメモリセルを有する。各メモリセルは、フローティングゲート構造またはMONOS構造の電荷蓄積部を有するn型トランジスタの不揮発性メモリセルであり、n型のソース領域およびn型のドレイン領域を有する。
図7(a)は、電源遮断が無い場合の、消去動作時におけるメモリセルへの印加電圧を説明する回路図である。破線で囲んだデータ領域DRのメモリセルMCk1および情報領域IRのメモリセルMCknが消去対象のメモリセルであり、データ”1”を保持させる対象となる。メモリセルアレイMAが形成されるpウエル領域には0Vの電源電圧VSSが印加される。
図8(a)は、電源遮断の発生がない場合の、書き込み動作時におけるメモリセルへの印加電圧を説明する回路図である。破線で囲んだデータ領域DRのメモリセルMCk1が書き込み対象のメモリセルであり、データ”0”を書込む対象となる。メモリセルアレイMAが形成されるpウエル領域には0Vの電源電圧VSSが印加される。メモリセルMCknは書き込み対象外のメモリセルであり、データ”1”を保持している。
低消費電力のシステムに採用される半導体装置に対し、その半導体装置が内蔵する不揮発性メモリセルの書き込みおよび消去動作時の低消費電力化が求められている。この要求に対する回答として、FNトンネル電流による書き込みおよび消去方法が知られている。しかしながら、FNトンネル電流による書き込みや消去には500μsから数ms程度の時間が必要となる。一方で、書き込み速度が数10μs程度の高速書き込みが可能なホットエレクトロンも知られているが、消費電力が大きいため低消費電力のシステムには不適切である。
図12を参照して、実施の形態の変形例1に係る、電源遮断が発生した場合のメモリセルの書き込み動作を説明する。
供給するソース線SL、データ線DL、およびワード線WLkの電圧変化を示す。書き込みが開始される時刻t0から電源遮断が発生する時刻t1の時間、ソース線SLおよびデータ線DLは0Vを維持し、ワード線WLkは13Vまで上昇後その値を維持する。この結果、メモリセルMCk1の電荷蓄積部にはFNトンネル電流による電子の注入が行われ、閾値電圧はデータ”1”の領域からデータ”0”の領域へ上昇する。しかし、メモリセルMCk1を書込むのに必要な時間Tw経過前に電源遮断が発生したため、その閾値電圧は不安定な状態にある。
図15を参照して、実施の形態の変形例2に係る、書き込み動作の電圧供給タイミングを説明する。
図16は、メモリセルの読み出し、書き込み、および消去の各動作時に供給する3つの電源生成方式を示す。実施の形態およびその変形例では、正電源方式を前提に説明した。正電源方式は、メモリセルやウエル領域へ値の異なるいくつかの正電圧を供給する方式である。それら正電圧は、半導体装置LSIに供給される電源電圧VCCおよび電源電圧VSSに基づき、電源回路PWR(図1、図2)で生成する。正・負電源方式および負電源方式(負電源のみ供給)も、半導体装置LSIが電源電圧VCCおよび電源電圧VSSに基づき、各々生成する。これらの電源方式は、半導体基板およびウエルの構成やメモリセルのトランジスタの導電型に応じて選択される。
Claims (9)
- 半導体基板に形成されたソース領域、ドレイン領域、電荷蓄積部、およびゲート電極を有する複数の不揮発性メモリセルと、
ワード線の電圧を制御する第1の選択回路と、
前記ソース領域および前記ドレイン領域の電圧を制御する第2の選択回路と、
第1の電源電圧および第2の電源電圧に基づき、前記第1の選択回路または前記第2の選択回路へ供給する電源電圧を生成する電源回路と、
前記第1の電源電圧の値と所定電圧値との比較結果に基づきモニタ信号を出力する電圧監視回路と、を備え、
前記第2の選択回路は、前記モニタ信号に応答して、前記電荷蓄積部への電子の注入を、前記半導体基板の電子のトンネル電流から前記ソース領域および前記ドレイン領域間に生成されるホットエレクトロンに切替える、半導体装置。 - 前記複数の不揮発性メモリセルは、前記第1の選択回路で選択されるとともに、前記第2の選択回路でいずれか一方が選択される第1の不揮発性メモリセルおよび第2の不揮発性メモリセルを備え、
前記モニタ信号が第1の状態のとき、前記第2の選択回路で選択された前記第1の不揮発性メモリセルの前記電荷蓄積部へ前記トンネル電流による電子が注入され、
前記モニタ信号が第2の状態のとき、前記第2の選択回路で選択された前記第2の不揮発性メモリセルの前記電荷蓄積部へ前記ホットエレクトロンが注入される、請求項1記載の半導体装置。 - 前記電源回路は前記トンネル電流を発生させ得る第3の電源電圧を生成し、
前記第1の選択回路は前記第1の不揮発性メモリセルおよび前記第2の不揮発性メモリセルのゲートに前記第3の電源電圧を印加し、
前記第2の選択回路は前記第1の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に同電圧を印加し、
前記モニタ信号が前記第1の状態のとき、前記第2の選択回路は前記第1の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に前記第2の電源電圧を印加し、
前記モニタ信号が前記第2の状態のとき、前記第2の選択回路は前記第2の不揮発性メモリセルの前記ソース領域および前記ドレイン領域間に所定の電圧を印加する、請求項2記載の半導体装置。 - 前記電源回路は前記第2の電源電圧と前記第3の電源電圧との間の電圧値を有する第4の電源電圧を生成し、
前記モニタ信号が前記第2の状態のとき、前記第2の選択回路は、前記第2の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に、各々、前記第2の電源電圧および前記第4の電源電圧を印加する、請求項3記載の半導体装置。 - 前記モニタ信号は、前記第1の電源電圧の供給が遮断されたとき、前記第1の状態から前記第2の状態に変化する、請求項2記載の半導体装置。
- 前記第2の不揮発性メモリセルは、前記第1の電源電圧の供給が遮断されたことを記録する、請求項5記載の半導体装置。
- 前記複数の不揮発性メモリセルは、前記第1の選択回路および前記第2の選択回路で選択される第1の不揮発性メモリセルを備え、
前記モニタ信号が第1の状態のとき、前記第1の不揮発性メモリセルの前記電荷蓄積部へ前記トンネル電流による電子が注入され、
前記モニタ信号が第2の状態のとき、前記第1の不揮発性メモリセルの前記電荷蓄積部へ前記ホットエレクトロンが注入される、請求項1記載の半導体装置。 - 半導体基板に形成されたソース領域、ドレイン領域、電荷蓄積部、およびゲート電極を有する複数の不揮発性メモリセルと、
ワード線の電圧を制御する第1の選択回路と、
前記ソース領域および前記ドレイン領域の電圧を制御する第2の選択回路と、
第1の電源電圧および第2の電源電圧に基づき、前記第1の選択回路または前記第2の選択回路へ供給する電源電圧を生成する電源回路と、を備え、
前記第1の選択回路および前記第2の選択回路は第1の不揮発性メモリセルを選択し、
前記第2の選択回路は、書き込みモード設定信号に応答して、前記第1の不揮発性メモリセルの前記電荷蓄積部への電子の注入を、前記半導体基板の電子のトンネル電流から前記ソース領域および前記ドレイン領域間に生成されるホットエレクトロンに切り替える、半導体装置。 - 前記複数の不揮発性メモリセルはフローティングゲート構造またはMONOS構造である、請求項1ないし請求項8いずれか1項記載の半導体装置。
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US9659658B2 (en) | 2014-05-13 | 2017-05-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, storage device including the nonvolatile memory device, and operating method of the storage device |
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