CN214752953U

CN214752953U - 集成电路

Info

Publication number: CN214752953U
Application number: CN202120221083.2U
Authority: CN
Inventors: F·塔耶特; M·巴蒂斯塔
Original assignee: STMicroelectronics Rousset SAS
Current assignee: STMicroelectronics Rousset SAS
Priority date: 2020-01-27
Filing date: 2021-01-27
Publication date: 2021-11-16
Anticipated expiration: 2031-01-27
Also published as: US11817149B2; FR3106692B1; US11488666B2; US20210233586A1; FR3106692A1; DE102021101752A1; CN113178218A; US20230005540A1

Abstract

本公开的实施例涉及集成电路。一种实施例集成电路包括存储器设备，存储器设备，包括至少一个存储器点，至少一个存储器点包括：易失性存储器单元和单个非易失性存储器单元，一起被耦合到公共节点；以及单个选择晶体管，被耦合在公共节点与单个位线之间，其中易失性存储器单元的第一输出被耦合到公共节点，以及其中易失性存储器单元的第二输出未被连接至易失性存储器单元外部的任何节点，第二输出与第一输出互补。利用本公开的实施例，不仅允许适应来自较小电容器的电压的可能更快的下降，而且还允许最佳地使用由电容器供应的可用能量。

Description

集成电路

技术领域

本实用新型的实施例涉及集成电路，特别地涉及包括存储器设备(诸如非易失性静态随机存取存储器设备)的集成电路。

背景技术

非易失性静态随机存取存储器“NVSRAM”是在存储二进制数据的单个存储器点中组合了静态随机存取存储器“SRAM”单元和非易失性存储器(例如电可擦除可编程类型)的存储器，诸如电可擦除可编程只读存储器“EEPROM”。

NVSRAM存储器具有两种技术的优点，也就是说，它们在电路关断时不会丢失来自二进制数据的信息，并且具有无限的写入耐久性。

实际上，在操作期间，存储器的写入操作是在易失性单元上进行的，而在非易失性单元中的写入操作仅在集成电路关机时进行，以将在易失性存储器单元中存在的数据保存。

常规地，非易失性静态随机存取存储器NVSRAM的几乎唯一缺点是存储器点所占据的表面。

实际上，在常规技术中，一打晶体管被用于每个存储器点中，例如其中典型SRAM单元具有六个晶体管，与差分对非易失性单元(例如闪速存储器类型)组装在一起，通常每个非易失性单元包括三个晶体管。

另一缺点是在存储器断电时，存在为非易失性存储操作供应能量的电容器。其值通常约为一百微法拉(μF)，这会对这些存储器的拥挤和成本产生负面影响。

因此，期望的是受益于更紧凑的非易失性静态随机存取存储器。

实用新型内容

本公开的目的是提供一种集成电路，以至少部分地解决现有技术中的上述问题。

本公开的一方面提供了一种集成电路，包括：存储器设备，包括至少一个存储器点，至少一个存储器点包括：易失性存储器单元和单个非易失性存储器单元，一起被耦合到公共节点；以及单个选择晶体管，被耦合在公共节点与单个位线之间，其中易失性存储器单元的第一输出被耦合到公共节点，以及其中易失性存储器单元的第二输出未被连接至易失性存储器单元外部的任何节点，第二输出与第一输出互补。

根据一个或多个实施例，易失性存储器单元包括双稳态锁存器，双稳态锁存器包括被反并联安装的两个反相器，并且非易失性存储器单元包括状态晶体管和存取晶体管，状态晶体管具有命令栅极和浮动栅极，存取晶体管被串联耦合在公共节点与状态晶体管之间。

根据一个或多个实施例，存储器点包括等于7的晶体管数目。

根据一个或多个实施例，至少一个存储器点还包括被串联耦合在公共节点与易失性存储器单元之间的隔离晶体管。

根据一个或多个实施例，存储器点包括等于8的晶体管数目。

根据一个或多个实施例，存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字一个局部解码器，包括电力线，电力线被耦合至相应的存储器字的易失性存储器单元的电力端子，并且电力线被配置为将电力状态存储在状态寄存器中，电力状态的第一值表示相应的存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应的存储器字的易失性存储器单元的操作状态。

根据一个或多个实施例，局部解码器被配置为只要电力状态具有第二值就在电力线上维持第一组电力电压，第一组电力电压适于易失性存储器单元的功能供电。

根据一个或多个实施例，存储器设备还包括：读取电路装置，被配置为响应于相应的电力状态具有第一值而生成第一读取信号，第一读取信号适于对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时，并且响应于相应的电力状态具有第二值而生成第二读取信号，第二读取信号适于对在所选择的存储器字的易失性存储器单元中的读取操作进行定时。

根据一个或多个实施例，读取电路装置被配置为生成第一读取信号之中的、在所选择的存储器字的电力线上的第二组电力电压，第二组电力电压适于在被耦合到易失性存储器单元的公共节点的第一输出上施加高阻抗浮动电势。

根据一个或多个实施例，读取电路装置包括：读取放大器，被配置为生成第一读取信号和第二读取信号之中的、在被读取的存储器点的位线上的预充电电压，以及分别在非易失性存储器单元中的读取操作期间和在易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。

根据一个或多个实施例，存储器设备还包括：写入电路装置，被配置为生成第一写入信号，第一写入信号适于与电力状态的任何值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，相应的存储器字的局部解码器被配置为在写入操作之后提供具有第二值的电力状态。

根据一个或多个实施例，写入电路装置被配置为生成第一写入信号之中的、在所选择的存储器字的电力线上的适于中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在公共节点上的数据信号，并且然后生成在电力线上的适于对易失性存储器单元的功能供电的第一组电力电压。

根据一个或多个实施例，写入电路装置被配置为生成第一写入信号之中的、在所选择的存储器字的电力线上的第四组电力电压，第四组电力电压适于在生成第三组电力电压之前，使所选择的存储器字的易失性存储器单元的内部节点的极化放电。

根据一个或多个实施例，写入电路装置被配置为响应于存储器设备的关机，而在其相应电力状态具有第二值的所有存储器字中生成第二写入信号，第二写入信号适于利用被记录在对应的存储器点的易失性存储器单元中的数据，对非易失性存储器单元的写入操作进行定时。

根据一个或多个实施例，易失性存储器单元包括双稳态锁存器，双稳态锁存器包括被反并联安装的两个反相器，并且非易失性存储器单元包括状态晶体管和存取晶体管，状态晶体管具有命令栅极和浮动栅极，存取晶体管被串联耦合在公共节点与状态晶体管之间；以及写入电路装置被配置为在其相应电力状态具有第二值的存储器字中生成第二写入信号之中的、在状态晶体管的命令栅极上的擦除电压、在状态晶体管的命令栅极上的第一编程电压、以及在易失性存储器单元的电力线上的第五组电力电压，第五组电力电压适于将公共节点置于第二编程电压。

根据一个或多个实施例，集成电路还包括电力设备，电力设备包括：主电力级，旨在供应适于操作存储器设备的第一电力电压；以及次级电力级，旨在供应第二电力电压，第二电力电压适于响应于存储器设备的关机而为非易失性存储器单元的写入操作供电。

根据一个或多个实施例，次级电力级包括：电容器，旨在以第二电力电压充电；以及第一电荷泵电路，被配置为从第一电力电压生成第二电力电压，第二电力电压的电平高于第一电力电压的电平。

根据一个或多个实施例，电力设备还包括：至少一个高压生成器，被并入存储器设备的写入电路装置中，以用于生成适于对非易失性存储器单元的写入操作进行定时的第二写入信号，其中高压生成器包括多个基本电荷泵级，级适于被串联耦合以便累积第二电力电压的相应放大；以及，命令电路装置，被配置为测量第二电力电压的当前值，并且在第二电力电压的当前值减小之后，命令基本电荷泵级在串联中连续耦合。

本公开的一方面提供了一种用于命令存储器设备的方法，存储器设备包括：至少一个存储器点，包括易失性存储器单元和单个非易失性存储器单元，易失性存储器单元和单个非易失性存储器单元一起被耦合到公共节点；单个选择晶体管，被耦合在公共节点与单个位线之间，易失性存储器单元的第一输出被耦合到公共节点，并且易失性存储器单元的第二输出未被连接至易失性存储器单元外部的任何节点，第二输出与第一输出互补；存储器平面，包括被布置在至少一个存储器字中的多个存储器点，方法包括：存储每个存储器字的电力状态，电力状态的第一值表示相应的存储器字的易失性存储器单元的非操作状态，并且电力状态的第二值表示相应的存储器字的易失性存储器单元的操作状态。

根据一个或多个实施例，方法还包括：维持第一组电力电压，第一组电力电压在操作状态下为其电力状态具有第二值的所有存储器字的易失性存储器单元供电。

根据一个或多个实施例，方法还包括：响应于相应的电力状态具有第一值而生成第一读取信号，第一读取信号对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时；以及，响应于相应的电力状态具有第二值而生成第二读取信号，第二读取信号对在所选择的存储器字的易失性存储器单元中的读取操作进行定时。

根据一个或多个实施例，方法还包括：生成第一读取信号之中的第二组电力电压，第二组电力电压在所选择的存储器字的易失性存储器单元中被耦合到公共节点的在第一输出上施加高阻抗浮动电势。

根据一个或多个实施例，方法还包括：生成第一读取信号与第二读取信号之中的、在存储器点的位线上的预充电电压，并且分别在非易失性存储器单元中的读取操作期间以及在易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。

根据一个或多个实施例，方法还包括：生成第一写入信号，第一写入信号与电力状态的任何值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，并且在写入操作之后提供具有第二值的相应的电力状态。

根据一个或多个实施例，方法还包括：生成第一写入信号之中的、为所选择的存储器字的易失性存储器单元供电以便中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在公共节点上的数据信号，并且然后生成在操作状态下为所选择的存储器字的易失性存储器单元供电的第一组电力电压。

根据一个或多个实施例，方法还包括：生成第一写入信号之中的第四组电力电压，第四组电力电压为所选择的存储器字的易失性存储器单元供电，以便在第三组电力电压的每次生成之前使所选择的存储器字的易失性存储器单元的内部节点的极化放电。

根据一个或多个实施例，方法还包括：响应于存储器设备的关机而在其相应电力状态具有第二值的所有存储器字中生成第二写入信号，第二写入信号利用被记录在对应的存储器点的易失性存储器单元中的数据，对非易失性存储器单元的写入操作进行定时。

根据一个或多个实施例，其中易失性存储器单元包括双稳态锁存器，双稳态锁存器包括被反并联安装的两个反相器，并且非易失性存储器单元包括状态晶体管与存取晶体管，状态晶体管具有命令栅极和浮动栅极，存取晶体管被串联耦合在公共节点与状态晶体管之间，并且方法还包括：在其相应电力状态具有第二值的存储器字中生成第二写入信号之中的、在状态晶体管的命令栅极上的擦除电压和在状态晶体管的命令栅极上的第一编程电压、以及为易失性存储器单元供电以便将公共节点置于第二编程电压的第五组电力电压。

利用本公开的实施例，不仅允许适应来自较小电容器的电压的可能更快的下降，而且还允许最佳地使用由电容器供应的可用能量。

附图说明

在检查非限制性实施例和随附图式的详细描述后，本实用新型的其他优点和特征将显现，在图中：

图1图示了存储器点；

图2A图示了包括局部字解码器的存储器设备；

图2B图示了用于生成每个局部解码器的状态的逻辑电路装置；

图2C图示了存储器字状态选择通信电路；

图2D图示了命令栅极锁存器的命令电路；

图3图示了根据被施加到电力线的多组电压的易失性存储器单元的不同状态；

图4图示了命令方法在存储器设备中的实施；

图5图示了第二读取信号的生成，这些第二读取信号适于对在所选择的存储器字的易失性存储器单元中的读取操作进行定时；

图6图示了第一读取信号的生成，这些第一读取信号适于对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时；

图7图示了第一写入信号的生成，这些第一写入信号适于对在所选择的存储器字的易失性存储器单元中的写入操作进行定时；

图8图示了第一写入信号的生成，这些第一写入信号适于对在所选择的存储器字的易失性存储器单元中的第一写入操作进行定时；

图9图示了在存储器字中利用被记录在对应存储器点的易失性存储器单元中的数据来生成第二写入信号，这些第二写入信号对非易失性存储器单元的写入操作进行定时，所有这些存储器字的易失性存储器单元存储数据；

图10图示了包括多个存储器点的存储器平面的组织；

图11图示了并入非易失性静态随机存取存储器设备的集成电路芯片，该非易失性静态随机存取存储器设备并入了存储器平面的；以及

图12图示了电力设备，其可以被并入图11的集成电路芯片中。

具体实施方式

图1图示了静态随机存取存储器设备NVSR的能够存储二进制数据的存储器点BTCL的示例。存储器点BTCL是“NVSRAM”类型(针对“非易失性静态随机存取存储器”)，并且包括“SRAM”类型(针对“静态随机存取存储器”)的易失性存储器单元FF(“触发器”)和“EEPROM”(针对“电可擦除可编程只读存储器”)类型的非易失性存储器单元EE。

在该示例中，易失性存储器单元FF包括双稳态锁存器，该双稳态锁存器包括被反并联安装的两个反相器，并且因此具有极性相反的两个输出Q、QN。将输出Q任意定义为双稳态锁存器的正输出，存储二进制数据，而另一输出QN(称为互补输出)存储二进制数据的反向。

双稳态锁存器FF的第一反相器由PMOS(针对“P型金属氧化物半导体”，为本领域的技术人员众所周知的术语)晶体管MP1以及NMOS(针对“N型金属氧化物半导体”)晶体管MN1组成，晶体管MP1被耦合在高电平电力线SPLUS与互补输出节点QN之间，以及晶体管MN1被耦合在互补输出节点QN与低电平电力线SMINUS之间，该反相器的晶体管MP1、MN1由另一反相器的正输出Q命令。双稳态锁存器FF的另一反相器还由PMOS晶体管MP2以及NMOS晶体管MN2组成，PMOS晶体管MP2被耦合在高电平电力线SPLUS与正输出节点Q之间，以及NMOS晶体管MN2被耦合在正输出节点Q与低电平电力线SMINUS之间，该反相器的晶体管MP2、MN2由第一反相器的互补输出QN命令。

存储器点BTCL还包括在公共节点NC上被耦合到正输出Q的单个非易失性存储器单元EE。EEPROM类型的非易失性存储器单元EE包括具有命令栅极和浮动栅极的状态晶体管TE以及被串联耦合在公共节点NC与状态晶体管TE的漏极之间的存取晶体管TA。状态晶体管TE的源极也被耦合到源极线SL。

在存储器点BTCL中，选择晶体管MN3被串联耦合在公共节点NC与单个位线BL之间。

位线BL允许将要被存储在易失性存储器单元FF中的数据传输给存储器点BTCL，并且读取被存储在易失性FF或非易失性EE存储器单元中的任一个中的数据。

因此，图1中所图示的存储器点BTCL包括等于七的晶体管数目。

根据一个备选方案，被串联耦合在公共接入节点NC与易失性存储器单元FF的正输出Q之间的附加隔离晶体管(未示出)构成每存储器点BTCL总共八个晶体管。隔离晶体管允许隔离易失性存储器单元FF，特别地在读取被存储在非易失性存储器单元EE中的数据时。

参考图10和11。

图10图示了包括如结合图1描述的多个存储器点BTCL的存储器平面PM的有利组织的示例。存储器点BTCL被布置在存储器平面PM中，存储器字WD例如为8、16或32位，分别包括8、16或32个存储器点BTCL。通常在每个存储器字WD中另外提供错误校正码(“ECC”)的位。

属于同一存储器字WD的选择晶体管MN3在公共字选择线WLLOCAL上被命令；就像属于同一存储器字WD的非易失性存储器单元EE的存取晶体管TA在公共字线ERWL上被命令一样；以及就像属于同一存储器字WD的非易失性存储器单元EE的状态晶体管TE在公共命令网格线CG上被命令一样。

易失性存储器单元FF的晶体管的栅极区未被存储器字WD共享，并且这些栅极区基本上占据选择MN3、存取TA和状态TE晶体管的宽度的两倍。

因此，第一类型架构BTCL_A的存储器点的PMOS晶体管对MP1、MP2相对于第二类型架构BTCL_B的存储器点的PMOS晶体管对MP1、MP2以交错的方式被布置在同一N型掺杂半导体阱NW中。

类似地，第一类型架构BTCL_A的存储器点的NMOS晶体管对MN1、MN2相对于第二类型架构BTCL_B的存储器点的NMOS晶体管对MN1、MN2以交错的方式被布置在同一P型掺杂半导体阱PW中。

“交错”在此意味着在一个接一个元件之间的规则且重复的布置，其中考虑到每个存储器点中的不同元件以具有半个单位宽度的长度的条带中对准，一个元件的位置相对于另一元件的位置在长度方向上偏移一个单位，并且在宽度方向上偏移半个单位。

提供属于第一金属层M1的两条金属线，以形成以交错方式被布置在阱PW中的PMOS晶体管对的高电平电力线SPLUS；提供第一金属层M1的两条金属线，以形成以交错方式被安置在阱NW中的NMOS晶体管对的低电平电力线SMINUS。

在图10中示出了针对两种类型的存储器点架构BTCL_A、BTCL_B通过以下各项在三个金属层上进行图1电气安装的可能性：通过接触件CNT被耦合到源极、漏极和栅格区的第一金属线M1；通过第一过孔V12被耦合到第一金属线M1的第二金属线M2；以及通过第二过孔V23被耦合到第二金属线M2的第三金属线M3。

当然可以考虑在金属层中进行图1的安装的各种可能性。

图11示出了集成电路芯片，其并入了非易失性静态随机存取存储器设备NVSR，并入了如结合图10所描述的存储器平面PM。

设备NVSR还并入了电力级ALM(例如有利地如在下文中结合图12所描述的电力级)以及命令级MCMD和行DECX和列DECY解码器，以用于接入存储器平面PM的存储器点BTCL。

呈芯片形式的设备NVSR可以被键合至金属附接表面ATT(“裸片附接”)，该金属附接表面旨在被包装在编号为1到8的八引脚封装的示例中，并且被连接到电力ALM和命令MCMD级的不同电力和输入输出端子。

因此，结合图1所描述的存储器点BTCL在多个晶体管中具有最小的结构，并且因此具有最小的单位面积。关于大小的减小，将结合图2至9描述使用比在常规结构中稍微复杂的局部字解码器来启动SRAM单元。如果字足够大，例如至少八个字节，则局部解码器的大小损失由存储器点BTCL的单位面积增益乘以每字的存储器点BTCL的数目来补偿。

因此，结合图11呈现的芯片可以具有例如1Mb的存储器容量和小于8mm²的大小。

图2A、2B、2C和2D一起图示了局部字解码器WSW的示例，该局部字解码器WSW被配置为控制如上文结合图1所描述的存储器点BTCL。

图2A示意性地示出了包括局部字解码器WSW的存储器设备NVSR。局部字解码器WSW包括状态生成逻辑电路装置PSLG(下w文结合图2B描述)、存储器字状态选择SS通信电路(下文结合图2C描述)和命令栅极锁存命令电路COMCGL(下文结合图2D描述)。

因此，存储器设备NVSR包括每存储器字WD一个局部解码器WSW，并且每个局部解码器WSW被配置为控制属于存储器字WD的存储器点BTCL，该存储器节点BTCL专用于该存储器字WD。

存储器设备NVSR还包括状态机ME，以用于特别地响应于外部读取或写入命令来对存储器的操作进行定时。

在这方面，状态机ME被配置为生成命令信号，具体地复位信号ResetN、外部控制信号Ext_Ctrl、列选择信号Col、行选择信号Row、编程条件信号PRC、擦除条件信号ERC、读取条件信号RDC、写入命令信号WriteN以及读取和写入电压或刺激SPLINE、SNLINE、CPLUS、CMINUS。写入和读取刺激可以具有高电压电平，并且因此可以由为此目而提供的电压生成器HVGEN生成。

例如，状态机ME属于先前结合图11所提及的命令级MCMD。

为了分割状态机ME的功能，所考虑的是状态机ME被设置有用于对读取操作进行定时的读取装置RDM和用于对写入操作进行定时的写入装置WRM。

图2B图示了用于生成每个局部解码器WSW的状态PSLG的逻辑电路装置的示例。

每个局部解码器WSW被配置为在电力线SPLUS、SMINUS上向易失性存储器单元FF供应电力电压，并且向相应的存储器字提供电力状态PS。

局部解码器WSW还被配置为以适合于相应存储器字的状态的方式、并且特别地根据存储器字的选择条件Col、Row，将读取和写入刺激传输给易失性存储器单元FF或非易失性存储器单元EE(参见图2D)。每个存储器字WD的状态由被记录在相应局部解码器WSW的状态寄存器PSREG中的电力状态PS定义。

如将在下文出现的，电力状态PS的第一值(例如接地gnd)表示相应存储器字WD的易失性存储器单元FF的非操作状态P0，而电力状态PS的第二值(例如电力电压Vdd)表示相应存储器字WD的易失性存储器单元FF的操作状态P1。

实际上，通过物理行地址Row和物理列地址Col从存储器平面的其他存储器字中选择字。行Row和列Col物理地址例如是由状态机ME对在外部命令中接收到的逻辑地址进行解码的结果。

为了方便起见，各种信号的高逻辑电平和低逻辑电平(特别是电力状态PS)将在下文由“1”和“0”指定，这些高逻辑电平和低逻辑电平可以分别是电力电压Vdd和接地电压gnd；此外，结构元件(诸如电力线SPLUS、SMINUS)的引用也可以被用来指定信号或施加到其上的信号的值，并且反之亦然。

当设备被加电时，状态寄存器PSREG通过由状态机ME生成的信号ResetN复位为PS＝0。信号ResetN在“0”时激活，并且在没有复位命令的情况下，信号ResetN处于“1”(去激活)。

在地址信号Col、Row以及由状态机ME生成的外部控制信号Ext_Ctrl上测试三重输入条件。如果检查了这三个信号Col、Row、Ext_Ctrl(都为1)，则用于选择字S的信号被设置为1，并且互补信号SN被设置为0。相反，如果未检查三个信号Col、Row、Ext_Ctrl中的至少一个(至少一个为0)信号，则S＝0且SN＝1。

当专用于该字的解码器的选择信号S等于1、S＝1、SN＝0时，选择存储器字。

在字选择信号S和其互补SN上测试输出条件，以将高电平SPLUS和低电平SMINUS的电力电压分布至如结合图1所描述的易失性存储器单元FF的双稳态锁存器。

可以通过一组晶体管MOS来使输出条件和电压分布具体化，以使得：

如果S＝0且SN＝1，则SPLUS＝PS且SMINUS＝gnd。

如果S＝1且SN＝0，则SPLUS＝SPLINE，并且SMINUS＝SNLINE，SPLINE和SNLINE是横穿存储器平面PM的线，由状态机ME在这些线上生成读取和写入刺激。

因此，状态机ME的外部控制信号Ext_Ctrl有条件地经由传输线SPLINE和SNLINE在由Col、Row选择的存储器字WD的非易失性存储器单元FF的电源SPLUS、SMINUS上对状态机ME进行控制。

在S＝0和SN＝1时的字选择信号调节电力电压SPLUS＝PS和SMINUS＝gnd。

首先，由于加电复位(ResetN)，所以PS＝0＝gnd。

在该情况下，SPLUS＝gnd且SMINUS＝gnd。这对应于易失性存储器单元FF的断电状态P0(图3)。

第二，如果PS＝1＝Vdd，以及S＝0并且SN＝1，则SPLUS＝PS＝Vdd并且SMINUS＝gnd。这对应于易失性存储器单元FF的功能供电状态P1(图3)。

如将在下文看见，确定地在存储器字中的第一写入之后，状态PS被置于电力电压Vdd，PS＝Vdd＝1。

实际上，当在存储器字中写入时，状态机ME生成外部控制信号Ext_Ctrl＝1和写入信号WriteN(在0时激活)。

信号SN＝0和WriteN＝0构成状态寄存器PSREG的唯一设置条件(Set)，该条件明确记录(至少，只要不重启动复位信号ResetN即可)电力状态信号PS处于1，PS＝1＝Vdd。

然后，由状态机ME对写入操作进行计时，例如如下文结合图4和8所描述的。

在读取和写入操作期间，通过在局部字线上所供应的命令WLLOCAL，公共节点NC被耦合到位线BL，该命令WLLOCAL被耦合到存储器字的选择晶体管栅极MN3。通过在字选择信号S或在其互补SN上以及字线命令WLN(在0时激活)上的条件来生成命令WLLOCAL，以便在有用的电压VWL上转录字线命令WLN，以供在所选择的存储器字S＝1、SN＝0中进行操作。有用的电压VWL再次由状态机ME或可能地由生成器HVGEN生成。

因此，局部解码器WSW特别地被配置为只要电力状态PS被记录在第二值Vdd处，就维持存储器字WD的易失性存储器单元FF的功能电力P1。

图2C图示了存储器字状态选择SS通信电路的示例。

局部解码器WSW实际上被配置为在存储器字状态选择SS通信电路的状态和选择线SSLINE上，将存器字的状态传输给状态机ME。

状态和选择线SSLINE包括串联在状态机ME的输入与接地端子gnd之间的三个晶体管，每个晶体管在其栅格上分别由选择信号Col、Row和电力状态PS中的一个选择信号命令。

因此，状态机ME可以探测状态和选择线SSLINE并且检测：表示所选择的存储器字和其易失性存储器单元FF的操作状态P1的接地电压gnd(如果三个晶体管导通)；表示未选择或已选择但其易失性存储器单元FF是非操作的(PS＝0)的存储器字的高阻抗断开开关端子(HIMP，图4)(在三个晶体管中的至少一个晶体管关断的情况下)。

图2D图示了命令栅极锁存器COMCGL的命令电路的示例。

因此，局部字解码器WSW还包括命令栅极锁存器的命令电路COMCGL，该命令电路专用于在存储器字WD的存储器点BTCL的非易失性存储器单元EE中进行读取和写入。

专用于在非易失性存储器单元EE中进行读取和写入的命令电路COMCGL包括命令栅极锁存器CGL，该命令栅极锁存器包括形成第一反相器的第一对互补MOS晶体管MVP1、MVN1和形成第二反相器的第二对互补MOS晶体管MVP2、MVN2。两个反相器被反并联安装，以在第三反相器的输入上维持高电平电压CPLUS或低电平电压CMINUS。第三反相器包括第三对互补MOS晶体管MVP3、MVN3，并且其输出以高电平电压CPLUS或低电平电压CMINUS供应命令栅极信号CG。

通过在写入命令分支上的共源共栅晶体管MVN4，可以将第一反相器MVP1、MVN1的输入强制为低电平。通过在读取命令分支上的另一共源共栅晶体管MVN5，可以将第二反相器MVP2、MVN2的输入强制为低电平。共源共栅晶体管MVN4、MVN5由共源共栅命令电压VCASC命令。

命令栅极锁存器CGL的命令电路被配置为通过在读取和写入命令分支上施加信号来强制锁存器CGL的输出状态。

晶体管在读取命令分支上被串联耦合至接地gnd，并且由读取命令信号RDC命令。

因此，如果状态机ME激活读取命令信号RDC(RDC＝1)，则第二反相器MVP2、MVN2的输出被强制为高电平电压CPLUS，并且处于低电平电压CMINUS的命令栅极信号CG在相应存储器字WD的非易失性存储器单元的状态晶体管TE的命令栅极上被传输(参见图1)。

取决于执行的周期(擦除或编程)和存储器字的状态PS＝0或PS＝1，状态机生成编程条件PRC和擦除条件ERC信号，以便将电压传输给状态晶体管TE的命令栅极CG。

写入命令分支又可以通过以下各项被置于接地gnd：激活编程条件信号PRC(PRC＝1)和互补电力状态PSN(PSN＝1，PS＝0)；或激活擦除条件信号ERC(ERC＝1)和电力状态PS(PS＝1，PSN＝0)。编程PRC和擦除ERC条件信号由状态机ME生成。

因此，在擦除时，ERC＝1，并且如果PS＝0，则CG＝CMINUS，而在PS＝1时，则CG＝CPLUS。

在编程时，PRC＝1，并且如果PS＝0，则CG＝CPLUS，而如果PS＝1，则CG＝MINUS。

高电平电压CPLUS和低电平电压CMINUS由状态机ME的读取RDM和写入WRM装置生成，并且允许在非易失性存储器单元EE中对读取和写入操作进行定时，例如如下文特别地结合图4和9所描述的。

现在将参考图3至9描述由状态机ME与存储器平面PM的存储器字WD的局部解码器WSW协作实施的读取和写入操作的定时。

图3示出了根据被施加到电力线SPLUS、SMINUS的多组电压的易失性存储器单元FF的不同状态(如先前结合图1所描述)。

在第一状态P1中，设备的参考电源电势Vdd被施加到存储器字的易失性存储器单元FF的高电平电力线SPLUS；以及设备的参考电势gnd(也就是说，接地)被施加到存储器字的易失性存储器单元FF的低电平电力线SMINUS。

因此，该第一组电力电压Vdd、gnd被提供用于在操作状态P1下为易失性存储器单元FF供电，该操作状态适于执行易失性存储器单元FF的存储器功能。

第一组电力电压Vdd、gnd可以由状态机ME生成，或由相应的局部解码器WSW生成。

在第二状态HZ下，在组成易失性存储器单元FF的双稳态锁存器的晶体管之间，最高绝对阈值电压值Vtmax被应用于存储器字的易失性存储器单元FF的高电平电力线SPLUS，以及其低电平电力线SMINUS二者。

因此，第二组电力电压Vtmax、Vtmax被提供用于在正输出Q上的高阻抗状态HZ下为易失性存储器单元FF供电。

第二组电力电压Vtmax、Vtmax由状态机ME在电力线SPLINE、SNLINE上生成。

在第三状态P0下，接地电势gnd被施加到存储器字的易失性存储器单元FF的高电平电力线SPLUS以及其低电平电力线SMINUS二者。

因此，该第三组电力电压gnd、gnd被提供用于在断电状态P0下为易失性存储器单元FF供电，该断电状态适于中止易失性存储器单元FF的存储器功能。

第三组电力电压gnd、gnd可以由状态机ME生成，或由相应的局部解码器WSW生成。

在第四状态DS下，最大阈值电压Vtmax被施加到高电平电力线SPLUS，而接地gnd被施加到低电平电力线SMINUS。

因此，该第四组电力电压Vtmax、gnd被提供用于在放电状态DS下为易失性存储器单元FF供电，该放电状态适于使易失性存储器单元FF的内部节点的极化放电。

第四组电力电压gnd、gnd由状态机ME在电力线SPLINE、SNLINE上生成。

在第五状态PP下，高电平写入电压Vpp被施加到高电平电力线SPLUS，并且低电平写入电压Vlow被施加到低电平电力线SMINUS。

该第五组电力电压Vpp、Vlow旨在于非易失性编程状态PP下为易失性存储器单元FF供电，该非易失性编程状态适于将公共节点NC置于允许在非易失性存储器单元EE中对被记录在易失性存储器FF中的数据进行编程操作的电势(图9)。

第五组电力电压Vpp、Vlow由状态机ME在电力线SPLINE、SNLINE上生成。

因此在易失性存储器单元FF的电源SPLUS、SMINUS上被命令的状态(被称为操作P1、高阻抗HZ、断电P0、非易失性写入PP和放电DS状态)将允许如下文参考图4和参考图5至9所描述地在存储器平面中实施读取和写入操作。

图4是如上文结合图1至图3并且参考图10和图11所描述的在存储器设备NVSR中实施命令方法的示例的功能图。

在初始化阶段401期间，状态机ME正在等待接收读取RD或写入WR命令，并且供应外部控制信号Ext_Ctrl＝0。

这种情况对应于将存储器平面PM留在其数据存储功能中，其中存储器字的易失性存储器单元FF在功能电力状态P1下由局部解码器WSW供电，这些存储器字的电力状态PS处于第二值PS＝Vdd。存储器字的易失性存储器单元FF在断电状态P0下由局部解码器WSW供电，这些存储器字的电力状态PS处于第一值PS＝gnd。存储器字的任何先前数据都被存储在非易失性存储器单元EE中，这些存储器字的电力状态处于第一值PS＝gnd。

在步骤402中，接收到具有要读取或写入的存储器字的在(Col，Row)处的地址的命令。Col、Row信号被传输给局部解码器以标识所选择的存储器字。

然后，在步骤403中，状态机探测Rd SSLINE地址Col，Row的局部解码器WSW的选择和状态SSLINE线。取决于电力状态PS，选择和状态SSLINE线可以具有高阻抗HIMP或接地电势gnd。高阻抗HIMP和接地电势gnd分别表示易失性存储器单元FF的非供电状态和易失性存储器单元FF的供电状态。

在步骤404中，在接收到的命令上测试第一条件，该命令可以是读取命令RD或写入命令WR。

如果在步骤404中命令是读取命令RD，并且如果在步骤405中线SSLINE被探测为被耦合到接地gnd，则易失性存储器单元FF存储所选择的字的数据，并且在操作状态P1下由局部解码器WSW供电。

如图5中所图示，通过第二读取信号在易失性存储器单元FF中执行读取操作500。

图5示出了生成第二读取信号的示例，这些第二读取信号适于对所选择的存储器字Col，Row的易失性存储器单元FF中的读取操作进行定时。

在读取500期间，电力线SPLUS、SMINUS处于操作状态P1，其中例如SPLUS＝Vdd＝3.3V并且SMINUS＝gnd。

首先，在步骤501中，在所选择的存储器字中所读取的存储器点BTCL的位线BL上生成例如处于基本上1V的NMOS晶体管的阈值电压的预充电电压PRCH。

然后，在步骤502中，将局部字线WLLOCAL置于使选择晶体管MN3接通的电势，例如为预充电电压PRCH的两倍，基本上是2V，以便将公共节点NC耦合到预充电电势PRCH。

最后，在步骤503中，通过测量位线BL上的电流变化来读取RD_FF数据。

就这一点而言，可以使用通常用于读取EEPROM存储器的读取放大器AMP。

然而，为了避免被记录在易失性存储器单元FF中的数据的寄生切换，有利的是提供在局部字线WLLOCAL上被固定在存储器点BTCL的NMOS晶体管的阈值电压的两倍的电压(基本上为2V)。因此，在单元FF的正输出Q是接地gnd时，通过读取电路的预充电以及通过晶体管MN3的受限栅极电压(WLLOCAL)所确保的附加限制，该正输出不可以被置于高于晶体管MN1的阈值电压(基本上为1V)。这种情况避免了可能由导通晶体管MN1引起的易失性存储器单元FF的寄生切换。如果输出Q为Vdd，则没有寄生切换的危险。

该读取操作500允许在没有互补输出QN上的差分写入的情况下、以可靠的方式并且在电力线SPLUS、SMINUS与输出Q、QN之间不存在电冲突的情况下，用单个非对称位线读取易失性存储器单元FF的双稳态锁存器中的数据。

再次参考图4。

在步骤405中，在命令404是读取命令RD时，如果线SSLINE具有高阻抗，则易失性存储器单元FF处于断电状态P0，并且不存储所选择的字的数据。因此，必须从非易失性存储器单元EE中读取数据。

如图6中所图示，通过第一读取信号在非易失性存储器单元EE中进行读取操作600。

图6示出了生成第一读取信号的示例，这些第一读取信号适于对所选择的存储器字Col，Row的非易失性存储器单元EE中的读取操作600进行定时。

首先，在步骤601中，由状态机ME将外部控制信号Ext_Ctrl置于1，以控制电力线SPLUS、SMINUS。

然后，在步骤602、603中，易失性存储器单元FF被放置于允许不干扰非易失性存储器单元EE的读取的状态下。

易失性存储器单元FF最初处于断电状态P0，但是寄生浮动电压可以保持在正输出Q上。

因此，可选步骤602包括将易失性存储器单元FF放置于放电状态DS下，从而使易失性存储器单元FF的内部节点的极化放电。

然后，在步骤603中，易失性存储器单元FF被放置于高阻抗状态HZ下，从而在所选择的存储器字的易失性存储器单元FF的正输出Q上施加高阻抗浮动电势。

然后，用读取放大器AMP实施被记录在非易失性存储器单元EE中的数据的读取。

更具体地，在步骤604中，在位线BL上生成预充电电压PRCH，并且在步骤605中，局部字线WLLOCAL被置于电势Vdd。

在步骤606中，与步骤605的选择晶体管WLLOCAL的命令同时，在字线ERWL上接通存取晶体管TA。

字线命令ERWL、WLLOCAL被置于Vdd，例如Vdd＝3.3V。

在步骤607中进行非易失性存储器单元中的读取RD_EE。

在图6的示例中，进一步规定，在读取607之后，可选地通过放电状态DS使电力线回到状态P0。

再次参考图4。

如果在步骤404中命令是写入命令WR，则状态机ME将外部控制信号Ext_Ctrl置于1，而与在选择和状态线SSLINE上测量到的电力状态PS的值无关。

然后，在步骤407中，如果探测到线SSLINE被耦合到接地gnd，则易失性存储器单元FF已被至少写入一次，并且在操作状态P1下由局部解码器WSW供电。

如图7中所图示，通过第一写入信号在易失性存储器单元FF中进行写入操作700。

图7示出了生成第一写入信号的示例，这些第一写入信号适于对在所选择的存储器字Col，Row的易失性存储器单元FF中的写入操作700进行定时。

因此，易失性存储器单元FF最初处于操作状态P1，并且有利地通过在步骤701(可选)期间的放电状态DS被置于在步骤702期间的断电状态P0。

在步骤703中，易失性存储器单元FF处于断电状态P0，并且写入装置WRM将位线BL置于表示要写入的数据DAT的电压。例如，如果数据DAT为1，则位线BL被置于Vdd＝3.3V，并且如果数据DAT为0，则该位线被置于gnd。

然后，在步骤704中，存储器字的存储器点的选择晶体管MN3通过例如在Vdd＝3.3V处的局部字线电压WLLOCAL被接通。

存储器点BTCL的公共节点NC和易失性存储器单元FF的正输出Q被置于数据DAT的电势。

如果数据为“1”，则数据DAT的电势可以例如值得基本上2V，也就是说，在公共节点NC上的电压上升至3.3V减去选择晶体管MN3的电压(受衬底效应影响)，在位线电压BL处于3.3V并且局部字线电压WLLOCAL处于3.3V的情况下。

如果数据为“0”，则数据DAT的电势例如为接地gnd。

此时，在同一步骤704中，易失性存储器单元FF在操作电力状态P1下被命令，并且记录因此在切换到操作状态P1之前被施加的正输出Q的值。

然后释放位线BL和字线WLLOCAL电压。

再次参考图4。

在步骤407中，如果以高阻抗HIMP探测线SSLINE，则易失性存储器单元FF从来不会被局部解码器WSW写入，并且处于断电状态P0。

在步骤801中，外部控制信号Ext_Ctrl和地址信号Col，Row满足三重输入条件(先前结合图2B所提及)，并且电力状态PS确定地切换至第二值PS＝1。

因此，相应局部解码器WSW被配置为在存储器字中的第一写入操作800期间向电力状态PS提供第二值。

如图8中所图示，通过第一写入信号在易失性存储器单元FF中进行第一写入操作。

图8示出了生成第一写入信号的示例，这些第一写入信号适于对所选择的存储器字Col，Row的易失性存储器单元FF中的第一写入操作800进行定时。

第一写入操作的定时是实际上与已经写入的易失性存储器单元FF的写入操作700相同的定时。

因此，易失性存储器单元FF最初处于断电状态P0，并且从步骤702开始可选地经由步骤701期间的放电状态DS而保持在断电状态P0下。

写入以在步骤703和704中相同的方式在将正输出Q充电到数据DAT的值之后，通过在操作状态P1下将易失性存储器单元FF投入操作来完成。

读取操作700和800允许在没有互补输出QN上的差分写入的情况下、以可靠的方式并且在电力线PSLUS、SMINUS与输出Q、QN之间不存在电冲突的情况下，用单个非对称位线写入易失性存储器单元FF的双稳态锁存器中。

再次参考图4。

在步骤408中，因此在相应步骤503、607和704的结束时完成了读取操作500、600和写入操作700、800，并且状态机ME将外部控制信号Ext_Ctrl返回至0，然后通过在步骤409结束对所选择的存储器字(END@(Col,Row))的接入，循环返回到初始步骤401。

因此，只要存储器设备NVSR被接通，就可以在步骤402中接收新的写入或读取命令。

在存储器设备NVSR关机的情况下，状态机ME被配置为以非易失性方式记录写入存储器平面PM的各个存储器点BTCL的易失性存储器单元FF中的数据。

就这一点而言，参考下文所描述的图9。

将注意，读取操作500以及写入操作700和800适于在易失性存储器单元FF的双稳态锁存器中进行读取和写入，这些易失性存储器单元仅包括一条单个非对称位线，“单位线”。

因此，可以提供一种包括静态易失性存储器设备的集成电路，该静态易失性存储器设备包括至少一个存储器点，该至少一个存储器点具有易失性存储器单元FF，该易失性存储器单元包括被称为正输出Q的输出和被称为负输出QN的互补输出，其中正输出Q被耦合到接入节点NC，其中负输出QN不连接到易失性存储器单元FF外部的任何节点，并且其中选择晶体管MN3被耦合在接入节点NC与单个位线BL之间。

这对应于如上文结合图1所描述的存储器点BTCL，但是不包括被耦合到接入节点NC(或公共节点NC)的非易失性存储器单元EE。

当然可以将存储器点组织成存储器平面中的存储器字，并且设备包括专用于每个存储器字的局部解码器WSW。因此，局部解码器WSW和状态机可以与先前结合图2A所描述的相同，但是，当然，不包括命令栅极锁存器COMCGL的命令电路，该命令电路专用于非易失性存储器单元EE中的读取和写入，并结合图2D进行描述。

严格地说，结合图3、4和6所描述的在易失性存储器单元FF中的读取操作应用这种“单位线”静态易失性存储器设备，并且严格地说，结合图3、4、7和8所描述的在易失性存储器单元FF中的写入操作应用这种“单位线”静态易失性存储器设备。

现在重新考虑特别是图1中的非易失性静态随机存取存储器设备NVSR的框架。

图9示出了在存储器字WD中利用被记录在对应存储器点BTCL的易失性存储器单元FF中的数据来生成第二写入信号，这些第二写入信号对非易失性存储器单元EE的写入操作进行定时，所有这些存储器字的易失性存储器单元FF存储数据。

状态机ME的写入装置WRM被配置为在非易失性存储器单元中实施写入操作。被称为非易失性写入操作的写入操作包括擦除周期，之后是编程周期。

将参考命令栅极锁存器COMCGL的命令电路的元件，该命令栅极锁存器COMCGL专用于在属于存储器字的局部解码器WSW的非易失性存储器单元EE中的读取和写入，如先前结合图2D所描述。

将回想起，状态机ERC、PRC的条件信号取决于所执行的周期(擦除或编程)和由状态PS(PS＝0或PS＝1)定义的存储器字的状态被生成，以将电压传输给状态晶体管TE的命令栅极CG。

擦除周期包括在状态晶体管TE的命令栅极CG与漏极之间施加擦除电压，该擦除电压足以通过福勒-诺德海姆效应将电荷注入到浮动栅极中。

14V的正擦除电压被高压生成器HVGEN(图2A)生成，并且被施加到命令栅极锁存器CGL的高电平电力CPLUS。例如，命令栅格锁存器CGL的低电平电力CMINUS被置于3V。

在擦除时，ERC＝1并且如果PS＝0，则CG＝CMINUS＝3V(通过先前结合图2D所描述的命令栅极锁存器COMCGL的命令电路的机制)，并且在此字存储器中不存在擦除周期的实施。

如果PS＝1则CG＝CPLUS＝14V，并且在该字存储器中实施了擦除周期。

在状态晶体管的源极与漏极(状态晶体管被认为是N型)之间创建了传导通道，并且作为接地gnd的源极电势通过通道传输给漏极。

因此，命令栅极与漏极之间的电压为14V，并且通过将电荷注入浮动栅极中来生成擦除。

在擦除期间，存取晶体管TA通过接地gnd字线信号ERWL关断。

然后，编程周期包括在状态晶体管TE的命令栅极CG与漏极之间施加编程电压，如果要存储的数据(任意地)为1，则该电压足以或不足以通过福勒-诺德海姆效应将相对电荷注入到浮动栅极中。

要存储的数据被记录在易失性存储器单元FF的输出Q上，因此在操作状态P1下被供电。

然后，在编程期间，存取晶体管TA接通，以便将输出Q与状态晶体管TE的漏极耦合。

-8V的负编程电压被高压生成器HVGEN(图2A)生成，并且被施加到命令栅极锁存器CGL的低电平电力CMINUS。例如，命令栅格锁存器CGL的高电平电力CPLUS被置于0V(gnd)。

在编程时，PRC＝1并且如果PS＝0，则CG＝CPLUS＝gnd(通过先前结合图2D所描述的命令栅极锁存器COMCGL的命令电路的机制)，并且不存在此字存储器中的编程周期的实施。

如果PS＝1，则CG＝MINUS＝-8V，并且在该字存储器中的编程周期是可能的，并且由状态晶体管TE的漏极上的电平(也就是说，通过易失性存储器单元FF的双稳态锁存器的输出Q)调节。

写入装置WRM被配置为将易失性存储器单元FF置于被称为非易失性编程状态PP(图3)的状态，并且在高电平电力线SPLUS上生成处于+6V的正编程电压。

低电平电力线SMINUS被置于电势Vlow，该电势例如以0.5V为正非零，以便减小易失性存储器单元FF的双稳态锁存器中的泄漏电流。因此，这允许减少编程中的总消耗。

同时，存取晶体管TA通过字线电压ERWL接通，该字线电压跟随电压SPLUS的电平，例如处于+8V。

因此，如果易失性存储器单元FF包含等于“1”的数据，则正输出Q被置于+6V的正编程电压，并且该正编程电压(+6V)在状态晶体管TE的漏极上被传输。

在命令栅极CG上的第一负编程电压(-8V)和状态晶体管TE的漏极上的第二正编程电压(+6V)构成了福勒-诺德海姆效应的条件，并且非易失性存储器单元EE以永久性(非易失性)方式记录输出Q的数据等于“1”。

并且，如果易失性存储器单元FF包含等于“0”的数据，则将正输出Q置于在Vlow＝0.5V处的低电平电力电压SMINUS。

在命令栅极CG上的第一负编程电压(-8V)和在状态晶体管TE的漏极上的低电平电力电压Vlow不构成福勒-诺德海姆效应的条件，并且由于擦除和缺少编程，非易失性存储器单元EE以永久性(非易失性)方式记录输出Q的等于“0”的数据。

该非易失性写入操作被实施在电力状态PS具有第二值的存储器平面PM的所有存储器字WD中，也就是说，被实施在易失性存储器单元FF已被写入并且包含数据的存储器平面PM的所有存储器字WD中。例如，可以在存储器平面PM的存储器字WD中同时实施操作。

写入操作当然可以由用户命令，在这种情况下，可以利用通常被分布至设备的主电源来生成非易失性写入刺激。

此外，在存储器设备NVSR关机的情况下系统地命令写入操作，这是自发的或非自发的，在这种情况下，有利地提供了次级电力级来供应能量，从而允许生成非易失性写入刺激。

就这一点而言，参考图12。

图12图示了有利的电力设备ALM的示例，该电力设备例如可以被并入先前结合图11所描述的集成电路芯片中。

电力设备ALM包括主电力级PWS，该主电力级旨在在外部电力节点ExtVdd上供应第一电力电压Vdd。

第一电力电压Vdd适于存储器设备(例如如上文结合图1至11所描述的非易失性静态随机存取存储器设备NVSR)的操作。

电力设备ALM还包括次级电力级CAP_STG，该次级电力级旨在于存储器设备NVSR关机的情况下向存储器设备NVSR供应第二电力电压Vdd2。

次级电力级CAP_STG包括：电容器C，旨在以第二电力电压Vdd2充电；以及第一电荷泵电路CP_A、REG_A，被配置为从第一电力电压Vdd生成第二电力电压Vdd2，该第二电力电压的电平高于第一电力电压Vdd的电平。

因此，如下文所见，通过增加对电容器C充电的电压并且有利地通过优化存储器的高压生成器的电荷泵(参见下文CP_B)的效率，可以操作具有低电容值的电容器C的存储器设备，并且允许存储器设备的低压操作。

此外，由于由高温泄漏电流引起的所需的附加能量通过在电容器中所存储的大量能量而衰减，因此也促进了高温操作。

这种情况允许降低成本并且扩展先前受高价格限制的非易失性静态随机存取存储器设备的应用范围。

在该示例中的存储器设备NVSR包括状态机ME(例如如上文结合图1至11所描述)以及并入第二电荷泵电路CP_B的高压生成器HVGEN。

状态机ME在内部调节级IntREG的输出处由恒定的调节电压Vdd1供电。

电力设备ALM包括电力管理电路PWMG，其被配置为命令开关sw1、sw2、sw3、sw4，以便使用主电力级PWS或次级电力级CAP_STG为存储器设备NVSR供电。

例如，在第一电力模式下，第一开关sw1和sw2闭合，并且第二开关sw3和sw4断开。因此，第一电力电压Vdd被供应给设备NVSR和第一电荷泵电路CP_A，而次级电力级CAP_STG与设备NVSR断开连接。

第一电荷泵电路CP_A例如由闭环调节器REG_A调节。

电力管理电路PWMG被配置为例如通过接收第一电力电压的节点ExtVdd上的电压降来检测主电源PWS的损失，也就是说，关机或断开连接。节点ExtVdd例如是集成电路封装引脚。

如果是这种情况，则电力管理电路PWMG被配置为立即切换到第二电力模式，其中开关sw1和sw2断开并且开关sw3和sw4闭合。因此，第二电力电压Vdd2由电容器C在第二电荷泵电路CP_B的电力输入VddCP上供应，并且经由调节器IntREG供应给状态机ME，而主电力级PWS与设备NVSR断开连接。

现在将讨论电容器C的尺寸，从适用于如例如上文结合图9所描述的非易失性写入操作来看。

在下文中，电容器的附图标记C也将指定电容器的电容值。除了通常的加法“+”、减法“-”和除法“/”符号之外，字符“*”表示乘法的符号，并且字符“^”表示指数的符号(因此，表达式“A的N次幂”由“A^N”表示)。

如果电容器C以初始电力电压Vi充电，则在电容器中所存储的电荷等于C*Vi，并且表示1/2*C*Vi²的能量。

在具有操作持续时间T的非易失性写入操作期间，由电容器C供应能量。

写入所消耗的能量为Ww＝1/2*C*(Vi²-Vf²)。

因此，其中，Vi是电容器C两端的初始电压，并且Vf是在持续时间T之后的电容器C两端的最终电压。

Vf＝(Vi²-2*Ww/C)^1/2

然而，电容器C两端的最终电压Vf必须足够高以允许写入命令的正确执行，并且具体地允许生成写入刺激的电荷泵CP_B的恰当操作。

常规电荷泵的尺寸被设计为允许在写入周期结束时以最终电压Vf正确操作。因此，常规的电荷泵以初始电压Vi在写入周期开始时尺寸过大。然后，常规电荷泵的效率在整个写入周期的持续时间内不是最佳的，并且当初始电压Vi与最终电压Vf之间的比率增加时变差。

下文关于图1至图11指出分别由在如上文所描述的非易失性静态随机存取存储器NVSR类型的存储器设备中列出的功能所消耗的能量Wi(1≤i≤8)的估计值：

–存储器平面在擦除阶段期间的消耗：

从1nF(命令栅格CG)到15V对电容器进行充电；W1＝113nJ(＝1/2*1nF*15V²)

维持15V的电压2ms，其中泄漏电流为20μA；W2＝600nJ(＝2ms*15V*20μA)

在双稳态锁存器FF上维持3V的电压2ms，其中泄漏电流为100μA；W3＝600nJ(＝2ms*3V*100μA)

针对擦除阶段的总计：1313nJ

–存储器平面在编程阶段期间的消耗：

从1nF(CG)到-8V对电容器进行充电；W4＝320nJ(＝1/2*1nF*8V²)

维持-8V的电压2ms，其中泄漏电流为10μA；W5＝160nJ(＝2ms*8V*10μA)

从10nf(FF)到3V对电容器进行充电；W6＝45nJ(＝1/2*10nF*3V²)

维持5.5V的电压2ms，其中泄漏电流为100μA；W7＝1100nJ(＝2ms*5.5V*100μA)

针对编程阶段的总计：1625nJ

-外围设备在写入操作期间的操作：

3V持续4ms，其中电流为200μA；W7＝2400nJ(＝4ms*3V*200μA)

因此，将由电容器C供电的电荷泵供应的总能量Wtot值得：Wtot＝总和(Wi)＝5338nJ，通过包括上文列表中未提及的各种损失将其舍入为Wtot＝6μJ。

在常规的电荷泵的情况下，在写入操作期间的平均效率为20％，估计电容器C上消耗的总能量为Wtotal＝25μJ。

然而，特别是由于使用了EEPROM类型的非易失性存储器单元EE，这与常规上使用闪存类型的非易失性存储器单元不同，因此能量Wtot的该估计值比常规的非易失性随机存取存储器NVSRAM低。

回想起，Wtotal＝1/2*C*(Vi²-Vf²)，并且因此Cmin＝2*Wtotal/(Vi²-Vf²)。

首先，下文呈现以等于第一电力电压Vdd的初始电压Vi充电的电容器的尺寸。这对应于常规电力级的示例，该常规电力级在电容器C的输入处不特别包括第一电荷泵电路CP_A、REG_A。

如果Vi＝Vdd＝3V，Vf＝1.8V且Wtotal＝25μJ，则Cmin＝8.7μF，即实际上是电容值C＝10μF的电容器C。

如果Vi＝Vdd＝1.8V，Vf＝1.6V且Wtotal＝25μJ，则Cmin＝73μF，即实际上是具有电容值C＝100μF的电容器C。

因此，在为上文所描述的存储器设备NVSR供电的常规电力设备中，必须为3V的第一电力电压Vdd提供电容值至少为10μF的电容器C，并且必须为1.8V的第一电力电压Vdd提供电容值至少为100μF的电容器C。

其次，如果电容器C以第二电力电压Vdd2(＝Vi)充电，离开第一电荷泵CP_A，其中Vdd2>Vdd，则Cmin可以显著减小，如果Vdd低，例如，如果Vdd＝1.8V，则差异更加明显。

回想起，Cmin＝2*Wtotal/(Vi²-Vf²)，并且恢复了能量消耗估计值Wtotal＝25μJ。

如果Vi＝Vdd2＝5.5V，Vf＝1.6V且Wtotal＝25μj，则Cmin＝1.81μF，即实际上是具有电容值C＝2.2μF的电容器C。

电荷泵CP_A在电容器C中存储更多的能量，并且因此允许极大地减小电容器C的电容值。这表示了关于设备的成本和电容器C所使用的表面的重要优势。

此外，由第一电荷泵CP_A引起的在正常操作中的附加消耗(例如用以补偿由于电容器C中的内部泄漏而引起的压降)可以忽略不计。

实际上，在100Ω.F(欧姆法拉)的典型的绝缘电阻的情况下，在5.5V处针对2.2μF的电流为120nA。能量损失为120nA*5.5V＝666nW。针对25％的电荷泵CP_A效率，这给出了2.66μW的电荷泵CP_A的消耗，也就是说在1.8V处为1.5μA，这可以合理地忽略不计。

此外，电力设备ALM包括被并入第二电荷泵CP_B中以生成存储器设备NVSR的写入激励的高压生成器HVGEN。

因此，电力设备ALM的高压生成器HVGEN和第二电荷泵CP_B构成了存储器设备NVSR的写入装置WRM。

第二电荷泵CP_B包括多个基本电荷泵级CP_B1、ΦGEN_1；CP_B2、ΦGEN_2；CP_BN、ΦGEN_N，每一级都可以被添加到一系列基本级中，其中离开每一级的放大电压在下一级的输入处被供应。

每个基本电荷泵级CP_Bk、ΦGEN_k(1≤k≤N)通常包括电荷泵电路CP_Bk，该电荷泵电路能够通过由相应的相位生成器电路ΦGEN_k命令的切换通过电容节点中的电荷的反射作用，来提高电压电平。相位生成器电路ΦGEN_k由振荡器电路OSC所生成的时钟信号进行定时。

因此，这些级适于被串联耦合，以便例如通过分别被耦合在一个级的输出(out)与下一级的输入(in)之间的开关sw5、sw6、sw7、sw8累积第二电力电压Vdd2的相应放大率。

例如(未示出)，开关可以允许将一组基本电荷泵级的输出与下一相似组的输入串联耦合。以等同的方式，可以非单独地以组形式对开关sw5、sw6、sw7、sw8进行命令。

调节级REG-B被配置为通过向相位生成器ΦGEN_k发出命令反馈来闭环调节一系列基本电荷泵级CP_Bk、ΦGEN_k。

电力管理电路构成命令装置PWMG，该命令装置能够测量第二电力电压Vdd2的当前值并命令一系列的以下不同电荷泵级进行连续耦合：CP_B1、ΦGEN_1；CP_B2、ΦGEN_2；CP_BN、ΦGEN_N。

通过跟随第二电力电压Vdd2的当前值的减小，连续而单调地命令一系列附加级一个接一个地耦合。

实际上，根据电容器C的上文示例，尺寸被设计为C＝2.2μF，第二电压Vdd2可以从5.5V降至1.6V。

因此，在开始时，在电源Vdd2最大时，仅使用第一级(电荷泵CP_B1)。

命令装置PWMG例如根据电容器两端的瞬时电压的值、或根据来自第一电荷泵CP_A的闭环调节器REG_A的信号，测量第二电力电压Vdd2的当前值。

如果电路检测到第一电荷泵级CP_B1不再能够供应所请求的电压，则它将第二级CP_B2与第一级CP_B1串联连接。

可以重复相同的过程，直到N个基本级，例如N＝15。

在写入操作结束时，该系列可以配备有所有被激活的电荷泵级CP_B1、CP_B2、…、CP_BN。

可以将电荷泵级串联地成组地耦合，以特别有利地减少与精细粒度有关的复杂性。

例如，如果N＝15，则可以提供3组，每组五个“基本”电荷泵级CP_Bk-CP_Bk+5。

因此，在上文所描述的过程中，每当命令装置PWMG检测到该系列CP_B1-CP_Bk-1不再能够供应所请求的电压时，多个基本电荷泵级CP_Bk同时被串联耦合。

总之，在此结合图12所描述的电力设备ALM提出将电容器C的初始充电电压增加到额定电压Vdd以上，例如增加2倍，Vdd2＝2*Vdd；以及还提出通过动态地优化第二电荷泵CP_B的效率来减少在非易失性写入操作期间由高压信号生成器HVGEN消耗的能量。

电力装置ALM特别允许减小电容器C的大小，并且以非常低的电力电压(例如1.8V)操作。

因此，既降低了制造成本，又减少了存储器设备的拥挤，并且促进将电容器C整合到芯片上或混合封装体内部的存储器设备NVSRAM中。

当然，结合图12所描述的电力设备ALM对于具有类似需求的任何类型的存储器设备具有其优点。

在这种情况下，结合图12所描述的电力设备ALM特别有利地适于结合图1至11所描述的非易失性静态随机存取存储器设备NVSR。实际上，存储器设备NVSR不仅生成其自身节省的空间而且还允许放大通过减小电力设备ALM的电容器C的大小而获得的节省的空间，这是因为存储器设备NVSR由于每存储器点BTCL的单个非易失性存储器单元EE的存在而具有降低的能量消耗，此外，该单个非易失性存储器单元是EEPROM类型。

因此，根据一个方面，提出了一种集成电路，包括：存储器设备，该存储器设备包括至少一个存储器点，具有一起被耦合到公共节点的易失性存储器单元和单个非易失性存储器单元；以及单个选择晶体管，被耦合在公共节点与单个位线之间，易失性存储器单元的第一输出被耦合到公共节点，而易失性存储器单元的与第一输出互补的第二输出未被连接至易失性存储器单元外部的任何节点。

换句话说，易失性存储器单元的两个输出中的一个输出被耦合到单个非易失性存储器单元，而易失性存储器单元的两个输出中的另一输出未被耦合到非易失性存储器单元，因而甚至未被耦合到任何不属于易失性存储器单元的节点。

因此，与常规的差分方法不同，在这些常规的差分方法中，存储反向数据的两个非易失性单元各自被耦合到易失性存储器单元的两个输出中的一个输出，因此提出的是，每存储器点使用单个非易失性存储器单元。

此外，代替常规上被用于差分方法中的一对位线，单条位线被耦合到存储器点，以供特别地在读取和写入时接入该存储器点。

因此，减少了在每个NVSRAM存储器点中的晶体管数目，并减小了存储器设备的大小。

根据一个实施例，易失性存储器单元包括双稳态锁存器，该双稳态锁存器包括被反并联安装的两个反相器，并且非易失性存储器单元包括具有命令栅极和浮动栅极的状态晶体管，以及被串联耦合在公共节点与状态晶体管之间的存取晶体管。

因此，提出了对应于EEPROM型技术的非易失性存储器单元，这在读取和写入时的能量消耗方面特别有利。

因此，存储器点可以有利地包括等于7的晶体管数目。

根据一个实施例，至少一个存储器点还包括隔离晶体管，该隔离晶体管被串联耦合在公共节点与易失性存储器单元之间，例如以促进在非易失性存储器单元中的读取操作。

因此，存储器点可以有利地包括等于8的晶体管数目。

根据有利实施例，存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字的一个局部解码器，包括电力线，这些电力线被耦合至相应存储器字的易失性存储器单元的电力端子，并且被配置为将电力状态存储在状态寄存器中，电力状态的第一值表示相应存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应存储器字的易失性存储器单元的操作状态。

电力状态例如允许调节相应存储器字的易失性或非易失性存储器单元的启动，并且局部解码器的电力线允许向对应存储器字的易失性存储器单元提供电力电压。

在下文中定义的实施例中，在解码器的电力线上提供多组电力电压，每组包括高电平电力电压和低电平电力电压。例如，特别地根据电力状态，可以具体地为在对应存储器字中的读取或写入操作生成这些电力电压。

根据一个实施例，局部解码器被配置为：只要电力状态具有第二值，就在电力线上维持适于为易失性存储器单元的功能供电的第一组电力电压。

因此，仅在必要时，也就是说，如果已经根据电力状态写入或修改了存储器字，以被布置在存储器字中的组为易失性存储器单元供电。在非操作状态下，其他存储器字的易失性存储器单元未被供电。

根据一个实施例，存储器设备还包括读取装置，这些读取装置被配置为如果相应电力状态具有第一值，则生成适于对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时的第一读取信号，并且如果相应电力状态具有第二值，则生成适于对在所选择的存储器字的易失性存储器单元中的读取操作进行定时的第二读取信号。

因此，读取装置能够直接从非易失性存储器单元读取以及直接从易失性存储器单元读取。

并且，只要在易失性存储器单元中不存在被写入的数据，就在非易失性存储器单元中读取数据，否则将不为易失性存储器单元供电；并且，一旦将数据写入易失性存储器单元中，就在易失性存储器单元中读取数据。

根据一个实施例，读取装置被配置为生成在第一读取信号之中的、在所选择的存储器字的电力线上的第二组电力电压，该第二组电力电压适于在被耦合到易失性存储器单元的公共节点的输出上施加高阻抗浮动电势。

因此，在读取非易失性存储器单元期间，易失性存储器单元在正输出上被置于高阻抗状态，以便避免干扰源自易失性存储器单元的公共接入节点上的信号。

根据一个实施例，读取装置包括读取放大器，该读取放大器被配置为生成在第一读取信号和第二读取信号之中的、在被读取的存储器点的位线上的预充电电压，并且在非易失性存储器单元中的读取操作期间和在易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。

换句话说，通过读取放大器，以与非易失性存储器单元相同的方式读取易失性存储器单元，从而有利地允许可靠并且受控制的读取。

此外，可以有利地选择预充电电压，以避免引起被存储在易失性存储器单元中的数据的寄生切换。

根据一个实施例，存储器设备还包括：写入装置，被配置为生成第一写入信号，这些第一写入信号适于与电力状态的值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，相应存储器字的局部解码器被配置为在写入操作之后提供具有第二值的电力状态。

例如，在集成电路的正常操作期间，所有写入都在易失性存储器单元中进行，此外，这些易失性存储器单元由第一写入永久供电。在每次修改时，非易失性存储器单元不被用于存储数据，这限制了它们的磨损。

根据一个实施例，写入装置被配置为生成第一写入信号之中的、在所选择的存储器字的电力线上适于中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在公共节点上的数据信号，并且然后生成在电力线上适于对易失性存储器单元的功能供电的第一组电力电压。

该写入操作允许在以下情况下在易失性存储器单元中写入数据：以单个不对称位线、不具有在互补输出上的差分写入、以可靠的方式、以及在电力线与易失性存储器单元输出之间不存在电冲突。

根据一个实施例，写入装置被配置为生成第一写入信号之中的、在所选择的存储器字的电力线上的第四组电力电压，该第四组电力电压适于在生成第三组电力电压之前，使所选择的存储器字的易失性存储器单元的内部节点的极化放电。

根据一个实施例，写入装置被配置为在存储器设备关机的情况下，而在其相应电力状态具有第二值的所有存储器字中生成第二写入信号，这些第二写入信号适于利用被记录在对应的存储器点的易失性存储器单元中的数据，对非易失性存储器单元的写入操作进行定时。

因此，在实施非易失性写入时，利用被存储在相应易失性存储器单元中的当前数据，自动地对非易失性存储器单元进行写入。

例如，集成存储器电路的关机可以来自停止命令或例如在电源故障或断开连接的情况下来自意外断电。

可选地，非易失性写入可以对存储器平面的所有存储器字同时进行，这些存储器字的相应状态表示易失性存储器单元的操作状态。

非易失性存储器单元的写入操作可以包括擦除周期，其后是编程周期，每个周期包括通过福勒-诺德海姆(Fowler-Nordheim)效应将电荷注入到状态晶体管的浮动栅极中。

因此，根据一个实施例，写入装置被配置为生成第二写入信号之中的、在状态晶体管的命令栅极上的擦除电压和在状态晶体管的命令栅极上的第一编程电压，以及在存储器字中的易失性存储器单元的电力线上的第五组电力电压，存储器字的相应电力状态具有第二值，该第五组电力电压适于将公共节点置于第二编程电压。

换句话说，仅施加到状态晶体管的命令栅极的擦除电压自己，便允许实施通过福勒-诺德海姆效应进行的擦除。

根据称为共享电压技术的技术，编程电压又被配置在两个组件上，一个组件被施加到状态晶体管的命令栅极，另一组件从易失性存储器单元的正输出被施加到状态晶体管的漏极。选择这两个组件，以使得在正输出上的高电平数据通过福勒-诺德海姆效应引起编程，并且在正输出上的低电平数据不会生成关于第一组件的福勒-诺德海姆效应。

根据一个实施例，集成电路还包括电力设备，该电力设备包括：主电力级，旨在供应适于存储器设备的操作的第一电力电压；以及次级电力级，旨在供应适于在存储器设备关机的情况下为非易失性存储器单元的写入操作供电的第二电力电压。

有利地，次级电力级包括：电容器，旨在以第二电力电压被充电；以及第一电荷泵电路，被配置为从第一电力电压生成第二电力电压，该第二电力电压的电平高于第一电力电压的电平。

增加第二电力电压的电平以给电容器充电允许减小电容值，从而允许存储足够量的能量，并且因此减小电容器的大小和成本。

电力设备还可以包括：至少一个高压生成器，被并入存储器设备的写入装置中，以用于生成适于对非易失性存储器单元的写入操作进行定时的第二写入信号，并且高压生成器有利地包括多个基本电荷泵级，这些级适于被串联耦合以便积累第二电力电压的相应放大率；以及命令装置，被配置为测量第二电力电压的当前值，并且在第二电力电压的当前值减小之后，命令一系列基本电荷泵级的连续耦合。

包括具有可变级数的这种电荷泵设备的高压生成器不仅允许适应来自较小电容器的第二电力电压的可能更快的下降，而且还允许最佳地使用由电容器供应的可用能量。优化能量的使用限制了能量损失，并且允许进一步减小电容器的大小。

根据另一方面，提出了一种用于命令如上文所定义的存储器设备的方法，该存储器设备包括存储器平面，该存储器平面包括被布置在至少一个存储器字中的多个存储器点。方法包括存储每个存储器字的电力状态，该电力状态的第一值表示相应存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应存储器字的易失性存储器单元的操作状态。

根据一个实施例，方法包括：维持第一组电力电压，该第一组电力电压在操作状态下为其电力状态具有第二值的所有存储器字的易失性存储器单元供电。

根据一个实施例，方法还包括：如果相应电力状态具有第一值，则生成对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时的第一读取信号；以及如果相应电力状态具有第二值，则生成对在所选择的存储器字的易失性存储器单元中的读取操作进行定时的第二读取信号。

根据一个实施例，方法包括生成第一读取信号之中的第二组电力电压，第二组电力电压在所选择的存储器字的易失性存储器单元中的被耦合到公共节点的输出上施加高阻抗浮动电势。

根据一个实施例，方法包括：生成第一读取信号与第二读取信号之中的、在存储器点的位线上的预充电电压，并且在易失性存储器单元中的读取操作期间以及在非易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。

根据一个实施例，方法还包括：生成第一写入信号，这些第一写入信号与电力状态的值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，并且在写入操作之后提供具有第二值的相应电力状态。

根据一个实施例，方法包括：生成第一写入信号之中的、为所选择的存储器字的易失性存储器单元供电以便中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在公共节点上的数据信号，并且然后生成在操作状态下为所选择的存储器字的易失性存储器单元供电的第一组电力电压。

根据一个实施例，方法还包括：生成第一写入信号之中的第四组电力电压，第四组电力电压为所选择的存储器字的易失性存储器单元供电，以便在第三组电力电压的每次生成之前使所选择的存储器字的易失性存储器单元的内部节点的极化放电。

根据一个实施例，方法还包括：在存储器设备关机的情况下，在其相应电力状态具有第二值的所有存储器字中生成第二写入信号，这些第二写入信号利用被记录在对应的存储器点的易失性存储器单元中的数据，对非易失性存储器单元的写入操作进行定时。

根据一个实施例，方法包括在其相应电力状态具有第二值的存储器字中生成第二写入信号之中的、在状态晶体管的命令栅极上的擦除电压和在状态晶体管的命令栅极上的第一编程电压、以及为易失性存储器单元供电以便将公共节点置于第二编程电压的第五组电力电压。

上文针对NVSRAM型存储器设备所提及的一些功能(特别是易失性存储器单元中的写入和读取操作)因而也可以被施加至具有“单位线”结构(也就是说，被配置为通过单个位线对存储器单元进行读取和写入接入)的SRAM型存储器设备。

此外，根据另一方面，提出了一种集成电路，包括静态易失性存储器设备，该静态易失性存储器设备包括：至少一个存储器点，具有被耦合到单个位线的静态易失性存储器单元，该静态易失性存储器单元包括第一输出和与该第一输出互补的第二输出；以及单个选择晶体管，被耦合在第一输出与单个位线之间，静态易失性存储器单元的第二输出未被连接至静态易失性存储器单元外部的任何节点。

因此，这种存储器点不同于提供具有两条位线的差分结构的常规方法。

根据一个实施例，易失性存储器单元包括双稳态锁存器，该双稳态锁存器包括被反并联安装的两个反相器。

根据一个实施例，存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字的一个局部解码器，包括电力线，这些电力线被耦合至相应存储器字的易失性存储器单元的电力端子，并且电力线被配置为将电力状态存储在状态寄存器中，电力状态的第一值表示相应存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应存储器字的易失性存储器单元的操作状态。

根据一个实施例，局部解码器被配置为只要电力状态具有第二值，就在电力线上维持适于易失性存储器单元的功能供电的第一组电力电压。

根据一个实施例，存储器设备还包括读取装置，这些读取装置被配置为如果相应电力状态具有第二值，则生成适于对在所选择的存储器字的易失性存储器单元中的读取操作进行定时的读取信号。

根据一个实施例，读取装置包括读取放大器，该读取放大器被配置为生成读取信号之中的、在被读取的存储器点的位线上的预充电电压，并且在易失性存储器单元中的读取操作期间检测在位线上的电流或电压的变化。

根据一个实施例，存储器设备还包括：写入装置，被配置为生成写入信号，这些写入信号适于与电力状态的值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，相应存储器字的局部解码器被配置为在写入操作之后提供具有第二值的电力状态。

根据一个实施例，写入装置被配置为生成写入信号之中的、在所选择的存储器字的电力线上的适于中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在接入节点上的数据信号，并且然后生成在电力线上的适于对易失性存储器单元的功能供电的第一组电力电压。

根据另一方面，还提出了用于命令这种存储器设备的另一方法，存储器设备包括存储器平面，该存储器平面包括被布置在至少一个存储器字中的多个存储器点，方法包括存储针对每个存储器字的电力状态，该电力状态的第一值表示相应存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应存储器字的易失性存储器单元的操作状态。

根据一个实施例，方法包括：维持第一组电力电压，该第一组电力电压在操作状态下为存储器字的易失性存储器单元供电，这些存储器字的电力状态具有第二值。

根据一个实施例，该方法还包括如果相应电力状态具有第二值，则生成对在所选择的存储器字的易失性存储器单元中的读取操作进行定时的读取信号。

根据一个实施例，方法包括生成读取信号之中的、在存储器点的位线上的预充电电压，并且在易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。

根据一个实施例，方法还包括生成写入信号，这些写入信号与电力状态的值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，并且在写入操作之后提供具有第二值的相应电力状态。

根据一个实施例，方法包括生成写入信号之中的、为所选择的存储器字的易失性存储器单元供电以便中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在接入节点上的数据信号，并且然后生成在操作状态下为所选择的存储器字的易失性存储器单元供电的第一组电力电压。

根据一个实施例，方法还包括生成写入信号之中的第四组电力电压，第四组电力电压为所选择的存储器字的易失性存储器单元供电，以便在第三组电力电压的每次生成之前使所选择的存储器字的易失性存储器单元的内部节点的极化放电。

最后，上文所提及的电力设备也可以独立地被考虑。

此外，根据另一方面，提出了一种集成电路，包括电力设备，该电力设备包括：主电力级，旨在供应适于存储器设备的操作的第一电力电压；以及次级电力级，旨在于存储器设备关机的情况下供应第二电力电压，其中次级电力级包括：电容器，旨在于第二电力电压下被充电；以及第一电荷泵电路，被配置为从第一电力电压生成第二电力电压，该第二电力电压的电平高于第一电力电压的电平。

根据一个实施例，电力设备还包括至少一个高压生成器，该至少一个高压生成器包括多个基本电荷泵级，这些级适于被串联耦合以便累积第二电力电压的相应放大；以及命令装置，被配置为测量第二电力电压的当前值，并且在第二电力电压的当前值减小之后，命令一系列基本电荷泵级的连续耦合。

Claims

1.一种集成电路，其特征在于，包括：

存储器设备，包括至少一个存储器点，所述至少一个存储器点包括：

易失性存储器单元和单个非易失性存储器单元，一起被耦合到公共节点；以及

单个选择晶体管，被耦合在所述公共节点与单个位线之间，

其中所述易失性存储器单元的第一输出被耦合到所述公共节点，以及

其中所述易失性存储器单元的第二输出未被连接至所述易失性存储器单元外部的任何节点，所述第二输出与所述第一输出互补。

2.根据权利要求1所述的集成电路，其特征在于，所述易失性存储器单元包括双稳态锁存器，所述双稳态锁存器包括被反并联安装的两个反相器，并且所述非易失性存储器单元包括状态晶体管和存取晶体管，所述状态晶体管具有命令栅极和浮动栅极，所述存取晶体管被串联耦合在所述公共节点与所述状态晶体管之间。

3.根据权利要求1所述的集成电路，其特征在于，所述存储器点包括等于7的晶体管数目。

4.根据权利要求1所述的集成电路，其特征在于，所述至少一个存储器点还包括被串联耦合在所述公共节点与所述易失性存储器单元之间的隔离晶体管。

5.根据权利要求4所述的集成电路，其特征在于，所述存储器点包括等于8的晶体管数目。

6.根据权利要求1所述的集成电路，其特征在于，所述存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字一个局部解码器，包括电力线，所述电力线被耦合至相应的所述存储器字的所述易失性存储器单元的电力端子，并且所述电力线被配置为将电力状态存储在状态寄存器中，所述电力状态的第一值表示相应的所述存储器字的所述易失性存储器单元的非操作状态，所述电力状态的第二值表示相应的所述存储器字的所述易失性存储器单元的操作状态。

7.根据权利要求6所述的集成电路，其特征在于，所述局部解码器被配置为只要所述电力状态具有所述第二值就在所述电力线上维持第一组电力电压，所述第一组电力电压适于所述易失性存储器单元的功能供电。

8.根据权利要求6所述的集成电路，其特征在于，所述存储器设备还包括：读取电路装置，被配置为响应于相应的所述电力状态具有所述第一值而生成第一读取信号，所述第一读取信号适于对在所选择的存储器字的所述非易失性存储器单元中的读取操作进行定时，并且响应于相应的所述电力状态具有所述第二值而生成第二读取信号，所述第二读取信号适于对在所选择的存储器字的所述易失性存储器单元中的读取操作进行定时。

9.根据权利要求8所述的集成电路，其特征在于，所述读取电路装置被配置为生成所述第一读取信号之中的、在所选择的存储器字的所述电力线上的第二组电力电压，所述第二组电力电压适于在被耦合到所述易失性存储器单元的所述公共节点的所述第一输出上施加高阻抗浮动电势。

10.根据权利要求8所述的集成电路，其特征在于，所述读取电路装置包括：读取放大器，被配置为生成所述第一读取信号和所述第二读取信号之中的、在被读取的存储器点的所述位线上的预充电电压，以及分别在所述非易失性存储器单元中的读取操作期间和在所述易失性存储器单元中的读取操作期间，检测在所述位线上的电流或电压的变化。

11.根据权利要求6所述的集成电路，其特征在于，所述存储器设备还包括：写入电路装置，被配置为生成第一写入信号，所述第一写入信号适于与所述电力状态的任何值无关地对在所选择的存储器字的所述易失性存储器单元中的写入操作进行定时，相应的所述存储器字的所述局部解码器被配置为在写入操作之后提供具有所述第二值的所述电力状态。

12.根据权利要求11所述的集成电路，其特征在于，所述写入电路装置被配置为生成所述第一写入信号之中的、在所选择的存储器字的所述电力线上的适于中止所述易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的所述存储器点的所述位线而被施加的、要被存储在所述公共节点上的数据信号，并且然后生成在所述电力线上的适于对所述易失性存储器单元的功能供电的第一组电力电压。

13.根据权利要求12所述的集成电路，其特征在于，所述写入电路装置被配置为生成所述第一写入信号之中的、在所选择的存储器字的所述电力线上的第四组电力电压，所述第四组电力电压适于在生成所述第三组电力电压之前，使所选择的存储器字的所述易失性存储器单元的内部节点的极化放电。

14.根据权利要求12所述的集成电路，其特征在于，所述写入电路装置被配置为响应于所述存储器设备的关机，而在其相应电力状态具有所述第二值的所有所述存储器字中生成第二写入信号，所述第二写入信号适于利用被记录在对应的所述存储器点的所述易失性存储器单元中的数据，对所述非易失性存储器单元的写入操作进行定时。

15.根据权利要求14所述的集成电路，其特征在于，

所述易失性存储器单元包括双稳态锁存器，所述双稳态锁存器包括被反并联安装的两个反相器，并且所述非易失性存储器单元包括状态晶体管和存取晶体管，所述状态晶体管具有命令栅极和浮动栅极，所述存取晶体管被串联耦合在所述公共节点与所述状态晶体管之间；以及

所述写入电路装置被配置为在其相应电力状态具有所述第二值的所述存储器字中生成所述第二写入信号之中的、在所述状态晶体管的所述命令栅极上的擦除电压、在所述状态晶体管的所述命令栅极上的第一编程电压、以及在所述易失性存储器单元的所述电力线上的第五组电力电压，所述第五组电力电压适于将所述公共节点置于第二编程电压。

16.根据权利要求14所述的集成电路，其特征在于，还包括电力设备，所述电力设备包括：主电力级，旨在供应适于操作所述存储器设备的第一电力电压；以及次级电力级，旨在供应第二电力电压，所述第二电力电压适于响应于所述存储器设备的所述关机而为所述非易失性存储器单元的所述写入操作供电。

17.根据权利要求16所述的集成电路，其特征在于，所述次级电力级包括：电容器，旨在以所述第二电力电压充电；以及第一电荷泵电路，被配置为从所述第一电力电压生成所述第二电力电压，所述第二电力电压的电平高于所述第一电力电压的电平。

18.根据权利要求16所述的集成电路，其特征在于，所述电力设备还包括：至少一个高压生成器，被并入所述存储器设备的所述写入电路装置中，以用于生成适于对所述非易失性存储器单元的所述写入操作进行定时的所述第二写入信号，其中所述高压生成器包括多个基本电荷泵级，所述级适于被串联耦合以便累积所述第二电力电压的相应放大；以及，命令电路装置，被配置为测量所述第二电力电压的当前值，并且在所述第二电力电压的所述当前值减小之后，命令基本电荷泵级在串联中连续耦合。