JP2006527897A - 不揮発性スタティックメモリセル - Google Patents

Abstract

一組のクロスカップリングされたインバータ（１０，１２）を備えた、不揮発性メモリ要素（１４，１６）の「影」となる、スタティックメモリセルであって、スタティックメモリに書き込まれたデータが不揮発性セルに保存されるのみならず後で呼び戻すことができる。不揮発性セル（１４，１６）は相反するデータでプログラムされ回復プロセスのロバスト性を高め、そして、これらはスタティックメモリセルの内部ノード（Ａ，Ｂ）にクロスカップリングされ、不揮発性セルの一つ（１４）はＢに接続された制御ゲートとＡに接続されたソースとを有し、他の不揮発性セル（１６）はＡに接続された制御ゲートとＢに接続されたソースとを有する。各不揮発性要素（１４，１６）のドレインは各自のｐＭＯＳトランジスタ（１８，２０）によりプログラム供給手段に接続される。

Description

この発明は、例えば、電源投入時に再構成される必要のある再構成可能なシステムを含むオンチップ（ＳｏＣ）上のシステムに用いられる不揮発性スタティックメモリセルに関する。

プログラム可能な論理装置、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、回路が実行する論理機能をソフトウエア制御により回路ユーザがカスタマイズできるプログラム可能な集積回路である。小規模、中規模、そして、大規模集積回路により既に実行されている論理機能がプログラマブル論理装置により実行できる。ある典型的なプログラマブル論理装置が集積回路メーカから供給された時は未だ如何なる特定の機能も実行することはできない。プログラマブル論理装置メーカから供給されたソフトウエアと併せてユーザはプログラマブル論理装置が特定機能又はユーザの用途で要求される機能を実行するようにプログラマブル論理装置をプログラムすることができる。そこで、専用論理チップが用いられたかのように、プログラマブル論理装置はユーザにより設計された大きなシステム内で機能することができる。

ある典型的なプログラマブル論理装置は、個々にプログラマブルすることができ、且つ、任意に互いに相互接続されて内部入力及び出力信号を提供して、非常に複雑に組み合わさった論理及び順次論理機能の実行を可能にする論理セルのアレイから成る。メモリセル等のプログラム可能な要素の状態を設定することによりプログラマブル論理装置にプログラムが実装される。これらメモリセルは、システムへの電力が途絶えるとプログラムされた状態を失うスタティックランダムアクセスメモリセル（ＳＲＡＭ）等の揮発性メモリ、又は、電力が途絶えてもその内容を保持するＥＰＲＯＭ又はＥＥＰＲＯＭ等の不揮発性メモリと共に実装される。

この目的のために揮発性メモリを用いるのは通常は好ましい。ところが、用いられるプログラム可能な論理要素が揮発性メモリの場合、所望のプログラムされた状態にプログラマブル論理装置を戻すために、電源が投入されるとメモリセルが再構成されなければならない。この再構成ステップは、既知の態様により、電源遮断後もプログラマブル論理装置構成を保存する外部不揮発性メモリ装置に構成された状態を保存することにより達成できる。そこで、電力がシステムに再供給されると、メモリセルの構成された状態がシリアルに不揮発性外部メモリ装置からプログラマブル論理装置にロードされるが、これは時間のロスである。

さらに、このプログラマブル論理装置の再構成方法では、システムに電源が投入される度に外部メモリ装置から構成データをシリアルにロードするための専用のさらなる制御論理を含むようシステム設計者が強いられることになる。さらには、プログラマブル論理装置の構成が変わる度に新たな外部不揮発性メモリ装置がシステムに追加されなければならず、設計変更が頻繁になるほどシステム設計変更が煩雑になり、システムコストが高くなる。

従って、手短に言えば、システム・オン・チップ（ＳｏＣ）設計は分散メモリブロックを有する再構成可能なアーキテクチャを基にして行うことが多い。これは内蔵フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のような構造により達成できる。これの心臓部はスイッチの入出力切り替えのためのデータ保存に好適なＳＲＡＭのようなセルとすることができる。電力遮断後にそのようなシステムの電力が回復すると、電源断の後に、初期データが外部不揮発性媒体（例えばフラッシュメモリ）又はオンボード不揮発性（プログラマブル）メモリ（例えばフラッシュメモリ又はＲＯＭ）から復元されなければならない。後者の場合、フラッシュメモリを選ぶとＳｏＣのみをプロセスで形成することができる。データを復元するのに要する時間がシステムのスタート・アップ時間の多くを占めることになる。バイト単位で不揮発性データを読み出し、それをＳＲＡＭセルに保存するには通常バイト毎に約１００ナノ秒かかる。

米国特許番号５，６９６，４５５は外部メモリ装置を用いずにプログラムされた状態を保存する単一の集積回路パッケージ内にある再構成可能なプログラマブル論理装置について記載している。不揮発性メモリ要素及び揮発性メモリ要素（例えばＳＲＡＭセル）が伴ってプログラマブル論理装置内の単一ダイ上にコンフィギュレーション（ｃｏｎｆｉｇｕｒａｔｉｏｎ）メモリセルを形成する。各不揮発性メモリセルには一つの揮発性メモリセルが伴い、システムの電源が遮断された後であっても、この伴う揮発性メモリセルのプログラムされた状態を保存する。そこで、各不揮発性メモリセルは、システムに電源が投入されると、この伴う揮発性メモリセルの構成された状態を自動的に復元し、従って、外部メモリ装置がこの構成されたプログラマブル論理装置状態を保存する必要が無い。

そこで、我々は改良された構造を考案した。

この発明によれば、読み出し及び又は書き込みデータ線と伝達可能に接続された少なくとも第一及び第二ノードを定めるスタティックメモリ手段と、前記スタティックメモリ手段と関連し、保存したデータを前記スタティックメモリ手段に書き込む少なくとも一つの不揮発性メモリ手段とを単一の集積回路パッケージ内に備えたメモリ装置であって、前記不揮発性メモリ手段は前記第一及び第二ノードに各々クロスカップリングされた少なくとも二つの不揮発性メモリ要素を備えたことを特徴とするメモリ装置が提供される。

このようにスタティックメモリ手段にこのような不揮発性を加えることによりデータ復元時間を短サイクル、例えば、１００ナノ秒未満に押さえることができる。さらに、これは装置の柔軟性を高め、何故ならば、スタティックメモリ手段に書き込まれたものに無関係に、中間の状態が不揮発性メモリに保存でき、そして、いつでも復元できるからである。さらには、スイッチの入出力切り替えのためのデータが最初に確認され（この応用では）、そして、その後に不揮発性メモリ手段に保存される。他の応用では、この発明のメモリ装置は小さなバッテリバックアップ手段を有する従来のＳＲＡＭメモリに取って代わることもできるであろう。

クレームされた装置はＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍトンネリングによりプログラムし、そして、消去できる内蔵フラッシュ又はＥＥＰＲＯＭを選択肢とした論理プロセスに適する。この発明のメモリ装置はこのプロセスにほとんど又は全く変更を加えずに実現できる。二重ポリフラッシュ又はＥＥＰＲＯＭプロセスの場合には浮遊ゲートセルをデータの不揮発性記憶に用いることができ、又は、一重ポリ浮遊ゲートセル型のメモリセルも用いることができる。さらに、電荷のトンネリングを介してプログラムし、そして、消去できる他の不揮発性メモリセル（ＳＯＮＯＳ装置等）のコンセプトもこの応用に採用することができる。

好ましい一実施形態では、前記クロスカップリングされた不揮発性メモリ要素は相反するデータでプログラムされ、前記スタティックメモリ手段は好ましくは一組のクロスカップリングされたインバータを備える。有利なことに、第一不揮発性要素は第一ノードに接続された制御ゲートと第二ノードに接続されたソースとを有し、第二不揮発性要素は前記第二ノードに接続された制御ゲートと前記第一ノードに接続されたソースとを有する。好ましい一実施形態では、各不揮発性要素のドレインは好ましくは各自のトランジスタにより供給手段に接続される。

一つ以上の各選択トランジスタが設けられ、該選択トランジスタにより前記ノードが前記読み出し及び又は書き込みデータ線に伝達可能に接続されてもよい。一つ以上の分離トランジスタが含まれてもよい。

この発明は上記の如く規定されたメモリ装置を含む、フィールドプログラマブルゲートアレイ等の、再構成可能なプログラマブル論理装置にも及ぶ。

この発明のこれらの、そして、さらなるアスペクトが以下に記載される実施形態を参照して明らかに且つ明瞭になる。

添付図面の図１を参照すると、通常、ＦＰＧＡ内のＳＲＡＭメモリセル又はルックアップテーブル（ＬＵＴ）及びコンフィギュレーションメモリの保存機能がクロスカップリングされた一組のインバータ１０，１２により実現される。用途に応じて二つの内部ノードＡ及びＢが一つ以上の選択トランジスタを介してデータ線に対し読み出し及び又は書き込みを行い、これは他の装置でもほぼ同じである。

コンフィギュレーションメモリに対し、クロスカップリング・インバータ１０，１２の出力が直接コンフィギュレーションスイッチに結合されてもよい。データは、一度そのようなセルに書き込まれると、新たなデータが供給され、又は、電源電圧が接続されている間は有効である。装置に電源が投入されると、装置内のデータが未定義状態となり、再ロードされる必要が出てくる。上記のように、従来技術の如く、ＦＰＧＡのためのデータが外部に、又は、内蔵不揮発性メモリ（例えばフラッシュ又はＥＥＰＲＯＭ）に保存できる。このデータの復元には時間を要し、何故ならば、データはワード毎に読み出されそして書き込まれなければならないからである。

この発明の実施形態の一例によれば、このクロスカップリング・インバータ構造に不揮発性メモリ要素を追加することによりクロスカップリング・インバータ構造を不揮発性メモリにグレードアップさせ、各メモリ要素に対する高速な静的書き込み能力を維持させ、従って、スタティックメモリ内の一時的データとは無関係に、短い１サイクルで、後段階で読み戻すことができる現在データの不揮発性保存が可能となる。

図面の図２を参照すると、トランジスタの浮遊ゲートに電荷を蓄積することを基にした不揮発性記憶要素の二つの異なる構成が模式的に示されている。図示されている両者のタイプも論理プロセスにおいてプロセスの選択肢として有効である。浮遊ゲートにおける電荷の蓄積及び消去はＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍトンネリングによりトンネル酸化物を介して行われる。ＥＥＰＲＯＭ（図２Ａ）の場合、このトンネル領域は浮遊ゲートトランジスタのドレイン領域内にあり、一方、フラッシュ（図２Ｂ）の場合、浮遊ゲート装置のゲート酸化物もまたトンネル酸化物である。ゲート酸化物領域全体でトンネリングが行われるために、これらの装置がトリプルウェルプロセスで形成され、各浮遊ゲートトランジスタのｐウェルが、この場合、そのソースに接続される。これにより、従来のフラッシュ又はＥＥＰＲＯＭセルのように、消去機能無しに、フラッシュ内のデータが変更できる。

高電圧（＞１０Ｖ）を制御ゲート（Ｃ）に印加し、ドレイン（Ｄ）及びソース（Ｓ）をグランドレベルに維持すると、浮遊ゲートとドレイン（ＥＥＰＲＯＭの場合）又はチャネル（フラッシュの場合）との間のトンネル酸化物上に十分な電圧が発生して浮遊ゲートに向かって電子が突き抜ける。この浮遊ゲートに蓄積された負電荷がメモリトランジスタの閾値電圧を上げ、通常のバイアス状態では、装置が導通しにくく（又は非導通にさえも）なる。上記高電圧を反転させると、浮遊ゲートから電子を除去し、浮遊ゲート上に正電荷を残し、これが装置の閾値電圧を下げ、装置をさらに導通させる。負の閾値電圧によりプログラムサイクルを終了させることも可能で、この場合、メモリトランジスタは制御ゲート・ソース電圧が０Ｖであっても電流を流すことができる。

この発明の実施形態の一例によれば、図１のスタティックメモリセルが不揮発性メモリ要素の「影」となり、スタティックセル内に書き込まれたデータが不揮発性メモリ手段に保存されるのみならず後で呼び戻すことができる。

図３は、図２Ｂに示されたようなフラッシュセル１４，１６を用いたこの発明の一実施例を示す。この場合、相反するデータでプログラムされた二つの不揮発性セル１４，１６が回復プロセスのロバスト性を高めるのに用いられる。クロスカップリング・インバータ１０，１２が各々トランジスタＭＮ１、ＭＰ３とＭＮ０、ＭＰ２とにより形成される。不揮発性要素１４，１６はノードＡ及びＢにもクロスカップリングされる。不揮発性要素の一つはノードＢに接続された制御ゲートＣとノードＡに接続されたソースとを有し、そして、他の不揮発性要素はノードＡに接続された制御ゲートとノードＢに接続されたソースとを有する。各不揮発性要素のドレインは分離された各々のｐＭＯＳＴトランシスタ１８，２０を介してプログラム電源ＶＤＰに接続され、これはスタティックセルにも供給する。これらトランシスタ１８，２０は呼び戻し動作に用いられ、そして、各セルのドレインを分離させてプログラムサイクル中のコンフリクトを避ける。

通常モードでは、このメモリ装置はスタティックメモリとしてアクセスされ書き込まれる。ＶＤＰが電源電圧レベル（Ｖｄｄ）とされ、リコールバー（ＲＣＢ）もＶｄｄとされ、トランシスタ１８，２０をオフに維持する。ノードＡはＶｄｄ又はグランドレベルとすることができるが、ノードＢは常に反対のレベルとされる。

ＶＤＰ電圧を高レベルに上げることによりデ−タがスタティックセルから各不揮発性要素１４，１６に転送される。ＲＣＢのレベルはＶＤＰに追従しなければならない。もし、保存前に、ノードＡがＶｄｄでノードＢがグランドレベルであるとすると、ＡはＶＤＰに追従し、Ｂはグランドのままとなり、制御ゲートがＡに接続されたそのような不揮発性セルはこのゲートにおいて高電圧となり、ソースにおいてグランドレベルとなる。この装置はその浮遊ゲート上に電子を集め、導通しにくくなる。他のセルは反対の電圧（即ち、制御ゲートにおいてグランドで、ソースにおいて高電圧）となり、さらに導通するために浮遊ゲート上に正の電荷を集める。

如何なる時でも不揮発性セルに保存されたデータはスタティックセルに復元できる。これを達成するために、ＲＣＢは強制的にグランドレベルとされなければならず、この場合、最も良く導通するセルが、ソースが接続されたノード（この場合ノードＡ）に電流を強制的に流すようにし、そして、そのノードの電圧レベルを上げる。ＲＣＢのスイッチングの後、スタティックセル内の増幅によりそのノードをＶｄｄとし、他のノードから放電させる。ロバスト性の高い呼び戻し動作とするためには、（各）不揮発性要素からの電流が小さくてもスタティックセル内のレベルを切り替えることができるようにｎＭＯＳトランジスタＭＮ０及びＭＮ１のサイズが十分小さくされるべきである。さらには、メモリセル内のトランジスタは、プログラムの間、高電圧に晒されるので、十分に長時間この状態に耐えるよう設計されなければならない。

データが保存される間、高電圧が伝播しないように選択トランジスタ（図３には示されない）が設計され又は選ばれてもよい。このメモリ要素周辺の他のすべての回路は通常の電源電圧となる。

図４は不揮発性記憶のためのＥＥＰＲＯＭセルを有する不揮発性スタティックメモリ要素を示す。ここでは、選択トランジスタ２２と電圧レベル復元トランジスタ２６を伴う分離トランジスタ２４との両者が示されている。このセルは、例えば、ＦＰＧＡに切り替え選択情報を保存するのに用いることができる。セル内のデータがＤＡＴ線を介して変更され、そして、ＳＷ線が直接スイッチトランジスタに接続されてもよい。ｐＭＯＳトランジスタ２６がＶｄｄレベルをこの線に復元する。ｎＭＯＳトランジスタ２４及び２２も周辺回路をメモリ要素内の高プログラミング電圧から分離させる（ＥＥＰＲＯＭセル１４，１６プログラミングの間）。

図５はＦＰＧＡ構造内のデータメモリとしての動作を許可する環境に適合する同様なメモリ要素を示し、そして、図６はスタティックメモリセルが従来のＳＲＡＭセルである態様を示している。

この発明の実施形態が例を挙げることにのみより記載されたが請求項に規定されたこの発明の範疇から外れることなく変形及び変更ができることが当業者にとって明らかとなる。用語「備える」は他の要素又はステップを排除するものではなく、さらに、単一のプロセサ又は他のユニットが請求項に掲げられた様々なの手段の機能を達成してもよいことが理解される。

スタティックメモリ機能として構成されたクロスカップリング・インバータを示す模式的回路図である。 ＥＥＰＲＯＭ要素を示す回路記号である。 フラッシュメモリ要素を示す回路記号である。 この発明の実施形態の第一例による不揮発性スタティックメモリセルを示す模式的回路図である。 この発明の実施形態の第二例による、そして、フィールド・プログラマブル・ゲート・アレイ内のスイッチメモリとして動作する、ＥＥＰＲＯＭ要素を有する不揮発性ラッチを示す模式的回路図である。 この発明の実施形態の第三例による、そして、フィールド・プログラマブル・ゲート・アレイ内のデータメモリとして動作する、ＥＥＰＲＯＭ要素を有する不揮発性ラッチを示す模式的回路図である。 この発明の実施形態の第四例による不揮発性スタティックメモリを示す模式的回路図である。

Claims (12)

1. 読み出し及び又は書き込みデータ線と伝達可能に接続された少なくとも第一及び第二ノードを定めるスタティックメモリ手段と、
   前記スタティックメモリ手段と関連し、保存したデータを前記スタティックメモリ手段に書き込む少なくとも一つの不揮発性メモリ手段とを単一の集積回路パッケージ内に備えたメモリ装置であって、
   前記不揮発性メモリ手段は前記第一及び第二ノードに各々クロスカップリングされた少なくとも二つの不揮発性メモリ要素を備えたことを特徴とするメモリ装置。
2. 前記不揮発性メモリ要素は内蔵フラッシュ又はＥＥＰＲＯＭ要素を備える請求項１に記載のメモリ装置。
3. 前記不揮発性メモリ要素は二重又は一重のポリ浮遊ゲート型メモリセルを備える請求項１又は２に記載のメモリ装置。
4. 前記不揮発性メモリ要素は電荷のトンネリングによりプログラムされ、そして、消去される装置を備える請求項１に記載のメモリ装置。
5. 前記クロスカップリングされた不揮発性メモリ要素は相反するデータでプログラムされる請求項１乃至４いずれか一項に記載のメモリ装置。
6. 前記スタティックメモリ手段は一組のクロスカップリングされたインバータを備える請求項１乃至５いずれか一項に記載のメモリ装置。
7. 第一不揮発性要素は第一ノードに接続された制御ゲートと第二ノードに接続されたソースとを有し、第二不揮発性要素は前記第二ノードに接続された制御ゲートと前記第一ノードに接続されたソースとを有する請求項１乃至６いずれか一項に記載のメモリ装置。
8. 各不揮発性要素のドレインは各自のトランジスタにより供給手段に接続された請求項７に記載のメモリ装置。
9. 一つ以上の各選択トランジスタが設けられ、該選択トランジスタにより前記ノードが前記読み出し及び又は書き込みデータ線に伝達可能に接続された請求項１乃至８いずれか一項に記載のメモリ装置。
10. 一つ以上の分離トランジスタを含む請求項１乃至９いずれか一項に記載のメモリ装置。
11. 請求項１乃至１０いずれか一項に記載のメモリ装置を含む再構成可能なプログラマブル論理装置。
12. 請求項１乃至１１いずれか一項に記載のメモリ装置を含むフィールドプログラマブルゲートアレイ。

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