JP5198717B2 - 不十分なサブスレッショルド勾配または弱いトランスコンダクタンスによって不揮発性メモリ素子を識別する方法。 - Google Patents

Description

本発明は、一般的に不揮発性メモリとその動作とに関し、より具体的には、メモリの欠陥のある記憶素子の決定に関する。

本発明の原理は、現存するものおよび開発されつつある新技術を使うように考慮されているものなどの種々の不揮発性メモリに応用される。しかし、本発明の実施構成は、例として、記憶素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）に関して記載される。

現存の商業製品ではフラッシュＥＥＰＲＯＭアレイの各フローティングゲート記憶素子が二進法モードで動作することにより単一ビットのデータを記憶するのが普通であり、その場合、フローティングゲート・トランジスタのしきい値レベルの２つの領域が、記憶レベルとして定義される。フローティングゲート・トランジスタのしきい値レベルは、そのフローティングゲートに記憶されている充電レベルの範囲に対応する。メモリアレイのサイズを小さくすることに加えて、各フローティングゲート・トランジスタに１ビットより多いデータを記憶することによってこのようなメモリアレイのデータ記憶密度をさらに高めることが趨勢となっている。このことは、各フローティングゲート・トランジスタについて２つより多いしきい値レベルを記憶状態として定めることにより達成され、４つのこのような状態（フローティングゲート記憶素子あたり２ビットのデータ）が今日では商業製品に包含されている。記憶素子１個あたり１６状態などの１記憶素子あたりもっと多くの記憶状態が考慮されている。各フローティングゲート・メモリ・トランジスタは、その範囲内では実用的に動作できるというしきい値電圧の一定の総範囲（ウィンドウ）を持ち、この範囲は、それについて定められている数の状態と、それらの状態を互いに明確に区別できるようにする上記状態間のマージンとに分割される。より少ない電力システムにしようとする傾向は、利用可能なしきい値電圧をより小さなウィンドウにするという結果をもたらすことになり、この問題をさらに悪化させている。

このことは、種々のタイプのフラッシュＥＥＰＲＯＭセルアレイに対して当てはまる。ＮＯＲアレイの１つの設計では、そのメモリセルを隣接したビット（コラム）ライン間に接続し、かつコントロールゲートをワード（ロウ）ラインに接続する。個々のセルは、選択トランジスタを１つのフローティングゲート・トランジスタと直列に形成したりあるいは形成せずにその１つのフローティングゲート・トランジスタ、または単一の選択トランジスタによって分離されている２つのフローティングゲート・トランジスタのいずれかを有する。記憶システムにおけるそのようなアレイとその使用例については、サンディスク コーポレイションの次の米国特許と継続出願中の特許出願とに記載されている。これら特許および特許出願とは、本願明細書においてその全体が参照により援用されている米国特許第５，０９５，３４４号（特許文献１）、第５，１７２，３３８号（特許文献２）、第５，６０２，９８７号（特許文献３）、第５，６６３，９０１号（特許文献４）、第５，４３０，８５９号（特許文献５）、第５，６５７，３３２号（特許文献６）、第５，７１２，１８０号（特許文献７）、第５，８９０，１９２号（特許文献８）、第６，１５１，２４８号（特許文献９）および２０００年２月１７日に出願された米国特許出願第０９／５０５，５５５号（特許文献１０）と、２０００年９月２２日に出願された米国特許出願第０９／６６７，３４４号（特許文献１１）である。

ＮＡＮＤアレイの１つの設計では、両端の選択トランジスタを通してビットラインおよび基準電位の間に直列ストリングをなして接続された複数の（８個、１６個または３２個もの）メモリセルを有する。ワードラインは、異なる直列ストリング内のセルのコントロールゲートと接続される。このようなアレイおよびその動作の適切な例が、米国特許第５，５７０，３１５号（特許文献１２）、第５，７７４，３９７号（特許文献１３）と第６，０４６，９３５号（特許文献１４）、および２００１年６月２７日に出願された米国特許出願第０９／８９３，２７７号（特許文献１５）に記載されている。これら特許および特許出願は、本願明細書においてその全体が参照により援用されている。他の例は、双方が、本願明細書においてその全体が参照により援用され、かつ２００２年９月２４日に出願されたセルニア，ラウル−エイドリアンによる「非常にコンパクトな不揮発性メモリとその方法」（特許文献１６）、およびセルニア，ラウル−エイドリアンとリ，ヤンによる「不揮発性メモリとソースラインのバイアスエラーを削減する方法」（特許文献１７）という米国特許出願に記載されている。

フラッシュメモリセルは、時折、不十分なサブスレッショルド勾配または弱いトランスコンダクタンスから悪影響を受けることで知られている。これらのセルは時々ｇ_m の劣化したセルと称され、また一般に望ましくない電流−電圧（Ｉ−Ｖ）特性を有している。セルは導通性能を低下させているが、より重要なことは、それらのサブスレッショルド勾配によって制限されたそれらのオフ転換特性が非常に不十分な点である。よって、これらのセルはしきい値電圧より低いゲート電圧でも依然として導通し、これらのセルがより大きな容量を有して、不正確に読み出されることを意味する。

図１では、このようなｇ_m −劣化セルから良好挙動セルにかけての典型的なＩ−Ｖ曲線を比較し、その場合、電流は対数目盛で示される。この図において、良好挙動セルまたは「良好」セルは白い四角で示され、劣化したトランスコンダクタンスを有する「不良」セルは黒の菱形で示される。両方のセルは、コントロールゲート電圧Ｖｃｇ＝Ｖ₁ に応答してドレイン−ソース電流レベルＩ_DS＝Ｉ₁ によって定義されたターゲット状態へとプログラムされる。この点の他に、２つの曲線は、不良セルがより高い電圧に対してより少ない電流を有し（劣化したトランスコンダクタンス）、かつより低いＶｃｇ値に対してより多い電流を有する（不十分なサブスレッショルド勾配部分）点で異なっている。これらのセルは、メモリがサイクル動作されるにつれて悪化し、またサイクル動作によるダメージの緩和が許容されれば、セル特性は改善される。かくして、あるタイプの充電モデル、例えばインターフェース状態は、不十分なサブスレッショルド勾配と低減されたトランスコンダクタンスを発生する役割を演じるようになる。これらのセルは、ゲート電圧がセルのしきい値より低い場合でもセルが依然として導通している点までサブスレッショルド勾配が劣化すれば、記憶したデータの破壊を起こす。このことは、読み出し条件が変われば、読み出しマージンが大幅に削減され、かつ、セルが「フリップするビット」に非常に影響され易くなる。例えば、線が交差する点Ｉ₁ −Ｖ₁ は、あるメモリ状態の目標値に対応したプログラム検証条件によって決定されるようであり、それら目標値は、この状態に対して使われる制御読み出し電圧とはあるマージンだけしばしば異なる。結果的に、この読み出し電圧に対応した不良セルの電流レベルは、たとえそれらが両方ともに同じ状態にプログラムされていても、良好セルのものとは異なる。実際に、この現象は、プログラムされた状態から消去された状態にフリップするいくつかのセルに起因してサイクル動作後にメモリが故障した際に通常見受けられる。さらに、不良セルは、良好セルよりも速い速度でそれらのプログラムされた値から逸脱しがちであることがわかっている。

これらの説明はフラッシュメモリセルの観点からのものであったが、より一般的には、電流−電圧の特性が書き込まれたデータ状態を決めるようになっているトランジスタベースの不揮発性記憶素子、例えば、誘電性記憶素子を使用する全てのメモリについてあてはまるものである。セルが記憶されたデータを壊す前にこの現象からの悪影響を受けるセルを識別する方法は、非常に有益であると言える。
米国特許第５，０９５，３４４号 米国特許第５，１７２，３３８号 米国特許第５，６０２，９８７号 米国特許第５，６６３，９０１号 米国特許第５，４３０，８５９号 米国特許第５，６５７，３３２号 米国特許第５，７１２，１８０号 米国特許第５，８９０，１９２号 米国特許第６，１５１，２４８号 米国特許出願第０９／５０５，５５５号 米国特許出願第０９／６６７，３４４号 米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許出願第０９／８９３，２７７号 セルニア，ラウル−エイドリアンによる「非常にコンパクトな不揮発性メモリとその方法」という米国特許出願 セルニア，ラウル−エイドリアンとリ，ヤンによる「不揮発性メモリとソースラインのバイアスエラーを削減する方法」という米国特許出願 米国特許第６，４５６，５２８号 米国特許出願第１０／０５２，９２４号 米国特許第５，５３２，９６２号 米国特許第６，１５１，２４６号 ハラリ，エリヤホウ、サマチサ，ジョージ、ユアン，ジャック エイチ．、グッターマン，ダニエル シー．による「誘電体記憶素子を使用するマルチ状態の不揮発性集積回路メモリシステム」という２００２年１０月２５日出願の米国特許出願

本発明は、不十分なサブスレッショルド勾配と低減されたトランスコンダクタンスを有するセルを識別するいくつかの方法を提供する。これらの方法は、劣化セル対良好挙動セルのＩ−Ｖ特性における重要な差を劣化セルの識別に使うようにし、それらセルがデータ破壊を起こす前にメモリの有効部分からそれらセルを除去するようにする。第１の組の技法は、劣化した記憶素子の不十分なサブスレッショルド挙動に焦点を当てる。セルは、接地状態より高い状態へとプログラムされ、かつこの状態のしきい値電圧より低いコントロールゲート電圧によって読み出される。良好挙動素子は、完全にオフ状態となり、基本的にドレイン−ソース電流は流れない一方で、欠陥セルは、依然として測定可能な量の電流を発生する。このプロセスが新しいメモリに対して検査時点で実施されれば、検査される素子は、まずこの効果を高めるためにサイクル動作される。例示的な実施形態では、プログラムされる素子は、接地状態に設定されたコントロールゲートによって読み出され、低い電流レベルのしきい値は、劣化セルを良好セルから差別化するために使われる。

第２の組の実施形態は、劣化記憶素子の弱いトランスコンダクタンスに焦点を当てる。セルは、接地状態より高い状態にプログラムされ、次いでこの状態のしきい値電圧より十分高いコントロールゲート電圧によって、すなわちＶ_thの約２倍で読み出される。良好セルはこの昇圧した電圧で劣化セルよりも大幅により大量のドレイン−ソース電流を流すので、それらはこれに基づいて差別化される。他の方法に関して、新しいデバイスが検査されるときや、あるタイミングや使用基準に応答して、または動的なエラー表示に応答して、それが使用された後で、これら技法を使用することができる。次いで、欠陥素子を、セルレベルまたはブロック（または他のメモリの副分割）レベルのいずれかでマップすることができる。

第３の組の実施形態は、記憶素子のソース−ドレイン領域で電圧レベルを変更する。ＮＡＮＤ形のアーキテクチャでは、これを、読み出し動作中に選択されなかったコントロールゲートに印加される読み出しまたはオーバードライブ電圧を変えることで、またはビットライン上の電圧レベルを直接上げることで行うことができる。良好な記憶素子の電流−電圧曲線は、バイアス状態でのこのシフトを受けても比較的安定する一方で、劣化素子は、より大きなシフトを示現する。良好素子を不良素子から差別化するためにシフトの量を使うことができる。

劣化セルは、しばしば群発するようになるので、ブロックまたは他のメモリ構成を基礎に検査することは、意味が有ることである。例えば、第３の組の実施形態では、セルのブロックに対するしきい値レベル分布を決定することができる。選択されなかったセル上の読み出し電圧が変えられると、分布はシフトする。特に、読み出し電圧が下げられれば、ブロックにおける全ての不良セルは、分布に対してテールを進展して自ずと出現する。それに対して、良好挙動セルのみのブロックは、比較的タイトな分布を維持する。その結果、バイアス条件を変え、しきい値電圧の分布におけるテールの進展を捜すことによって、不良ブロックが識別され、除去される。

本発明の付加的な態様、特徴および利点が代表的な実施形態についての次の説明に含まれ、この説明は添付図面と関連して考慮されるべきである。

不揮発性メモリシステムの例
図２〜５を参照して、特定の例を示すのを目的として、本発明の種々の態様が実施される例示的な不揮発性メモリシステムについて説明する。（図２〜図５は、米国特許第６，４５６，５２８号（特許文献１８）から適合化される。この特許は、本願明細書において参照により援用され、そこでより詳細に説明される。）図２は、フラッシュメモリシステムのブロック図である。マトリックスに配列された複数のメモリセルＭを含むメモリセルアレイ１は、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４およびｃ−ｐウェル制御回路５によって制御される。メモリセル（Ｍ）に記憶されているデータを読み出し、プログラム動作中にメモリセル（Ｍ）の状態を決定し、プログラミングを促進するか、あるいはプログラムを抑制するべくビットライン（ＢＬ）の電位レベルを制御するために、コラム制御回路２は、メモリセルアレイ１のビットライン（ＢＬ）に接続される。ロウ制御回路３は、ワードライン（ＷＬ）に接続されて、ワードライン（ＷＬ）のうちの１つを選択し、読み出し電圧を印加し、コラム制御回路２によって制御されるビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域（図４において「ｃ−ｐウェル」１１としてラベルが付けられている）の電圧と結合された消去電圧を印加する。ｃソース制御回路４は、メモリセル（Ｍ）に接続されている共通ソースライン（図３において「ｃソース」としてラベルが付けられている）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェル電圧を制御する。

メモリセル（Ｍ）に記憶されているデータは、コラム制御回路２により読み出され、Ｉ／Ｏラインおよびデータ入出力バッファ６を介して外部Ｉ／Ｏラインに出力される。メモリセルに記憶されることになるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ６に入力され、コラム制御回路２に転送される。外部Ｉ／Ｏラインは、コントローラ２０に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ２０と接続される外部制御ラインに接続されているコマンド・インターフェースに入力される。コマンドデータは、どんな動作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５およびデータ入出力バッファ６を制御する状態マシン８に転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹ（レディ／ビジ−）やＰＡＳＳ／ＦＡＩＬ（パス／フェイル）などのフラッシュメモリの状況データを出力することができる。

コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、あるいはパーソナルデジタルアシスタントなどのホストシステムと接続されるか、あるいは接続可能である。メモリアレイ１にデータを記憶したり、メモリアレイ１からデータを読み出したりするなどのコマンドを開始し、そのようなデータをそれぞれ送信したり受信したりするのはホストである。コントローラは、このようなコマンドをコマンド回路７により解釈され実行され得るコマンド信号に変換する。コントローラは、一般に、メモリアレイに書き込まれるか、またはメモリアレイから読み出されるユーザデータのためのバッファメモリも含む。代表的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリアレイおよび付随する制御回路、入出力回路および状態マシン回路を各々含む１つ以上の集積回路チップ２２とを包含する。もちろん、システムのメモリアレイおよび制御回路を１つ以上の集積回路チップに統合することが趨勢となっている。メモリシステムは、ホストシステムの一部分として埋め込まれてもよく、あるいは、ホストシステムの嵌合ソケットに取り外し可能に挿入可能なメモリカードに包含されてもよい。このようなカ−ドは、メモリシステム全体を包含してもよいが、コントローラおよびメモリアレイを関連する周辺回路と共に別々のカードに設けてもよい。

図３を参照して、メモリセルアレイ１の構造例を説明する。例としてＮＡＮＤ形のフラッシュＥＥＰＲＯＭについて説明する。メモリセル（Ｍ）は、特定の例において、１，０２４個のブロックに分割される。各ブロックに記憶されているデータは同時に消去される。よって、ブロックは、同時に消去可能なセルの数の最小単位である。各ブロックにおいて、この例では、偶数番号のコラムと奇数番号のコラムとに分割された８，５１２個のコラムがある。ビットラインも偶数番号のビットライン（ＢＬｅ）および奇数番号のビットライン（ＢＬｏ）に分割される。各ゲート電極においてワードライン（ＷＬ０〜ＷＬ３）に接続されている４個のメモリセルが直列に接続されて、ＮＡＮＤセルユニットを形成する。ＮＡＮＤセルユニットの１つの端子は、第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）に接続され、そのゲート電極は第１の選択ゲートライン（ＳＧＤ）に結合されるが、もう１つの端子は、第２の選択トランジスタ（Ｓ）を介してｃソースに接続され、そのゲート電極は第２の選択ゲートライン（ＳＧＳ）に結合される。簡略化するために、各セルユニットに４個のフローティングゲート・トランジスタが包含されるべく示されているが、もっと多数の（例えば、８個や１６個あるいは３２個もの）トランジスタが使用される。

ユーザデータの読み出しおよびプログラム動作中に、この例では、４，２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、例えばＷＬ２などの同じワードライン（ＷＬ）と、例えば偶数番号のビットラインＢＬｅ０〜ＢＬｅ４２５５などの同種のビットライン（ＢＬ）とを有する。従って、５３２バイトのデータを同時に読み出すか、あるいはプログラムすることができる。同時に読み出すか、あるいはプログラムできるこの５３２バイトのデータは、論理的に「ページ」を形成する。従って、１ブロックは、少なくとも８ページを記憶することができる。各メモリセル（Ｍ）が２ビットのデータを記憶するとき、すなわち、多レベル・セルであるとき、１ブロックは、セルあたり２ビット記憶の場合には、１６ページを記憶する。この実施形態では、各メモリセルの記憶素子（この場合、各メモリセルのフローティングゲート）は、２ビットのユーザデータを記憶する。

図４は、図３に略図示されているＮＡＮＤ形セルユニットのビットライン（ＢＬ）方向の横断面図を示す。ｐ形半導体基板９の表面にｐ形領域ｃ−ｐウェル１１が形成され、このｃ−ｐウェルは、ｐ形基板からｃ−ｐウェルを電気的に絶縁するｎ形領域１０により囲まれている。ｎ形領域１０は、第１の接触孔（ＣＢ）およびｎ形拡散層１２を介して第１の金属Ｍ０から作られたｃ−ｐウェルラインに接続される。ｐ形領域のｃ−ｐウェル１１も、第１の接触孔（ＣＢ）およびｐ形拡散層１３を介してｃ−ｐウェルラインに接続される。ｃ−ｐウェルラインは、ｃ−ｐウェル制御回路５（図２）に接続される。

各メモリセルは、セルに記憶されているデータに対応する電荷の量を記憶するフローティングゲート（ＦＧ）を有し、ワードライン（ＷＬ）はゲート電極を形成し、ドレイン電極およびソース電極はｎ形拡散層１２から作られる。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）を介してｃ−ｐウェルの表面に形成される。ワードライン（ＷＬ）は、絶縁膜（１５）を介してフローティングゲート（ＦＧ）上に積み重ねられる。ソース電極は、第２の選択トランジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して第１の金属（Ｍ０）から作られた共通ソースライン（ｃソース）に接続される。共通ソースラインは、ｃソース制御回路（４）に接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１の接触孔（ＣＢ）、第１の金属（Ｍ０）の中間配線および第２の接触孔（Ｖ１）を介して、第２の金属（Ｍ１）から作られたビットライン（ＢＬ）に接続される。ビットラインは、コラム制御回路（２）に接続される。

図５の表１は、メモリセルアレイ１を動作させるために印加される電圧を要約し、特定の例では、各メモリセルのフローティングゲートは２ビットを記憶し、状態「１１」、「１０」、「０１」、「００」のうちの１つを有する。この表は、ワードライン「ＷＬ２」と「ＢＬｅ」のビットラインとが読み出しとプログラムのために選択される場合を示している。ｃ−ｐウェルを２０Ｖの消去電圧にまで上げ、選択されたブロックのワードライン（ＷＬ）を接地することによって、選択されたブロックのデータが消去される。選択されなかったブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧ）およびｃソースの全ては浮動状態に置かれるので、これらもｃ−ｐウェルとの容量結合に起因して殆ど２０Ｖにまで上げられる。従って、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４および５）にのみ強い電界が印加され、選択されたメモリセルのデータはトンネル電流がトンネル酸化膜１４を横断して流れるときに消去される。この例では、消去されたセルは、４つの可能なプログラムされた状態のうちの１つ、すなわち「１１」である。

プログラミング動作中に電子をフローティングゲート（ＦＧ）に記憶するために、選択されたワードラインＷＬ２はプログラムパルスＶｐｇｍに接続され、選択されたビットラインＢＬｅは接地される。一方、プログラミングが行われるべきではないメモリセル（Ｍ）でのプログラムを抑制するために、対応するビットラインＢＬｅは、選択されなかったビットラインＢＬｏと同じく電源のＶｄｄ（例えば、３Ｖ）に接続される。選択されなかったワードラインＷＬ０、ＷＬ１およびＷＬ３は１０Ｖに接続され、第１の選択ゲート（ＳＧＤ）はＶｄｄに接続され、第２の選択ゲート（ＳＧＳ）は接地される。その結果として、プログラムされるメモリセル（Ｍ）のチャネル電位は０Ｖに設定される。ワードライン（ＷＬ）との容量結合によりチャネル電位が引き上げられる結果として、プログラム抑制時のチャネル電位は約６ボルトまで上げられる。上述したように、プログラミング中に強い電界がメモリセル（Ｍ）のトンネル酸化膜１４のみに印加され、トンネル電流が消去と比較して逆の方向にトンネル酸化膜１４を横断して流れ、その後、論理状態は「１１」から他の状態「１０」、「０１」、または「００」のいずれか１つに変化する。

読み出しおよび検証動作のときには、選択ゲート（ＳＧＤとＳＧＳ）と選択されなかったワードライン（ＷＬ０，ＷＬ１およびＷＬ３）とが、これらをパスゲートとするように４．５Ｖの読み出しパス電圧にまで上げられる。選択されたワードライン（ＷＬ２）は１つの電圧に接続され、この電圧レベルは、関心対象のメモリセルのしきい値電圧がこのようなレベルに達しているかどうかを決定するために、各読み出しおよび検証動作のために特定される。例えば、１０読み出し動作のときには、選択されたワードラインＷＬ２は接地されるので、しきい値電圧が０Ｖより高いかどうかが検知される。この読み出しの場合、読み出しレベルは０Ｖであると言うことができる。０１検証動作のときには、選択されたワードラインＷＬ２は、２．４Ｖに接続されるので、しきい値電圧が２．４Ｖに達しているかどうかが検証される。この検証の場合、検証レベルは２．４Ｖであると言うことができる。

選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖなどのハイレベルにプレチャージされる。しきい値電圧が読み出しレベルまたは検証レベルより高ければ、関心対象のビットライン（ＢＬｅ）の電位レベルは、メモリセル（Ｍ）が非導通性なので、ハイレベルを維持する。一方、しきい値電圧が読み出しまたは検証レベルより低ければ、メモリセル（Ｍ）が導通性なので、関心対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満のローレベルに低下する。読み出しおよび検証動作を次にさらに詳しく説明する。

不十分なサブスレッショルド勾配と低減されたトランスコンダクタンスによってセルを識別する方法
背景技術の欄で説明したように、不揮発性記憶素子は、不十分なサブスレッショルド勾配または弱いトランスコンダクタンス（ｇ_m ）から、すなわち時々劣化されたｇｍと称される状態から悪影響を受けることが知られている。本発明は、セルが記憶されたデータを壊す前に、この現象からの悪影響を受けているセルを識別する方法を提供する。誤り訂正符号（ＥＣＣ）や他の技法を使ってメモリがある量のエラーを扱えるようにできるが、あまりにも多くのセルが劣化すれば、これらの技法は圧倒されて、データは壊されることになる。しかし、劣化したセル対良好挙動セルのＩ−Ｖ特性における差を、劣化したセルを識別し、かつそれらがデータ破壊を起こす前にメモリの有効部分からそれらを除去するために使うことができる。本発明は、不十分なサブスレッショルド勾配と低減されたトランスコンダクタンスによってセルを識別する３つの方法を提供する。

不十分なサブスレッショルド勾配と低いトランスコンダクタンスは、酸化物トラップや、ゲートに重複していないソース／ドレイン領域や、十分に判っていない他の原因などの種々の原因に起因して生じるが、メモリがサイクル動作されるにつれてこれらのセルは益々悪化することは明らかであり、またサイクル動作のダメージの緩和が許容されるならばセル特性が改善され得ることも明らかである。このことは図６に示され、ここで、新しい良好セルのＩ−Ｖ曲線（黒い四角６０３）が多数（＞１０⁴ ）のサイクル動作の後の曲線（白の四角６０７）とは殆ど異なっていない一方で、同じ回数のサイクル動作後の不良セル（白い菱形６０５）は、新しい不良セル（黒い菱形６０１）よりもさらに悪い挙動を示している。図６から分かるように、高度にサイクル動作された不良セルのＩ−Ｖ曲線は、殆ど直線となり、かつこの半対数メモリのプロットでは非常にフラットになっている。

このメカニズムの特性は、本発明にとって不可欠なものではないが、例えばインターフェース状態などのある種の充電モデルでは、不十分なサブスレッショルド勾配と低減されたトランスコンダクタンスを惹起する上である役割を演じ得る。例えば、選択された素子が図４のＮＡＮＤ構成におけるＷＬ２＿０に対応していれば、可能なメカニズムは、ＷＬ２＿０とＷＬ３＿０の間の中間のｎ形拡散層の縁で誘電体におけるトラップとなり得る。インターフェース状態については、本願明細書において参照により援用されている２００２年１月１８日出願の米国特許出願第１０／０５２，９２４号（特許文献１９）により詳細に説明されている。ゲート電圧がセルしきい値よりもたとえ低くても、セルが依然として導通している点までサブスレッショルド勾配が劣化すれば、これら欠陥セルは、記憶されたデータを破壊する原因となり得る。このことは、読み出しマージンを大幅に縮小し、かつ読み出し条件が変えられれば、セルを「フリップするビッツ」に非常に影響を受けやすくし、またいくつかのセルがプログラムされた状態から消去された状態にフリップすることに起因してサイクル動作後にメモリが故障した際に通常見受けられることである。

本発明は、メモリの欠陥素子を確定するためのいくつかの実施形態を提供する。種々の方法を、検査時点で新しいメモリで実施するか、またはメモリが動作状態にあった後に実施することができる。次に、これらの方法によって得られるこの情報は、セルレベルと（消去やプログラムのユニットなどの）より大きな構成のレベルの両方でメモリの欠陥部分をマップするために、または検査時点で実施されれば、あまりにも多数の欠陥素子が見つかればチップ全体に欠陥があると決めるために使用される。全ての方法は、素子がプログラムされた状態のプログラム検証条件とは異なった条件でバイアスがかけられたそれらの特性を見ることでそれら素子を検査する。第１の組の実施形態では、低いコントロールゲート電圧での電流量を見ることでサイクル動作されたセルのサブスレッショルド挙動を見るようにし、第２の組の実施形態では、昇圧されたしきい値電圧でセルのトランスコンダクタンスを見るようにし、また第３の組の実施形態では、変動するソース／ドレイン電圧レベルに応答してしきい値電圧のシフトを見るようにしている。

この第１の方法は、図６に関連して示され、サイクル動作後に劣化したセルがしきい値電圧より低いゲート電圧でも依然としてかなりの導通を有するという事実を利用している。この方法は、メモリを多数回に渡って、すなわち１０⁴ のオーダーでサイクル動作させ、次に高いしきい値状態へと全てのメモリセルをプログラムすることで開始する。これらのプログラム−消去サイクルは、データを記憶するために実行されないので、それらサイクルは検証プロセスを含む必要がなく、結果的に実際にデータを記憶していたならば、サイクル動作が検査プロセスの一部となっている場合にはより素早くそれらサイクルを実行することができる。この場合、その多数回に渡るプログラム−消去サイクルは、このような多数回に渡るサイクルの作用を記憶素子上で合理的にシミュレートするために必要である。代わりに、デバイスが正規の動作期間後に検査されると、この種のサイクル動作は、自然に行われることになる。いずれの場合も、デバイスが実際に検査されると、選択された記憶素子は種々の曲線がＩ₁ ，Ｖ₁ で交差する検証条件に対応するしきい値状態へとプログラムされる。新しいセルの曲線（６０１，６０３）は、Ｖ₁ 未満で大きく異なるが、この差はサイクル動作後（６０５，６０７）にさらに著しくなる。

セルを高いしきい値電圧状態へとサイクル動作し、かつプログラムした後で、ゲート電圧は低下され、セルは読み出される。検知時間を、劣化したセルを識別するために増大することができる。セルがこの低下されたゲート電圧で導通しているのが分かれば、それらセルは、不十分なサブスレッショルド勾配を有するセルとして識別され、もはやデータ記憶のためには使用されない。良好挙動セルは、これらの条件の下で最小限の導通を行う。例えば、図６からのデータの場合、劣化したセルと正規のセルの両方が、サイクル動作後に、Ｖ₁ のしきい値電圧へとプログラムされている。セルが、Ｖｃｇ＝〜０ボルトのゲート電圧で読み出されれば、正規のセルは、何ら大きな電流を導通することはない。しかし、劣化したセルは、Ｉ’より多く、すなわち数ナノアンペアを依然として導通する。検出しきい値が、例えば１ナノアンペアに設定されていれば、劣化したセルを容易に識別することができる。例えば、検出しきい値を、設定可能なパラメータを使用して所定の値に設定することができる。（この実施形態や他の実施形態に関して、印加された組のバイアス電圧に応答して電流を測定する見地からその検知プロセスを説明するが、電流以外のいくつかの他のパラメータ（電圧、時間、周波数など）ではあるが、セルのＩ−Ｖ曲線を示しているものが測定される他の検知方法も使用され得る。）

この方法と次に説明する他の方法を、いずれも新しいチップが検査されるとき、またはそれがある時間に渡って動作した後に、セルのレベルで、またはメモリのより大きな論理単位や物理的単位について実行することができる。例えば、検査時点で、メモリのいくつかのセクタやプログラムユニットが、ある選択プロセスによってまたはランダムに選択されて、チェックされる。代わりに、メモリ全体をサイクル動作によって、またはサイクル動作なしでチェックすることができる。不良領域の数が小さければ、それら領域は論理的に再マップされるが、メモリの不良部分が処理や他の問題に起因してダイの拡張領域にしばしば入り込む傾向があるので、不良エラーは群発し、まさしくダイ全体を拒絶するのも成程と思える。代わりに、検査がメモリの動作中に実施されれば、それは多数の動作回数や、長い動作時間量や、ホストやメモリにおけるランダムな数のイベントに応答したり、誤り訂正符号（ＥＣＣ）の結果や、プログラムや消去の困難さや、メモリ内でのデータの周期的な動き回りに応答したりすることができる。このようにして、本願明細書において参照により援用されている米国特許第５，５３２，９６２号（特許文献２０）と第６，１５１，２４６号（特許文献２１）においてＥＣＣ方法に関して説明されているスクラビングプロセスやリフレッシュプロセスと同じメカニズムによって、また多分にそれらのプロセスと関連して検査を開始することができる。例えば、ランダムな数のイベント（ホストのイベント、またはメモリのイベントのいずれか）の後で、任意の組のブロックが、十分に展開して結果的にデータ損失をもたらす前に、メモリの困難性を決定するためにチェックされ得る。

この方法の第１の実施形態は、セルの検証電圧よりも低いゲート電圧に対してセルの電流レベルを見ることでサブスレッショルド領域を見るが、第２の実施形態は、昇圧されたゲート電圧に対して記憶素子の劣化したトランスコンダクタンスを見る。図１では、正規のセルのＩ−Ｖ曲線対劣化したセルのＩ−Ｖ曲線を再度示すが、ここで、それらは、点Ｖ₁ 、Ｉ₁ で検証するようにプログラムされる。黒の菱形の曲線によって示されているように、劣化した記憶素子の電流導通容量は減少され、換言すれば、そのトランスコンダクタンスは劣化されている。セルがこの状態になっていれば、正規のセルを、高いゲート電圧で検知し、かつ比較的高い電流で検出しきい値を設定することで劣化セルから区別することができる。。例えば、図１からのデータの場合、セルがＶ₁ より少なくとも幾分高いＶ’、すなわちＶ’≒２Ｖのゲート電圧で読み出されれば、低減されたトランスコンダクタンス（不十分なｇ_m ）は結果的に不良セルに対して非常にわずかな電流を発生させることになる。（再度、電流が対数目盛上でプロットされることに留意すべきである。）検出しきい値が、Ｖ’での２本の曲線に対する中間の値Ｉ’に、すなわち数百ナノアンプの値のＩ’に設定されれば、劣化したセルを、Ｖｃｇ＝Ｖ’のバイアス条件の下で読み出されるとき、正規セルから区別することができる。

本発明の最初の２つの実施形態は、第１の実施形態ではより小さな値を使用し、第２の実施形態ではより高い値を使用して検証条件に関してコントロールゲート電圧を変えるようにしているが、第３の組の実施形態は、記憶素子のソース−ドレイン領域でのバイアスレベルの変動に主に基づいている。ＮＡＮＤ形のアーキテクチャにおいて、これは、選択された素子がＷＬ＿２に対応している場合、図３におけるＷＬ＿１またはＷＬ＿３などの選択されなかったワードラインに印加される電圧のＶ_readの値を変えることで実施され得る。図５に関連して上述したように、（ＷＬ＿２上の）選択された素子が読み出されているとき、選択されなかった素子は、オーバードライブの読み出し電圧Ｖ_readの印加によってそれらのワードライン（ＷＬ＿０，ＷＬ＿１，ＷＬ＿３）を完全にオンに切り替える。この例では、正規の読み出しのためにＶ_read＝４．５Ｖを使用する。第３の組の実施形態は、ソース−ドレイン領域でのバイアス条件での変動に対するセルのしきい値電圧の安定性を見て、ＮＡＮＤ形のアーキテクチャとＮＯＲ形のアーキテクチャの両方において、これは、ビットラインのレベルを直接変えることで実行され得る一方で、ＮＡＮＤ形のアーキテクチャに対して、これをＶ_readの値を変えることで実施することもできる。

第３の組の実施形態は、劣化セルが良好挙動セルよりも大きなシフトを読み出し条件を変えることでしきい値電圧Ｖ_thに示現すると言う挙動を利用している。例えば、図７は、別の読み出し電圧に対して劣化セルと良好挙動セルのＩ−Ｖ曲線をプロットする。白の四角（７０７）と白の菱形（７０５）は、標準のＶ_read値を使用した代表的な良好セルと不良セルにそれぞれ対応する一方で、黒の四角（７０３）と黒の菱形（７０１）は、昇圧されたＶ_read値を使用した代表的な良好セルと不良セルにそれぞれ対応する。（再度この例でも、読み出し電圧Ｖ_readは、特定のセルのしきい値電圧を測定するとき、ＮＡＮＤストリングにおける他のセル上のオーバードライブ電圧の場所に関係付けされる。）良好挙動セルは、読み出し電圧におけるシフトによってＶ_thに比較的小さなシフトを示しているが、劣化セル上の衝撃は、より大きなシフト７５１で分かるように、非常により顕著なものである。この作用を、異なったソース／ドレインのバイアス条件でセルを読み出し、かつそのしきい値電圧が大きなシフトの悪影響を被っているかまたは比較的安定しているかどうかを決定することで劣化セルを識別するために使用することができる。

第３の実施形態の方法をセルのレベルで実行することができるが、それをブロック（または他の構成）のレベルで実行することもできる。この場合、劣化の作用を全体としてブロックに対して観察することができる。これは、第１および第２の組の実施形態についても当てはまるが、それは第３の実施形態に対して特に有用である。

図８は、Ｖ_thに対してプロットされた特定のしきい値Ｖ_th用のカウントの対数によってセルの２つの母集団のしきい値分布をプロットする。欠陥セルは、加工欠陥や他の欠陥に起因して物理的に群発する傾向があるが、この技法は別の方法で選択された母集団にも当てはまるので、これらの母集団は、ブロックや物理的セクタなどのメモリの物理的構造に好ましくは基づいている。この例では、母集団は２つのブロックであり、一方のブロックは良好挙動セル（Ｂｌｋ Ａ）のみを有し、他方のブロックはいくつかの劣化セル（Ｂｌｋ Ｂ）を有する。黒の四角（８０１）と黒の菱形（８０５）は、Ｖ_readの標準値でのブロックＡとブロックＢのしきい値の分布をそれぞれ示す。両方の場合において、不良セルの分布８０５は、そのままで小さいとはいえ、分布は値／Ｖ（Ｖバー）の近くに中心が取られ、かなりタイトである。

例えば、ＮＡＮＤストリングの選択されなかった素子のＶ_read値を下げることで記憶素子のソース−ドレイン領域でのバイアスレベルが減少すると、分布のシフトが結果的に生じる。これは、個別のセルの各々に対して図７に見られるのと同じ種類のシフトに対応する。白の四角（８０３）の曲線によって示されるブロックＡのシフトは、より高いＶ_thの値に向かう小さなシフトを示現する。分布８０３は、かなりタイトな状態のままである。

読み出し電圧を下げると、白い菱形（８０７）によって示されているように、劣化セルを有するブロックのＶ_th分布により目立つシフトを出現させる。分布の中心のシフトに加えて、大きなテールが分布８０７の高いしきい値端部に現れ、結果的に標準Ｖ_read値（８０５）でそれ自身の良好ブロックＡ（いずれかのバイアス条件で）とブロックＢの両方に対して明瞭なプロフィールを生じさせる。次いで、このブロックは、識別され、能動メモリから除去されてデータ破壊を防ぎ得る。その識別を、その変化を一定量のシフトと比較したり、またはそれをブロックＡの母集団のような他の母集団における相対量のシフトと比較することでブロックのプロフィール（すなわち、テールの進展）に基づいて行うことができる。例えば、Ｖ_cutoffとして図８に示されるカットオフ値が導入され得る。良好挙動セルのブロック全体の分布が、バイアス条件における変化にもかかわらずＶ_cutoffより低いところに存在するように、Ｖ_cutoffは／Ｖ（Ｖバー）から十分に離されるように選択される一方で、欠陥のあるブロックにおける不良セルは、テールをこのカットオフを越えて広げている。Ｖ_cutoffの値を、Ｖ_cutoffを設定するためのマージンを／Ｖ（Ｖバー）より高く決定するために、通常の分布についての知識に基づいて決定することができる。

上述した例のように、図８に関して説明したプロセスを、デバイスが既に動作中の場合、検査時点かまたはその後のいずれかで実施することができる。他の技法に関して、検査時点のように図８に関して説明した方法を使用する場合、メモリ（または検査されている部分におけるメモリ）は、メモリの品質がよりどころとする分布を決定する前にいくつかのプログラム−消去サイクル動作を受け得る。メモリが既に動作後にプロセスが実行される場合、メモリチップ上のコントローラか、または周辺回路がそのプロセスを実行することができる。例えば、コントローラは、テールが許容限度を越えているかどうかを決定するために、設定可能なパラメータに基づいた実現方法を使用して比較を実行し得る。

上述したように、本発明の技法を、ＮＯＲまたはＮＡＮＤアーキテクチャを有するフラッシュメモリだけに適用するのではなく、他の形態の記憶素子やアーキテクチャを有するメモリにも適用することができる。それらは、トランジスタを有する記憶素子を用いる不揮発性メモリにおいて特に有益であり、その場合、記憶素子に記憶されたデータ状態は、誘電体メモリセルなどのトランジスタの電流−電圧特性に基づく。誘電体メモリセルの例については、本願明細書において参照により援用されているハラリ，エリヤホウ、サマチサ，ジョージ、ユアン，ジャック エイチ．、グッターマン，ダニエル シー．による「誘電体記憶素子を使用するマルチ状態の不揮発性集積回路メモリシステム」という２００２年１０月２５日出願の米国特許出願（特許文献２２）において説明されている。

本発明の種々の態様を特定の実施形態に関連して説明してきたが、添付されている請求項の最大の範囲内において本発明の権利が保護されるべきであることが理解されよう。

不十分なサブスレッショルド勾配と弱いトランスコンダクタンスを有する記 憶素子の例である。 本発明の種々の態様を実行することができる不揮発性メモリシステムのブロ ック図である。 ＮＡＮＤ形の場合の図２のメモリアレイの従来の回路と構成を示す。 半導体基板上に形成されたＮＡＮＤ形のメモリアレイのコラムに沿った横断 面図である。 図２〜５のＮＡＮＤメモリセルアレイの例示の動作電圧である表１を示す。 サイクル動作によるサブスレッショルド勾配の劣化を示す。 結合素子における読み出し電圧の変化に起因する１つの素子でのしきい値電 圧シフトを示す。 読み出し電圧の変化に起因する記憶素子のブロックにおけるしきい値電圧シ フトを示す。

Claims (18)

1. 複数の記憶素子を有する不揮発性メモリの品質を決定する方法であって、
   複数の記憶素子の第１の母集団をプログラムするステップと、
   前記プログラムするステップに引き続いて、
   標準となる第１の組のバイアス条件を使用して前記記憶素子の第１の母集団を読み出して、標準となる第１の組のバイアス条件に対応するしきい値の分布を確立するステップと、
   第２の組のバイアス条件を使用して前記記憶素子の第１の母集団を読み出して、第２の組のバイアス条件に対応するしきい値の分布を確立するステップと、
   読み出し動作のための標準となる第１の組のバイアス条件を使用して読み出された場合の前記記憶素子の第１の母集団に対するしきい値の分布に対応する第２の組のバイアス条件を使用して読み出された場合の前記記憶素子の第１の母集団に対するしきい値の分布におけるシフトを決定するステップと、を有し、
   前記記憶素子の各々は、第１のソース−ドレイン領域と第２のソース−ドレイン領域とを有し、また読み出し動作のための標準となる第１の組のバイアス条件と第２の組のバイアス条件とが、ソース−ドレイン領域において異なった電圧レベルを使用する方法。
2. 請求項１記載の方法において、
   前記第１の母集団は、前記メモリの物理的構成に対応する方法。
3. 請求項２記載の方法において、
   前記物理的構成は、消去単位である方法。
4. 請求項１記載の方法において、
   前記不揮発性メモリは、ＮＡＮＤアーキテクチャを有し、また選択された記憶素子のソース−ドレイン領域における電圧レベルは、選択された記憶素子のＮＡＮＤストリングにおいて選択されなかった記憶素子のゲート電圧レベルによって決定される方法。
5. 請求項１記載の方法において、
   前記不揮発性メモリは、ＮＡＮＤアーキテクチャを有し、また選択された記憶素子のソース−ドレイン領域における電圧レベルは、選択された記憶素子のＮＡＮＤストリングにおけるビットライン電圧レベルによって決定される方法。
6. 請求項１記載の方法において、
   前記シフトを決定するステップは、その分布が第２の組のバイアス条件を使用して読み出された場合にテールを進展させたかどうかを決定するステップを有する方法。
7. 請求項１記載の方法において、
   前記シフトを決定するステップは、シフトが所定の基準を越えたかどうかを決定するステップを有する方法。
8. 請求項７記載の方法において、
   前記プログラムするステップに先行して、第１の母集団に複数のプログラム−消去サイクルを受けさせるステップをさらに有する方法。
9. 請求項７記載の方法において、
   前記シフトを決定するステップは、第１の母集団の１つ以上の記憶素子のしきい値が第２のバイアス条件を使用して読み出された場合に所定値を越えているかどうかを決定するステップを有する方法。
10. 請求項７記載の方法において、
    前記所定の基準は、前記メモリに記憶された設定可能なパラメータに基づく方法。
11. 請求項１記載の方法において、
    複数の記憶素子の第２の母集団をプログラムするステップと、
    前記プログラムするステップに引き続いて、
    標準となる第１の組のバイアス条件を使用して前記記憶素子の第２の母集団を読み出して、標準となる第１の組のバイアス条件に対応するしきい値の分布を確立するステップと、
    第２の組のバイアス条件を使用して前記記憶素子の第２の母集団を読み出して、第２の組のバイアス条件に対応するしきい値の分布を確立するステップと、
    読み出し動作のための標準となる第１の組のバイアス条件を使用して読み出された場合の前記記憶素子の第２の母集団に対するしきい値の分布に対応する第２の組のバイアス条件を使用して読み出された場合の前記記憶素子の第２の母集団に対するしきい値の分布におけるシフトを決定するステップと、
    第１の母集団に対するしきい値の分布におけるシフトを第２の母集団に対するしきい値の分布におけるシフトと比較するステップと、
    をさらに有する方法。
12. 請求項１記載の方法において、
    前記方法は、前記メモリの初期検査の一部として実行される方法。
13. 請求項１記載の方法において、
    前記方法は、前記メモリの動作に引き続いて実行される方法。
14. 請求項１３記載の方法において、
    前記方法は、誤り訂正符号（ＥＣＣ）の応答に応答して実行される方法。
15. 請求項１３記載の方法において、
    前記方法は、実行される動作回数に応答して実行される方法。
16. 請求項１３記載の方法において、
    前記メモリはコントローラをさらに有し、また前記シフトを決定するステップはコントローラによって実行される方法。
17. 請求項１記載の方法において、
    前記第１の母集団は、ランダムに選択される方法。
18. 請求項１記載の方法において、
    前記シフトを決定するステップに応答して第１の母集団を論理的に再マップするステップをさらに有する方法。

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