JP2005150707A - 不十分な副しきい値勾配または弱いトランスコンダクタンスによって不揮発性メモリ素子を識別する方法 - Google Patents
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Abstract
【解決手段】第1の組の技法は、セルをサイクル動作させ、次いでそれらを接地状態よりも高い状態へとプログラムし、次いでそれら導通しているかどうかを見るためにこの状態のしきい値電圧より低いコントロールゲート電圧によってそれらを読み出すことで劣化記憶素子の不十分な副しきい値挙動に焦点を合てる。第2の組の実施形態は、しきい値電圧より十分高いコントロールゲート電圧によってプログラムされたセルを読み出すことで弱いトランスコンダクタンス挙動に焦点を合てる。第3の組の実施形態は、記憶素子のソース−ドレイン領域で電圧レベルを変える。良好記憶素子の電流−電圧曲線は、バイアス条件におけるこのようなシフトの下で比較的安定する一方で、劣化素子は、より大きなシフトを示現する。これにより良好素子と不良素子を識別する。
【選択図】 図8
Description
図2〜5を参照して、特定の例を示すのを目的として、本発明の種々の態様が実施される例示的な不揮発性メモリシステムについて説明する。(図2〜図5は、米国特許第6,456,528号(特許文献18)から適合化される。この特許は、本願明細書において参照により援用され、そこでより詳細に説明される。)図2は、フラッシュメモリシステムのブロック図である。マトリックスに配列された複数のメモリセルMを含むメモリセルアレイ1は、コラム制御回路2、ロウ制御回路3、cソース制御回路4およびc−pウェル制御回路5によって制御される。メモリセル(M)に記憶されているデータを読み出し、プログラム動作中にメモリセル(M)の状態を決定し、プログラミングを促進するか、あるいはプログラムを抑制するべくビットライン(BL)の電位レベルを制御するために、コラム制御回路2は、メモリセルアレイ1のビットライン(BL)に接続される。ロウ制御回路3は、ワードライン(WL)に接続されて、ワードライン(WL)のうちの1つを選択し、読み出し電圧を印加し、コラム制御回路2によって制御されるビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル(M)が形成されるp形領域(図4において「c−pウェル」11としてラベルが付けられている)の電圧と結合された消去電圧を印加する。cソース制御回路4は、メモリセル(M)に接続されている共通ソースライン(図3において「cソース」としてラベルが付けられている)を制御する。c−pウェル制御回路5は、c−pウェル電圧を制御する。
背景技術の欄で説明したように、不揮発性記憶素子は、不十分な副しきい値勾配または弱いトランスコンダクタンス(gm )から、すなわち時々劣化されたgmと称される状態から悪影響を受けることが知られている。本発明は、セルが記憶されたデータを壊す前に、この現象からの悪影響を受けているセルを識別する方法を提供する。誤り訂正符号(ECC)や他の技法を使ってメモリがある量のエラーを扱えるようにできるが、あまりにも多くのセルが劣化すれば、これらの技法は圧倒されて、データは壊されることになる。しかし、劣化したセル対良好挙動セルのI−V特性における差を、劣化したセルを識別し、かつそれらがデータ破壊を起こす前にメモリの有効部分からそれらを除去するために使うことができる。本発明は、不十分な副しきい値勾配と低減されたトランスコンダクタンスによってセルを識別する3つの方法を提供する。
Claims (40)
- 複数の記憶素子を有する不揮発性メモリの品質を決定する方法において、
第1の組のバイアス条件に対応するしきい値の分布を確立するように前記記憶素子の第1の母集団をプログラムするステップと、
引き続いて、第2の組のバイアス条件に応答して記憶素子の第1の母集団に対するしきい値の分布におけるシフトを決定するステップと、
を有することを特徴とする不揮発性メモリの品質を決定する方法。 - 前記第1の母集団は、前記メモリの物理的構成に対応する請求項1記載の方法。
- 前記物理的構成は、消去単位である請求項2記載の方法。
- 前記記憶素子の各々は、第1のソース−ドレイン領域と第2のソース−ドレイン領域とを有し、また第1の組のバイアス条件と第2の組のバイアス条件とが、ソース−ドレイン領域において異なった電圧レベルを使用する請求項1記載の方法。
- 前記不揮発性メモリは、NANDアーキテクチャを有し、また選択された記憶素子のソース−ドレイン領域における電圧レベルは、選択された記憶素子のNANDストリングにおいて選択されなかった記憶素子のゲート電圧レベルによって決定される請求項4記載の方法。
- 前記不揮発性メモリは、NANDアーキテクチャを有し、また選択された記憶素子のソース−ドレイン領域における電圧レベルは、選択された記憶素子のNANDストリングにおけるビットライン電圧レベルによって決定される請求項4記載の方法。
- 分布におけるシフトを決定する前記ステップは、その分布が第2の組のバイアス条件に応答してテールを進展させたかどうかを決定するステップを有する請求項1記載の方法。
- 分布におけるシフトを決定する前記ステップは、シフトが所定の基準を越えたかどうかを決定するステップを有する請求項1記載の方法。
- 前記プログラムするステップに先行して、前記第1の母集団に複数のプログラム−消去サイクルを受けさせるステップをさらに有する請求項8記載の方法。
- 分布におけるシフトを決定する前記ステップは、第1の母集団の1つ以上の素子のしきい値が第2のバイアス条件に応答して所定値を越えているかどうかを決定するステップを有する請求項8記載の方法。
- 前記所定の基準は、前記メモリに記憶された設定可能なパラメータに基づく請求項8記載の方法。
- 第1の組のバイアス条件に対応するしきい値の分布を確立するために前記記憶素子の第2の母集団をプログラムするステップと、
引き続いて、第2の組のバイアス条件に応答して記憶素子の第2の母集団に対するしきい値の分布におけるシフトを決定するステップと、
第1の母集団に対する分布におけるシフトと、第2の母集団に対する分布におけるシフトとを比較するステップと、
をさらに有する請求項1記載の方法。 - 前記方法は、前記メモリの初期検査の一部として実行される請求項1記載の方法。
- 前記方法は、前記メモリの動作に引き続いて実行される請求項1記載の方法。
- 前記方法は、誤り訂正符号(ECC)の応答に応答して実行される請求項14記載の方法。
- 前記方法は、実行される動作回数に応答して実行される請求項14記載の方法。
- 前記メモリはコントローラをさらに有し、また前記決定するステップはコントローラによって実行される請求項14記載の方法。
- 前記第1の母集団は、ランダムに選択される請求項1記載の方法。
- 前記決定するステップに応答して第1の母集団を論理的に再マップするステップをさらに有する請求項1記載の方法。
- 複数の欠陥記憶素子を有する不揮発性メモリ内の欠陥記憶素子を決定する方法において、前記素子のデータ状態が、それらの電流−電圧特性の関数である前記方法は、
第1の組のバイアス条件の印加に応答して、第1の電流レベルによって記憶素子を介して決定される状態へと前記記憶素子内の第1の記憶素子をプログラムするステップと、
第1の組のバイアス条件とは異なった第2の組のバイアス条件を第1の記憶素子に印加するステップと、
第2の組のバイアス条件の印加に応答して電流レベルを示すパラメータを第1の記憶素子を介して決定するステップと、
前記パラメータの値に基づいて第1の記憶素子に欠陥があるかどうかを決定するステップと、
を有することを特徴とする欠陥記憶素子を決定する方法。 - 第2の組のバイアス条件は、第1の組のバイアス条件におけるコントロールゲート電圧よりも低いコントロールゲート電圧を有し、
第1の記憶素子に欠陥があるかどうかを決定する前記ステップは、第2の組のバイアス条件の印加に応答する第1の記憶素子にわたる電流レベルが第1の電流レベルより高いかどうかを決定するステップを有する請求項20記載の方法。 - 第1の記憶素子をプログラムする前記ステップに先行して、第1の記憶素子にいくつかのプログラム−消去サイクルを受けさせるステップをさらに有する請求項21記載の方法。
- 前記いくつかのプログラム−消去サイクルは、1000よりも多い請求項22記載の方法。
- 前記方法は、前記メモリの初期検査の一部として実行される請求項22記載の方法。
- 第2の組のバイアス条件のコントロールゲート電圧は、約0ボルトである請求項21記載の方法。
- 前記第2の組のバイアス条件は、第1の組のバイアス条件におけるコントロールゲート電圧よりも高いコントロールゲート電圧を有し、
第1の記憶素子に欠陥があるかどうかを決定する前記ステップは、第2の組のバイアス条件の印加に応答する第1の記憶素子にわたる電流レベルが第1の電流レベルより低いかどうかを決定するステップを有する請求項20記載の方法。 - 第2の組のバイアス条件のコントロールゲート電圧は、第1の組のバイアス条件におけるコントロールゲート電圧の約2倍である請求項26記載の方法。
- 前記第2の組のバイアス条件は、第1の組のバイアス条件におけるソース−ドレイン領域の電圧とは異なったソース−ドレイン領域の電圧を有する請求項20記載の方法。
- 第1の記憶素子に欠陥があるかどうかを決定する前記ステップは、第1の組のバイアス条件の印加の応答と同じ第1の記憶素子にわたる電流レベルを得るのに必要なコントロールゲート電圧における変化を決定するステップを有する請求項28記載の方法。
- 第1の記憶素子に欠陥があるかどうかを決定する前記ステップは、コントロールゲート電圧における変化を一定基準と比較するステップをさらに有する請求項29記載の方法。
- メモリは、NAND形アーキテクチャを有し、また第1の記憶素子のソース−ドレイン領域における電圧は、第1の記憶素子と同じNANDストリングにおける1つ以上の他の記憶素子のコントロールゲート電圧に関連付けられる請求項28記載の方法。
- 前記方法は、前記メモリの初期検査の一部として実行される請求項20記載の方法。
- 前記方法は、前記メモリの動作に引き続いて実行される請求項20記載の方法。
- 前記方法は、誤り訂正符号(ECC)の応答に応答して実行される請求項20記載の方法。
- 前記方法は、実行される動作回数に応答して実行される請求項20記載の方法。
- 前記第1の記憶素子は、ランダムに選択される請求項20記載の方法。
- 第1の記憶素子に欠陥があるかどうかを決定する前記ステップに応答して、論理的に第1の記憶素子を再マップするステップをさらに有する請求項20記載の方法。
- メモリシステム回路において、
不揮発性半導体メモリユニットと、
前記メモリユニットに接続可能なプログラム回路と、
前記メモリユニットに接続可能なバイアス回路と、
前記メモリユニットに接続可能な検知回路と、
前記プログラム回路に接続可能な制御ユニットと、を備え、それにより、メモリユニットを、データ状態に対して、かつバイアス回路と検知回路に対してプログラムすることができ、前記メモリユニットのデータ状態を検証することができ、印加された一組のバイアス条件に応答して以前に検証されたメモリユニットを流れる電流を決定することができ、また以前に検証されたメモリユニットが、予期されなかった電流のそのような決定に応答して欠陥ありと識別されることを特徴とするメモリシステム回路。 - 前記メモリユニットは、直列に接続された複数のメモリトランジスタを有し、メモリトランジスタの各々は、フローティングゲートとコントロールゲートとを有し、また前記メモリトランジスタの所定の1つが、プログラムされるように選択され、検証され、選択されたトランジスタに欠陥があるかどうかを決定するために引き続きバイアスがかけられる請求項38記載のメモリシステム回路。
- 選択されなかったメモリトランジスタのコントロールゲートは、選択されたメモリトランジスタが検証されるときに印加される第1の電圧と、選択されたメモリトランジスタに欠陥があるかどうかを決定するために選択されたメモリトランジスタが引き続きバイアスがかけられるときに印加される第1の電圧とは異なった第2の電圧とを有する請求項39記載のメモリ。
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