KR101124175B1 - 불량한 역치 아래 기울기 또는 약한 상호 컨덕턴스를 갖는비휘발성 메모리 소자들의 식별 방법 - Google Patents

불량한 역치 아래 기울기 또는 약한 상호 컨덕턴스를 갖는비휘발성 메모리 소자들의 식별 방법 Download PDF

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Abstract

본 발명은 불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 갖는 셀들을 식별하는 많은 방법들을 제공한다. 기술들의 제1 세트는 셀들을 주기화하고, 이어서 이들을 바닥 상태 이상의 상태로 프로그래밍함으로써 저하된 저장 소자들의 불량한 역치 아래 작용에 초점을 맞추고, 이들이 여전히 도전성인지를 알기 위해 이러한 상태의 역치 전압보다 낮은 제어 게이트 전압에 의해 이들을 판독하는 것에 초점을 맞춘다. 제2의 실시예들의 세트는 역치 전압 이상의 제어 게이트 전압으로 프로그램된 셀들을 잘 판독함으로써 약한 상호 컨덕턴스에 초점을 맞춘다. 제3의 실시예들의 세트는 저장 소자들의 소스-드레인 영역들에서 전압 레벨들을 변경시킨다. 양호한 저장 소자의 전류-전압 곡선은 바이어스 조건들에서 이러한 이동 하에 비교적 안정한 한편, 저하된 소자들은 보다 큰 이동을 보인다. 이동량은 양호한 소자들을 불량한 소자들로부터 차별화시키기 위해 사용될 수 있다.

Description

불량한 역치 아래 기울기 또는 약한 상호 컨덕턴스를 갖는 비휘발성 메모리 소자들의 식별 방법 {METHODS FOR IDENTIFYING NON-VOLATILE MEMORY ELEMENTS WITH POOR SUBTHRESHOLD SLOPE OR WEAK TRANSCONDUCTANCE}
본 발명은 일반적으로 비휘발성 메모리들 및 그의 오퍼레이션에 관한 것이며, 보다 상세하게는 메모리의 결함있는 저장 소자들의 결정에 관한 것이다.
본 발명의 원리들은 여러 가지 유형의 비휘발성 메모리들, 현존하는 것들 및 개발중인 새로운 기술을 사용함에 따라 예상되는 것들에 대해 그 용도를 갖는다. 그러나, 본 발명의 구현은 전기적으로 소거 가능하고 프로그램 가능한 플래쉬 판독 전용 메모리(EEPROM)에 관하여 기재되고, 여기서 저장 소자들은 예시적으로 플로팅 게이트들이다.
2진 모드로 작동시킴으로써 단일 비트 데이터를 저장하는 것이 플래쉬 EEPROM 어레이의 각각의 플로팅 게이트 저장 소자에 대해 현재 시판중인 제품들에서 통상적이고, 여기서 플로팅 게이트 트랜지스터들의 임계 레벨들의 2개의 범위가 저장 레벨로서 정의된다. 플로팅 게이트 트랜지스터의 임계 레벨들은 이들의 플로팅 게이트들 상에 저장된 전하 레벨들의 범위에 대응한다. 메모리 어레이들의 크기를 축소시키는 것 외에, 그 경향은 각각의 플로팅 게이트 트랜지스터 내에 데이 터의 1개 이상의 비트를 저장함으로써 그러한 메모리 어레이들의 데이터 저장 밀도를 더욱 증가시키는 것이다. 이는 2개 이상의 임계 레벨들을 각각의 플로팅 게이트 트랜지스터에 대한 저장 상태로서 시판중인 제품에 현재 포함된 4개의 그러한 상태(플로팅 게이트 저장 소자당 2비트의 데이터)를 정의함으로써 수행된다. 저장 소자당 16개의 상태와 같은 많은 저장 상태들이 예상된다. 각각의 플로팅 게이트 메모리 트랜지스터는 실질적으로 작동될 수 있는 임계 전압의 특정 전체 범위(창)를 갖고, 그 범위는 그것과 상태들 사이의 여백을 더한 것으로 정의된 많은 상태들로 분할되어 그것들이 서로 분명히 차별화되게 한다. 그 경향은 보다 작은 창의 유효 임계 전압들을 초래하는 저전력 시스템들로 향하고, 추가로 이러한 문제를 악화시킨다.
이는 플래쉬 EEPROM 셀 어레이들의 진정한 여러 유형들이다. 일 디자인의 NOR 어레이는 인접한 비트(행) 라인들 사이에 접속된 그의 메모리 셀들 및 워드(열) 라인들에 접속된 제어 게이트들을 갖는다. 개개의 셀들은 그와 시리즈로 형성된 선택 트랜지스터가 존재하거나 또는 존재하지 않는 하나의 플로팅 게이트 트랜지스터 또는 단일 선택 트랜지스터에 의해 분리된 2개의 플로팅 게이트 트랜지스터들을 포함한다. 그러한 어레이들의 예들 및 저장 시스템들에서 그들의 용도는 SanDisk 코포레이션사의 다음 미합중국 특허 및 계류중인 특허 출원에 주어지며, 본원 명세서에 참고 문헌으로서 이를 인용한다: 특허 제5,095,344호, 제5,172,228호, 제5,602,987호, 제5,663,901호, 제5,430,859호, 제5,657,332호, 제5,712,180호, 제5,890,192호 및 제6,151,248호 및 2000년 2월 17일자로 출원된 특허 출원 제 09/505,555호 및 2000년 9월 22일자에 출원된 데09/667,344호.
일 디자인의 NAND 어레이는 양 단부에서 선택 트랜지스터들을 통해 비트 라인 및 기준 준위 사이에 시리즈 스트링으로 접속된 8, 16 또는 심지어 32개 등의 많은 메모리 셀들을 갖는다. 워드 라인들은 상이한 시리즈 스트링들로 셀들의 제어 게이트들과 접속된다. 그러한 어레이들 및 이들의 오퍼레이션의 관련 실시예들은 다음 미합중국 특허에 주어지며, 이를 참고 문헌으로서 본원 명세서에 인용한다: 제5,570,315호, 제5,774,397호 및 제6,046,935호 및 2001년 6월 27일자로 출원된 미합중국 특허 출원 제09/893,277호. 다른 예들은 2002년 9월 24일자로 출원된 "Highly Compact Non-Volitile Memory and Method and Method Thereof"라는 표제의 Raul-Adrian Cernea의 미합중국 특허 출원 및 동일자로 출원된 "Non-Volatile Memory and Method with Reduced Source Line Bias Errors"라는 표제의 Raul-Adrian Cernea 및 Yan Li의 미합중국 특허 출원에 주어져 있으며, 이를 참고 문헌으로서 본원 명세서에 인용한다.
경우에 따라, 플래쉬 메모리 셀들은 불량한 역치 아래 기울기 또는 약한 상호 컨덕턴스로 어려움을 겪는 것으로 알려져 있다. 이들 셀들은 때때로 gm 저하된 셀들이라 칭하고, 전형적으로 바람직하지 못한 전류-전압(I-V) 특성을 갖는다. 이 셀들은 감소된 전도도를 갖지만, 보다 중요하게는 이들의 역치 아래 기울기로 정의되는 이들의 턴-오프 특성은 매우 불량하다. 따라서, 이 셀들은 역치 전압 아래의 게이트 전압들에서 여전히 도전성이고, 이는 이들이 부정확하게 판독될 보다 큰 용 량을 가짐을 의미한다.
도 1은 그러한 gm-저하된 셀로부터 전형적인 I-V 곡선을 잘-작용하는 셀과 비교하고, 여기서 전류는 대수 계산척으로 나타낸다. 이 도면에서, 잘-작용하거나, 또는 "양호한" 셀은 개방된 사각형들로 나타내고, 저하된 상호 컨덕턴스를 갖는 "불량한" 셀은 흑색 다이아몬드들로 나타낸다. 두 셀들은 제어 게이트 전압 Vcg=V1에 응답하여 드레인-소스 전류 레벨 Ins=I1로 정의된 타겟 상태로 프로그램되어 있다. 이러한 점과 별도로, 2개의 곡선들은 보다 높은 전압에 대해 보다 낮은 전류(저하된 상호 컨덕턴스) 및 보다 낮은 Vcg 값들에 대해 보다 높은 전류(불량한 역치 아래 기울기 부분)을 갖는 불량한 셀과 상이하다. 이들 셀들은 메모리가 주기화됨에 따라 악화되고, 셀 특성들은 주기 손상이 이완되는 경우에 개선될 수 있다. 따라서, 일부 유형의 전하 모델, 예를 들면 인터페이스 상태들은 불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 유발하는데 일역을 담당하기 쉽다. 이들 셀들은 역치 아래 기울기가 게이트 전압이 셀 역치 아래일 때 조차 셀이 여전히 도전성인 지점까지 악화되는 경우에 저장된 데이터가 오염되게 할 수 있다. 이는 판독된 여백을 현저히 감소시키고, 판독된 조건들이 변화된 경우에 셀이 "플리핑 비트들"에 매우 민감하게 한다. 예를 들면, 라인 크로스인 지점 I1-V1는 일부 메모리 상태의 타겟 값들에 대응하는 프로그램 검증 조건들에 의해 결정되기 쉽고, 이는 종종 이러한 상태에 대해 사용된 제어 판독 전압과 일부 마진만큼 상이할 것이다. 결과적으로, 이와 같이 판독된 전압에 대응하는 불량한 셀들의 전류 레벨은 이들이 동일한 상태로 프로그램되더라도, 양호한 셀의 그것과 상이할 것이다. 사실 상, 이러한 현상은 보편적으로 메모리들이 소거된 상태로 프로그램된 것으로부터 플리핑되는 일부 셀들로 인해 사이클링 후 실패할 때 나타난다. 추가로, 불량한 셀들은 양호한 셀들보다 빠른 속도로 이들의 프로그램된 값으로부터 드리프트되는 경향이 있는 것으로 밝혀졌다.
그 고찰은 플래쉬 메모리 셀들의 견지에서 이루어지더라도, 보다 일반적으로, 전류-전압 특성들이 기입된 데이터 상태, 예를 들면 유전적 저장 소자를 결정하는 경우에 비휘발성 저장 소자에 기초한 트랜지스터를 사용하는 임의의 메모리에 적용될 것이다. 이들이 저장된 데이터를 오염시키기 전에 이러한 현상으로 어려움을 겪는 세포들을 식별하는 방법은 고도로 유리해질 것이다.
본 발명은 불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 갖는 셀들을 식별하는 많은 방법들을 제공한다. 이들은 저하된 셀 대 잘-작용하는 셀의 I-V 특성의 현저한 차이가 저하된 셀들을 식별하기 위해 사용될 수 있게 하고, 이들이 데이터 오염을 유발하기 전에 메모리의 유용한 부분으로부터 이들을 제거하게 한다. 기술들의 제1 세트는 저하된 저장 소자들의 불량한 역치 아래 작용에 집중된다: 셀들은 바닥 상태 이상의 상태로 프로그램되고, 이러한 상태의 역치 전압 아래의 제어 게이트 전압에 의해 판독된다. 잘-작용하는 소자들은 완전히 오프되고, 본질적으로 어떠한 드레인-소스 전류도 갖지 않는 한편, 결함있는 셀은 측정 가능한 양의 전류를 생산할 것이다. 이러한 프로세스가 새로운 메모리를 위해 시험 시간에 수행되는 경우, 시험된 소자들은 이러한 효과를 증가시키기 위해 최초로 주기화될 수 있다. 전형적인 실시예에서, 프로그램된 소자들은 바닥 상태로 설정된 제어 게이트들에 의해 판독되고, 낮은 전류 레벨 역치는 양호한 셀들로부터 저하된 셀들을 차별화시키기 위해 사용된다.
제2 실시예들의 세트는 저하된 저장 소자들의 약한 상호 컨덕턴스 작용에 초점을 맞춘다: 셀들은 바닥 상태 이상의 상태로 프로그램되고, 이 상태의 역치 전압 이상의 제어 게이트 전압으로, 즉 Vth의 약 2배에서 잘 판독된다. 양호한 셀들이 저하된 셀들보다 증가된 전압에서 현저히 높은 드레인-소스 전류를 가짐에 따라, 이들은 이러한 근거로 차별화될 수 있다. 다른 방법들에 의해서와 같이, 이 기술들은 신규한 디바이스가 시험될 때 또는 그것이 일부 타이밍 또는 용례 기준에 응답하거나 또는 극적으로 에러 지시에 응답하여 사용된 후에 사용될 수 있다. 이어서, 결함있는 소자들은 셀룰러 레벨 또는 블록(또는 기타 메모리 부분 분할) 레벨로 매핑될 수 있다.
제3 실시예 세트는 저장 소자들의 소스-드레인 영역들에서 전압 레벨들을 변경시킨다. NAND-형 아키텍춰에서, 이는 판독 오퍼레이션 동안 선택되지 않은 제어 게이트들에 인가된 판독 또는 과잉-구동 전압을 변화시킴으로써 또는 비트 라인 상의 전압 레벨을 직접적으로 증가시킴으로써 실행될 수 있다. 양호한 저장 소자의 전류-전압 곡선은 바이어스 조건들에서 이러한 이동 하에 비교적 안정한 한편, 저하된 소자들은 보다 큰 이동을 보인다. 이동량은 양호한 소자들을 불량한 소자들로부터 차별화시키기 위해 사용될 수 있다.
저하된 셀들이 클러스터들에서 빈번히 나옴에 따라, 블록들 또는 기타 메모리 구조물들에 기초한 시험을 수행하는 것이 종종 의미있다. 예를 들면, 제3 실시예들의 세트에서, 셀들의 블록에 대한 역치 레벨 분포가 결정될 수 있다. 선택되지 않은 셀들 상의 판독된 전압이 변화될 때, 그 분포는 이동할 것이다. 특히, 판독된 전압이 낮은 경우, 블록 내의 임의의 불량한 셀들은 분포에 대해 테일(tail)의 발달로 자체 입증될 것인 한편; 단지 잘 작용하는 셀들의 블록이 비교적 치밀한 분포를 유지할 것이다. 결과적으로, 바이어스 조건들을 변화시키고, 역치 전압의 분포에서 테일의 발달을 찾음으로써, 불량한 블록이 식별되고 제거될 수 있다.
본 발명의 추가의 국면들, 특색들 및 장점들은 예시적인 실시예들의 다음 설명에 포함되고, 그의 설명은 수반되는 도면들과 관련하여 이루어져야 한다.
도 1은 불량한 역치 아래 기울기 및 약한 상호 컨덕턴스를 갖는 저장 소자의 일 예의 도면.
도 2는 본 발명의 여러 국면들이 구현될 수 있는 비휘발성 메모리 시스템의 블록도.
도 3은 NAND 유형일 때 도 2의 메모리 어레이의 현존하는 회로 및 조직화를 예시하는 도면.
도 4는 반도체 기판 상에 형성된 메모리 어레이의 NAND 유형의 컬럼에 따른 단면도.
도 5는 도 2-5의 NAND 메모리 셀 어레이의 예시적인 작동 전압들의 표 1을 제공하는 도면.
도 6은 주기화에 의한 역치 아래 기울기 저하를 보여주는 도면.
도 7은 인접한 소자들에서 판독된 전압의 변화들로 인해 하나의 저장 소자에서 역치 전압 이동을 예시하는 도면.
도 8은 판독된 전압의 변화들로 인해 저장 소자들의 하나의 블록 내의 역치 전압 이동을 예시하는 도면.
예시적인 비휘발성 메모리 시스템
도 2-5를 참조하여, 전형적인 비휘발성 메모리 시스템은 특정 실시예들을 제공하기 위해 본 발명의 여러 국면들이 구현되는 것으로 기재된다. (도 2-5는 미합중국 특허 제6,456,538호에서 채용되고, 이 특허는 참고 문헌으로서 인용되고, 더욱 상세히 기재된다.) 도 2는 플래쉬 메모리 시스템의 블록도이다. 메모리 셀 어레이(1)는 행 제어 회로(2), 열 제어 회로(3), c-소스 제어 회로(4) 및 c-p-웰 제어 회로(5)에 의해 제어되는 매트릭스 내에 배열된 복수개의 메모리 셀들(M)을 포함한다. 행 제어 회로(2)는 메모리 셀들(M)에 저장된 데이터를 판독하고, 프로그램 오퍼레이션 동안 메모리 셀들(M)의 상태를 결정하고, 프로그래밍을 고무시키거나 또는 프로그래밍을 억제하기 위해 비트 라인들(BL)의 잠재적 레벨들을 제어하기 위해 메모리 셀 어레이(1)의 비트 라인들(BL)에 접속된다. 열 제어 회로(3)는 워드 라인들(WL)중의 하나를 선택하고, 판독된 전압들을 인가하고, 행 제어 회로(2)에 의해 제어된 비트 라인 전위 레벨들과 조합된 프로그램 전압들을 인가하고, 메 모리 셀들(M)이 형성되는 p-형 영역(도 4에서 "c-p-웰" (11)로 라벨링됨)의 전압과 결합된 소거 전압을 인가하도록 워드 라인들(WL)에 접속된다. c-소스 제어 회로(4)는 메모리 셀들(M)에 접속된 공통 소스 라인(도 3에서 "c-소스"로 라벨링됨)을 제어한다. c-p-웰 제어 회로(5)는 c-p-웰 전압을 제어한다.
메모리 셀들(M)에 저장된 데이터는 행 제어 회로(2)에 의해 판독되고, I/O 라인 및 데이터 입력/출력 버퍼(6)를 통해 외부 I/O 라인들로 출력된다. 메모리 셀들에 저장될 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(6)에 입력되고, 행 제어 회로(2)로 전이된다. 외부 I/O 라인들은 제어기(20)에 접속된다.
플래쉬 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(20)에 의해 접속된 외부 제어 라인들에 접속된 명령 인터페이스에 입력된다. 명령 데이터는 어떤 오퍼레이션이 요청되는지를 플래쉬 메모리에 통보한다. 입력 명령은 행 제어 회로(2), 열 제어 회로(3), c-소스 제어 회로(4), c-p-웰 제어 회로(5) 및 데이터 입력/출력 버퍼(6)를 제어하는 상태 기계(8)로 전이된다. 상태 기계(8)는 READY/BUSY 또는 PASS/FAIL 등의 플래쉬 메모리의 상태 데이터를 출력할 수 있다.
제어기(20)는 개인용 컴퓨터, 디지털 카메라 또는 개인용 디지털 정보 단말기 등의 호스트 시스템과 접속되거나 또는 접속 가능하다. 메모리 어레이(1)에 데이터를 저장하거나 또는 그로부터 데이터를 판독하는 등의 명령들을 개시하고, 그러한 데이터를 각각 제공하거나 또는 수신하는 것이 호스트 시스템이다. 제어기는 그러한 명령들을 명령 회로들(7)에 의해 해석되고 실행될 수 있는 명령 신호들로 변환시킨다. 이 제어기는 또한 전형적으로 메모리 어레이에 기입되거나 또는 그로부터 판독되는 유저 데이터에 대한 버퍼 메모리를 포함한다. 전형적인 메모리 시스템은 제어기(20)를 포함하는 하나의 집적 회로 칩(21) 및 각각 메모리 어레이 및 연관된 제어 회로, 입력/출력 회로 및 상태 기계 회로들을 포함하는 1개 이상의 집적 회로 칩들(22)을 포함한다. 물론, 그 경향은 시스템의 어레이 및 제어기 회로를 1개 이상의 집적 회로 칩들 상에 함께 집적하는 것이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수 있거나 또는 호스트 시스템들의 메이팅 소켓 내로 제거 가능하게 삽입될 수 있는 메모리 카드 내에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템을 포함할 수 있거나, 또는 연관된 주변 회로들과 제어기 및 메모리 어레이는 별개의 카드들 내에 제공될 수 있다.
도 3을 참조하면, 메모리 셀 어레이(1)의 실시예 구조가 기재된다. NAND 형의 플래쉬 EEPROM이 실시예로써 기재된다. 메모리 셀들(M)은 특정 실시예에서 1,024 블록들 내로 분배된다. 각각의 블록에 저장된 데이터는 동시에 크래쉬된다. 따라서, 블록은 동시에 소거될 수 있는 셀들의 수의 최소 단위이다. 이 실시예에서, 각각의 블록에서, 짝수개의 행들 및 홀수개의 행들로 분할되는 8,512개의 행들이 존재한다. 비트 라인들 역시 짝수개의 비트 라인들(BLe) 및 홀수개의 비트 라인들(BLo)로 분할된다. 각각의 게이트 전극에서 워드 라인들(WL0 내지 WL3)에 접속된 4개의 메모리 셀들은 NAND 셀 유닛을 형성하도록 직렬로 접속된다. NAND 셀 유닛의 하나의 말단은 게이트 전극이 제1 선택 게이트 라인(SGD)에 결합된 제1 선택 트랜지스터(S)를 통해 대응하는 비트 라인(BL)에 접속되고, 다른 말단은 게이트 전극이 제2 선택 게이트 라인(SGS)에 결합된 제2 선택 트랜지스터(S)에 결합된다. 4개의 게이트 트랜지스터들은 단순화시키기 위해 각각의 셀 유닛에 포함되는 것으로 보이지만, 8, 16 또는 심지어 32 등의 많은 수의 트랜지스터들이 사용된다.
유저 데이터 판독 및 프로그래밍 오퍼레이션 동안, 4,256 셀들(M)이 이 실시예에서 동시에 선택된다. 선택된 셀들(M)은 동일한 워드 라인(WL), 예를 들면 WL2 및 동일한 종류의 비트 라인(BL), 예를 들면 짝수 비트 라인들(BLe0 내지 BLe4255)을 갖는다. 따라서, 532 바이트의 데이터가 동시에 판독되거나 또는 프로그램될 수 있다. 동시에 판독되거나 또는 프로그램된 이러한 532B 데이터는 "페이지"를 논리적으로 형성한다. 따라서, 하나의 블록은 적어도 8 페이지를 저장할 수 있다. 각각의 메모리 셀(M)이 2비트 데이터, 즉 다중-레벨 셀을 저장할 때, 하나의 블록은 셀 저장소당 2 비트의 경우에 16페이지를 저장한다. 이 실시예에서, 각각의 메모리 셀들의 저장 소자, 이 경우 각각의 메모리 셀들의 플로팅 게이트는 2비트의 유저 데이터를 저장한다.
도 4는 비트 라인(BL) 방향으로 도 3에 개략적으로 나타낸 유형의 NAND 셀 유닛의 단면도를 보여준다. p-형 반도체 기판(9)의 표면에, p-형 영역 c-p-웰(11)이 형성되고, c-p-웰은 p-형 기판으로부터 c-p-웰을 전기적으로 단리시키기 위해 n-형 영역(10)으로 포위된다. n-형 영역(10)은 제1 접촉 홀(CB) 및 n-형 확산층(12)을 통해 제1 금속(M0)으로 제조된 c-p-웰 라인에 접속된다. p-형 영역 c-p-웰(11)은 또한 제1 접촉 홀(CB) 및 p-형 확산층(13)을 통해 c-p-웰 라인에 접속된다. c-p-웰 라인은 c-p-웰 제어 회로(5)에 접속된다(도 2).
각각의 메모리 셀은 셀 내에 저장되는 데이터, 게이트 전극을 형성하는 워드 라인(WL), 및 n-형 확산층(12)으로 이루어진 드레인 및 소스 전극들에 대응하는 양의 전하를 저장하는 플로팅 게이트(FG)를 갖는다. 이 플로팅 게이트(FG)는 터널 산화물 필름(14)을 통해 c-p-웰의 표면 상에 형성된다. 워드 라인(WL)은 절연체 필름(15)을 통해 플로팅 게이트(FG) 상에 스택된다. 소스 전극은 제2 선택 트랜지스터(S) 및 제1 접촉 홀(CB)을 통해 제1 금속(MO)으로 된 공통 소스 라인(c-소스)에 접속된다. 공통 소스 라인은 c-소스 제어 회로(4)에 접속된다. 드레인 전극은 제1 선택 트랜지스터(S), 제1 접촉 홀(CB), 제1 금속(M0)의 중간 와이어링 및 제2 접촉 홀(V1)을 통해 제2 금속(M1)으로 이루어진 비트 라인(BL)에 접속된다. 비트 라인은 행 제어 회로(2)에 접속된다.
도 5의 표 I은 특정 실시예에서 메모리 셀 어레이(1)를 작동시키도록 인가된 전압들을 요약하고, 각각의 메모리 셀의 플로팅 게이트는 다음 상태들 "11", "10", "01", "00" 중의 하나를 갖는 2비트를 저장한다. 이 표는 워드 라인("WL2") 및 비트 라인들("BLe")이 판독 및 프로그래밍을 위해 선택되는 경우를 보여준다. c-p-웰을 20V의 소거 전압으로 증가시키고, 선택된 블록의 워드 라인들(WL)을 그라운딩함으로써, 선택된 블록의 데이터가 소거된다. 선택되지 않은 블록들의 워드 라인들(WL), 비트 라인들(BL), 선택 라인들(SG) 및 c-소스 모두가 플로팅 상태로 놓이기 때문에, c-p-웰과 결합하는 용량으로 인해 거의 20V로 증가된다. 따라서, 강한 전기장이 선택된 메모리 셀들(M)의 터널 산화물 필름들(14)(도 4 및 도 5)에 유일하게 인가되고, 선택된 메모리 셀들의 데이터는 터널 산화물 필름(14)을 가로질러 터널 전류 흐름들로서 소거된다. 이 실시예에서 소거된 셀은 4가지 가능한 프로그램된 상태들, 즉 "11" 중의 하나이다.
프로그래밍 오퍼레이션 동안 플로팅 게이트(FG)에 전자들을 저장하기 위해, 선택된 워드 라인(WL2)은 프로그램 펄스(Vpgm)에 접속되고, 선택된 비트 라인들(BLe)이 접지된다. 다른 한편, 프로그래밍이 발생하지 않는 메모리 셀들(M) 상의 프로그래밍을 억제하기 위해, 대응하는 비트 라인들(BLe)은 전원의 Vdd, 예를 들면 3V 뿐만 아니라 선택되지 않은 비트 라인들(BLo)에 접속된다. 선택되지 않은 워드 라인들(WL0, WL1 및 WL3)은 10V에 접속되고, 제1 선택 게이트(SGD)는 Vdd에 접속되고, 선택된 선택 게이트(SGS)가 접지된다. 결과적으로, 프로그래밍되는 메모리 셀(M)의 채널 전위는 0V로 설정된다. 프로그램 억제에서 채널 전위는 워드 라인들(WL)과 결합하는 용량에 의해 풀업되는 채널 전위의 결과로서 약 6V로 증가된다. 상기 설명한 바와 같이, 강한 전기장이 프로그래밍하는 동안 메모리 셀들(M)의 유일한 터널 산화물 필름들(14)에 인가되고, 터널 전류는 서거와 비교되는 역전 방향으로 터널 산화물 필름(14)을 가로질러 흐르고, 이어서 논리 상태는 "11"에서 다른 상태들 "10", "01" 또는 "00" 중의 하나로 변화된다.
판독 및 검증 오퍼레이션들 동안, 선택 게이트들(SGD 및 SGS) 및 선택되지 않은 워드 라인들(WL0, WL1 및 WL3)은 이들을 패스 게이트들로 만들기 위해 4.5V의 판독 패스 전압으로 상승한다. 선택된 워드 라인(WL2)은 관련된 메모리 셀의 역치 전압이 그러한 레벨에 도달하였는지 여부를 결정하기 위해 각각의 판독 및 검증 오퍼레이션을 위해 명시된 레벨의 전압에 접속된다. 예를 들면, 판독 10 오퍼레이션 에서, 선택된 워드 라인(WL2)이 접지됨으로써, 역치 전압이 0V보다 큰지 여부가 검출된다. 이러한 판독의 경우에, 판독 레벨은 0V라 할 수 있다. 검증 01 오퍼레이션에서, 선택된 워드 라인(WL2)은 2.4V에 접속됨으로써, 역치 전압이 2.4V에 도달하였는지 여부가 검증된다. 이러한 검증의 경우에, 검증 레벨은 2.4V라 할 수 있다.
선택된 비트 라인들(BLe)은 높은 레벨, 예를 들면 0.7V로 예시-충전된다. 역치 전압이 판독 레벨 또는 검증 레벨보다 큰 경우, 관련 비트 라인(BLe)의 전위 레벨은 비도전성 메모리 셀(M) 때문에 높은 레벨을 유지한다. 다른 한편, 역치 전압이 판독 또는 검증 레벨보다 낮은 경우, 관련 비트 라인(BLe)의 전위 레벨은 도전성 메모리 셀(M) 때문에 낮은 레벨, 예를 들면 0.5V 미만으로 감소된다. 판독 및 검증 오퍼레이션들의 추가의 세부 사항들이 아래 설명된다.
불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 갖는 셀들을 식별하는 방법들
배경 부분에 개시된 바와 같이, 비휘발성 저장 소자들은 때때로 저하된 gm이라 언급되는 조건인 불량한 역치 아래 기울기 또는 약한 상호 컨덕턴스(gm)로 어려움을 겪는 것으로 공지되어 있다. 본 발명은 저장된 데이터를 오염시키기 전에 이러한 현상으로 어려움을 겪는 셀들을 식별하는 방법을 제공한다. 에러 정정 코드(ECC) 및 다른 기술들의 사용이 메모리를 특정량의 에러를 다루게 하지만, 너무 많은 셀들이 저하되는 경우, 이들 기술들이 압도적일 것이고, 데이터는 오염될 것이 다. 그러나, 저하된 셀 대 잘-작용하는 셀의 I-V 특성의 차이는 저하된 셀들을 식별하고, 이들을 데이터 오염을 유발하기 전에 메모리의 유용한 부분으로부터 제거하기 위해 사용될 수 있다. 본 발명은 불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 갖는 셀들을 식별하는 3가지 방법들을 제공한다.
불량한 역치 아래 기울기 및 낮은 상호 컨덕턴스가 여러 원인들, 예를 들면 산화물 트랩들, 게이트와 중복되지 않는 소스/드레인 영역들 또는 완전히 이해되지 않는 다른 원인들로 인해 발생할 수 있지만, 이들 셀들은 메모리가 주기화될 때 더욱 악화되는 것이 분명하고, 또한 사이클링 데미지가 이완되는 경우 셀 특성들이 개선될 수 있음이 분명하다. 이는 도 6에 나타내고, 프레쉬한 양호한 셀의 I-V 곡선(검은색 사각형들, 603)은 많은 수(>104)의 사이클들(개방된 사각형들, 607) 후에 그의 곡선과 약간 상이한 한편, 동일한 수의 사이클들(개방된 다이아몬드, 605) 후의 불량한 셀은 프레쉬한 불량한 셀(흑색 다이아몬드들, 601)보다 훨씬 악화된 작용을 나타낸다. 도 6에 나타낼 수 있듯이, 고도로 주기화된 불량한 셀의 I-V 곡선은 이러한 반-로그 플롯에서 거의 직선이고 매우 편평하다.
메카니즘의 특징들이 본 발명에 필수 불가결하지는 않더라도, 일부 유형의 전하 모델, 예를 들면 인터페이스 상태들이 불량한 역치 아래 기울기 및 감소된 상호 컨덕턴스를 유발하는데 일역을 담당할 수 있다. 예를 들면, 선택된 소자가 도 4의 NAND 구조에서 WL2_0에 대응하는 경우, 가능한 메카니즘은 WL2_0과 WL3_0 사이의 중간인 n-유형 확산층의 에지에서 유전성인 트랩들일 수 있다. 인터페이스 상 태들은 2002년 1월 18일자로 출원된 미합중국 특허 출원 제10/052,924호에 보다 상세히 기재되어 있으며, 이를 참고 문헌으로 인용한다. 이들 결함있는 셀들은 게이트 전압이 셀 역치 아래일 때조차 셀이 여전히 도전성인 지점까지 역치 아래 기울기가 악화되는 경우에 저장된 데이터가 오염되게 할 수 있다. 이는 판독된 마진을 현저히 감소시키고, 판독 조건들이 변화되는 경우 셀이 "플리핑 비트들"에 매우 민감하게 하고, 이는 보편적으로 소거된 상태로 프로그램되는 것으로부터 플리핑되는 일부 셀들로 인한 주기화 후 메모리들이 실패할 때 나타난다.
본 발명은 메모리의 결함있는 소자들을 결정하는 여러 실시예들을 제공한다. 여러 방법들은 시험 시간에 새로운 메모리 상에서 수행되거나 또는 메모리가 오퍼레이션된 후에 수행될 수 있다. 이어서, 이들 방법들에 의해 얻어진 정보는 셀 레벨 및 보다 큰 구조물들의 레벨(예를 들면 소거 또는 프로그래밍 유닛)에서 메모리의 결함있는 부분들을 제외하고 매핑하기 위해 사용될 수 있거나, 또는 시험 시간에 수행되는 경우, 너무 많은 결함있는 소자들이 발견되는 경우에 전체 칩은 결함있는 것으로 결정된다. 프로그램과 상이한 조건들에서 바이어스된 이들의 특성들을 찾음으로써 소자들을 시험하는 모든 방법들은 그들이 프로그램된 상태의 조건들을 검증한다. 제1 실시예 세트는 낮은 제어 게이트 전압에서 전류량을 찾음으로써 주기화된 셀들의 역치 아래 작용을 조사하고, 제2 세트는 증가된 역치 전압에서 셀들의 상호 컨덕턴스를 조사하고, 제3 세트는 소스/드레인 전압 레벨들을 변화시키는 것에 응답하여 역치 전압의 이동을 조사한다.
이러한 제1 방법은 도 6에 관하여 예시되고, 사이클링 후, 저하된 셀들은 역 치 전압 아래 게이트 전압들에서조차 여전히 현저한 도전성을 갖는다는 사실의 사용을 가능케 한다. 이 방법은 메모리를 많은 횟수, 즉 약 104으로 주기화시키고, 모든 메모리 셀들을 높은 역치 상태로 프로그래밍시킴으로써 시작한다. 이들 프로그램-소거 주기들은 데이터를 저장하도록 수행되지 않기 때문에, 이는 검증 공정을 포함할 필요가 없고, 결과적으로, 사이클링이 시험 공정의 일부일 때, 이어서 이들이 실제로 데이터를 저장하는 경우 매우 빠르게 수행될 수 있다. 이러한 경우, 많은 수의 프로그램-소거 주기들은 단지 그러한 많은 수의 주기들의 저장 소자들에 대해 상당히 좋은 영향을 고무시킬 필요가 있다. 대신에 디바이스가 일정 주기의 보편적인 오퍼레이션 후에 시험될 때, 이러한 종류의 사이클링이 자연히 발생할 것이다. 두 경우, 디바이스가 실제로 시험될 때, 선택된 저장 소자들은 여러 곡선들이 I1, V1에서 교차하는 검증 조건에 대응하는 역치 상태로 프로그램된다. 프레쉬 셀들(601, 603)의 곡선들이 현저히 낮은 V1과 상이하더라도, 이러한 차이는 사이클링 후 더욱 명확해진다(605, 607).
셀들이 큰 역치 전압 상태로 사이클링 프로그래밍된 후, 게이트 전압이 감소되고, 셀들이 판독된다. 감지 시간은 저하된 셀들을 식별하기 위해 증가될 수 있다. 셀들이 이와 같이 감소된 게이트 전압에서 도전성인 것으로 보이는 경우, 이들은 불량한 역치 아래 기울기를 갖는 셀들로서 식별되고, 더 이상 데이터 저장을 위해 사용되지 않는다. 잘-작용하는 셀들은 이들 조건들 하에 최소 도전성을 가질 것이다. 예를 들면, 도 6의 데이터의 경우에, 사이클링 후 저하된 셀 및 통상의 셀 모두는 V1의 역치 전압으로 프로그램되었다. 셀들이 현재 Vcg=～0볼트의 게이트 전압에서 판독되는 경우, 노르말 셀은 임의의 현저한 전류를 도전시키지 않을 것이다. 그러나, 저하된 셀은 I' 이상, 즉 수 나노 암페어 이상에서 여전히 도전성일 것이다. 검출 역치가 예를 들면 1nA로 설정되는 경우, 저하된 셀은 용이하게 식별될 수 있다. 검출 역치는 예를 들면 설정된 파라메터들을 사용하여 소정의 값으로 설정될 수 있다. (이 실시예 및 다른 실시예들에 대해, 감지 공정이 인가된 세트의 바이어스 전압들에 응답하여 전류를 측정하는 견지에서 기재되더라도, 다른 감지 방법들 - 전류 외(전압, 시간, 주파수, 등)의 일부 다른 파라메터 (셀의 I-V 곡선을 지시함)가 측정되는 경우 - 이 사용될 수 있다.)
이 방법 뿐만 아니라 아래 고찰된 다른 방법들은 새로운 칩이 시험될 때 수행될 수 있거나 또는 셀룰러 레벨에서 또는 메모리의 보다 큰 논리적 또는 물리적 유닛들의 견지에서 약간의 시간 동안 오퍼레이팅된 후에 수행될 수 있다. 예를 들면, 시험 시간에, 메모리의 섹터들 또는 프로그래밍 유닛들의 수는 일부 선택 공정에 의해 또는 무작위로 선택되고, 체크된다. 대안으로, 전체 메모리는 사이클링 하에 또는 사이클링 없이 체크될 수 있다. 불량한 영역들의 수가 작은 경우, 이들은 논리적으로 재매핑될 수 있지만; 메모리의 불량한 부분들이 종종 프로세싱 또는 기타 문제들로 인해 다이의 확장된 영역을 나오는 경향이 있으므로, 불량한 에러들은 클러스터화될 수 있고, 이는 전체 다이를 거부할 수 있게 할 수 있다. 시험이 대신에 메모리의 오퍼레이션 동안 수행되는 경우, 이는 많은 오퍼레이션들, 오퍼레 이션 시간의 양, 호스트 또는 메모리의 랜덤한 사건 수, 에러 정정 코드(ECC) 결과에 응답하여, 프로그래밍 소거 난점들 또는 메모리 내의 데이터 둘레의 주기적 이동에 응답하여 이루어질 수 있다. 이러한 방식으로, 이 시험은 미합중국 특허 제5,532,962호 및 동 제6,151,246호의 ECC 방법들에 따라 기재된 스크러빙 또는 리프레쉬 공정과 관련하여 가능한 동일한 메카니즘들로 시동될 수 있고, 이들 특허는 참고 문헌으로서 본원 명세서에 인용한다. 예를 들면, 랜덤한 수의 사건들(호스트 또는 메모리 사건들) 후, 임의의 세트의 블록들은 이들이 데이터 손실을 초래하기에 충분히 발달하기 전에 메모리 난점들을 결정하도록 체크될 수 있다.
본 발명의 제1 실시예는 그의 검증 전압 외의 게이트 전압에 대해 셀의 전류 레벨을 조사함으로써 역치 아래 영역을 조사하는 한편, 제2 실시예는 증가된 게이트 전압에 대해 저장 소자의 저하된 상호 컨덕턴스를 조사한다. 도 1은 저하된 셀에 대해 노르말 셀 대 I-V 곡선에 대한 I-V 곡선을 다시 제공하고, 여기서 이들은 지점 V1, I1을 검증하도록 프로그래밍된다. 실선 다이아몬드들의 곡선으로 나타낸 바와 같이, 저하된 저장 소자의 전류 전도 용량은 감소되고, 다시 말하자면 그의 상호 컨덕턴스가 저하된다. 셀들이 이러한 상태인 경우, 노르말 셀은 높은 게이트 전압을 감지하고, 비교적 높은 전류에서 검출 역치를 설정함으로써 저하된 셀로부터 구별될 수 있다. 예를 들면, 도 1의 데이터의 경우에, 셀들이 V1보다 적어도 다소 큰 V'의 게이트 전압에서 판독되는 경우, 즉 V'≒2V, 감소된 상호 컨덕턴스(불량한 gm)는 불량한 셀에 대해 훨씬 더 낮은 전류를 초래할 것이다. (다시, 전류는 대수 계산척으로 플로팅되는 것에 주의해야 한다). 검출 역치가 V'에서 2개의 곡선들의 중간의 값 I', 즉 수백 나노 암페어의 I'값으로 설정되는 경우, 저하된 셀은 Veg=V'의 바이어스 조건 아래에서 판독될 때 노르말 셀로부터 구별될 수 있다.
본 발명의 제1의 2개의 실시예들이 제1 실시예에서 보다 낮은 값 및 제2 실시예에서 보다 높은 값을 사용하여 검증 조건들에 상대적으로 제어 게이트 전압을 변화시키지만, 제3 실시예 세트는 조장 소자들의 소스-드레인 영역들에서 주로 변화하는 바이어스 레벨에 기초한다. NAND-형 아키텍춰에서, 이는 Vread의 값, 선택된 소자가 WL_2에 대응할 때 도 3에서 WL_1 또는 WL_3 등의 선택되지 않은 워드 라인들에 인가된 전압을 변화시킴으로써 구현될 수 있다. 도 5에 관하여 상기 고찰된 바와 같이, 선택된 소자(WL_2 상)가 판독될 때, 선택되지 않은 소자들은 과잉 구동 판독 전압 Vread을 적용함으로써 완전히 턴온된 이들의 워드 라인들(WL_0, WL_1, WL_3)을 갖는다. 이 실시예는 노르말 판독에 대해 Vread=4.5V를 사용한다. 제3 실시예 세트는 소스-드레인 영역들: NAND-형 및 NOR-형 아키텍춰들 모두에서 바이어스 조건들의 변화에 관하여 셀들의 역치 전압의 안전성을 조사하고; 이는 비트-라인 레벨들을 직접적으로 변화시킴으로써 구현될 수 있고, NAND-형 아키텍춰에 대해 이는 Vread의 값을 변화시킴으로써 구현될 수 있다.
제3 실시예 세트들은 저하된 셀들이 잘 작용하는 셀들보다 변화하는 판독 조건들에 의해 역치 전압 Vth에서 보다 큰 이동을 나타낼 것이라는 작용을 이용한다. 예를 들면, 도 7을 상이한 판독 전압들에서 저하된 셀 및 잘-작용하는 셀의 I-V 곡선들을 플로팅한다: 개방된 사각형들(707) 및 개방된 다이아몬드들(705) 각각은 표준 Vread 값을 사용하여 전형적인 양호한 셀 및 불량한 셀에 대응하는 한편, 흑색 사각형들(703) 및 흑색 다이아몬드들(701)은 각각 상승된 Vread 값을 사용하여 전형적인 양호한 셀들 및 불량한 셀들에 대응한다. (다시, 이 실시예에서, 판독 전압 Vread은 특정 셀의 임계 전압을 측정할 때 NAND 스트링에서 다른 셀들 상에 놓인 과잉 구동 전압을 의미한다.) 잘-작용하는 셀은 판독 전압의 이동에 의해 Vth에서 비교적 작은 이동(753)을 보여주지만; 저하된 셀에 대한 충격은 보다 큰 이동(751)에 나타난 바와 같이 훨씬 더 현저하다. 이러한 영향은 상이한 소스/드레인 바이어스 조건들에서 셀을 판독하고, 그의 역치 전압이 큰 이동으로 곤란하거나 또는 비교적 안정한지 여부를 결정함으로써 저하된 셀들을 식별하기 위해 사용될 수 있다.
제3 실시예의 방법들이 셀룰러 레벨로 구현될 수 있더라도, 이들 방법은 블록(또는 기타 구조적) 레벨로 구현될 수도 있다. 이러한 경우에, 저하 효과들은 전체적으로 블록들에 대해 조사될 수 있다. 이는 또한 제1 및 제2 실시예들의 세트에 대해 그러하고, 특히 제3 실시예를 이용한다.
도 8은 Vth에 반하여 플로팅된 특정 역치 값 Vth에 대한 카운트의 대수에 의해 2개의 개체군의 셀들의 역치 분포들을 플로팅한다. 이들 개체군들은 바람직하게는 블록 또는 물리적 섹터 등의 메모리의 물리적 구조에 기초하는 것이 바람직하 고, 결함있는 셀들은 프로세싱 또는 기타 결함들로 인해 물리적으로 클리스터화되는 경향이 있지만, 이 기술들은 달리 선택된 개체군들에 적용된다. 이 실시예에서, 개체군들은 하나의 블록이 유일하게 잘-작용하는 셀들(Blk A)을 포함하고, 다른 블록이 일부 저하된 셀들(Blk B)을 포함하는 2개의 블록들이다. 실선 사각형들(801) 및 실선 다이아몬드들(805)은 각각 Vread의 표준 값에서 블록 A 및 블록 B에 대한 역치 값들의 분포를 제공한다. 두 경우, 불량한 셀 분포(805)가 다소 적더라도, 그 분포는
Figure 112006019002989-pct00001
값 근처로 상당히 치밀하게 집중된다.
저장 소자들의 소스-드레인 영역들에서 바이어스 레벨을 감소시킴으로써, 예를 들면 NAND 스트링의 선택되지 않은 소자들의 Vread 값을 저하시킴으로써 분포의 이동을 초래한다. 이는 개개의 셀들 각각에 대해 도 7에 나타낸 바와 동일한 종류의 이동들에 대응할 것이다. 개방된 사각형들(803)의 곡선으로 나타낸 블록 A에 대한 이동은 보다 높은 Vth 값들 쪽으로 작은 이동을 나타낸다. 그 분포(803)는 상당히 치밀한 상태로 계속된다.
판독 전압을 감소시킴으로써 개방된 다이아몬드(807)로 나타낸 바와 같이 저하된 셀들에 의해 블록의 Vth 분포에서 보다 명확한 이동이 나타나게 한다. 분포 중심의 이동 외에, 큰 테일이 분포(807)의 높은 역치 단부에 나타나고, 이는 표준 Vread 값(805)에서 양호한 블록 A(바이어스 조건) 및 블록 B 모두에 대해 비교적 독특한 프로필을 초래한다. 이어서, 이 블록은 데이터 오염을 방지하기 위해 활성 메모리로부터 식별되고 제거될 수 있다. 그 식별은 그의 변화를 고정된 이동량에 비교하거나 또는 블록 A의 그것과 같이 다른 개체군들에서 상대적인 이동량에 이를 비교함으로써 블록의 프로필(즉, 테일의 발달)에 기초할 수 있다. 예를 들면, Vcutoff로서 도 8에 나타낸 컷오프 값이 도입될 수 있다. Vcutoff는
Figure 112006019002989-pct00002
로부터 충분히 분리되도록 선택됨으로써 잘-작용하는 셀들의 블록의 전체 분포는 바이어스 조건들의 변화에도 불구하고 Vcutoff 아래에 머무는 한편, 결함들을 갖는 블록에서 불량 셀들은 이러한 컷오프를 지나 확장되게 한다. Vcutoff 값은 Vcutoff를 설정하는
Figure 112006019002989-pct00003
이상의 마진을 결정하기 위해 통상의 분포에 대한 지식에 기초할 수 있다.
선행된 실시예들에서와 같이, 도 8에 관하여 기재된 공정은 디바이스가 이미 오퍼레이션되고 있을 때 시험 시간에 또는 그 이후에 수행될 수 있다. 다른 기술들에 의해서와 같이, 시험 시간으로서 도 8에 관하여 기재된 방법들을 사용할 때, 메모리(또는 시험된 부분들)는 메모리 품질이 기초되는 분포를 결정하기 전에 많은 프로그램-소거 주기들에 적용될 수 있다. 메모리가 이미 오퍼레이션된 후 공정들이 수행될 대, 메모리 칩 상의 제어기 또는 주변 회로는 공정을 실행할 수 있다. 예를 들면, 제어기는 테일이 허용된 한계를 초과하는지 여부를 결정하기 위한 설정 가능한 파라메터 기초 구현을 사용한 비교를 수행할 수 있다.
상기한 바와 같이, 본 발명의 기술들은 단지 NOR 또는 NAND 아키텍춰를 갖는 플래쉬 메모리들에 대해서가 아니라, 다른 형태의 저장 소자들 및 아키텍춰들을 갖는 메모리들에 적용될 수 있다. 이들은 특히 트랜지스터를 포함하는 저장 소자를 사용하는 비휘발성 메모리들에서 유리하고, 여기서 저장 소자에 저장된 데이터는 유전성 메모리 셀들과 같은 트랜지스터의 전류-전압 특성들에 기초하고, 그의 예들은 2002년 10월 25일자로 출원된 Eliyahou Harari, George Samachisa, Jack H. Yuan, 및 Daniel C. Guterman의 "Multi-State Non-Volatile Integrated Circuit Memory Systems That Employ Dielectric Storage Elements"라는 표제의 미합중국 특허 출원에 개시되어 있으며, 이를 참고 문헌으로서 본원 명세서에 인용한다.
본 발명의 다양한 국면들이 특정 실시예들에 관하여 기재되어 있지만, 본 발명은 첨부된 특허 청구의 완전한 범위 내에서 보호될 수 있음이 이해될 것이다.

Claims (40)

  1. 복수개의 저장 소자들을 갖는 비휘발성 메모리의 품질을 결정하는 방법으로서,
    제1 세트의 바이어스 조건들에 대응하는 역치 값들의 분포를 확립하기 위해 제1 개체군의 상기 저장 소자들을 프로그래밍하는 단계; 및
    제2 세트의 바이어스 조건들에 응답하여 제1 개체군의 저장 소자들에 대한 역치 값들의 분포의 이동을 순차로 결정하는 단계를 포함하는, 복수개의 저장 소자들을 갖는 비휘발성 메모리의 품질을 결정하는 방법.
  2. 제1항에 있어서, 상기 제1 개체군은 상기 메모리의 물리적 구조에 대응하는 것인 방법.
  3. 제2항에 있어서, 상기 물리적 구조는 소거 단위인 방법.
  4. 제1항에 있어서, 상기 저장 소자들 각각은 제1 소스-드레인 영역 및 제2 소스-드레인 영역을 갖고, 상기 제1 세트의 바이어스 조건들 및 제2 세트의 바이어스 조건들은 소스 드레인 영역들에서 상이한 전압 레벨들을 사용하는 것인 방법.
  5. 제4항에 있어서, 상기 비휘발성 메모리는 NAND 아키텍춰를 갖고, 선택된 저장 소자의 소스-드레인 영역의 전압 레벨은 선택된 저장 소자의 NAND 스트링의 선택되지 않은 저장 소자들 상의 게이트 전압 레벨에 의해 결정되는 것인 방법.
  6. 제4항에 있어서, 상기 비휘발성 메모리는 NAND 아키텍춰를 갖고, 선택된 소자의 소스-드레인 영역 상의 전압 레벨은 선택된 저장 소자의 NAND 스트링의 비트-라인 전압 레벨에 의해 결정되는 것인 방법.
  7. 제1항에 있어서, 상기 분포의 이동을 결정하는 단계는 그 분포가 상기 제2 세트의 바이어스 조건들에 응답하여 테일(tail)을 발달시키는지 여부를 결정하는 것을 포함하는 방법.
  8. 제1항에 있어서, 상기 분포 내의 이동을 결정하는 단계는 그 이동이 소정의 기준을 초과하는지 여부를 결정하는 단계를 포함하는 것인 방법.
  9. 제8항에 있어서,
    상기 프로그래밍에 앞서 복수개의 프로그램-소거 사이클들에 상기 제1 개체군을 적용시키는 단계를 추가로 포함하는 방법.
  10. 제8항에 있어서, 상기 분포 내의 이동을 결정하는 단계는 상기 제1 개체군의 1개 이상의 소자들의 역치 값이 상기 제2 세트의 바이어스 조건들에 응답하여 소정의 값을 초과하는지 여부를 결정하는 단계를 포함하는 것인 방법.
  11. 제8항에 있어서, 상기 소정의 기준은 상기 메모리에 저장된 설정 가능한 파라메터에 기초한 것인 방법.
  12. 제1항에 있어서,
    제1 세트의 바이어스 조건들에 대응하는 역치 값들의 분포를 확립하기 위해 제2 개체군의 상기 저장 소자들을 프로그래밍하는 단계;
    제2 세트의 바이어스 조건들에 응답하여 제2 개체군의 저장 소자들에 대한 역치 값들의 분포의 이동을 순차로 결정하는 단계; 및
    제1 개체군에 대한 분포들의 이동과 제2 개체군에 대한 분포들의 이동을 비교하는 단계를 추가로 포함하는, 방법.
  13. 제1항에 있어서, 상기 방법이 상기 메모리의 초기 시험의 일부로서 수행되는 것인 방법.
  14. 제1항에 있어서, 상기 방법이 상기 메모리의 오퍼레이션에 후속하여 수행되는 것인 방법.
  15. 제14항에 있어서, 상기 방법이 에러 정정 코드(ECC) 응답에 응답하여 수행되는 것인 방법.
  16. 제14항에 있어서, 상기 방법이 수행된 오퍼레이션들의 수에 응답하여 수행되는 것인 방법.
  17. 제14항에 있어서, 상기 메모리는 제어기를 추가로 포함하고, 상기 결정 단계는 제어기에 의해 수행되는 것인 방법.
  18. 제1항에 있어서, 상기 제1 개체군은 무작위로 선택되는 것인 방법.
  19. 제1항에 있어서,
    상기 결정에 응답하여 상기 제1 개체군을 논리적으로 재매핑하는 단계를 추가로 포함하는 방법.
  20. 제1 세트의 바이어스 조건의 적용에 응답하여 저장 소자를 통해 제1 전류 레벨에 의해 결정된 상태로 상기 저장 소자들 중의 첫번째 것을 프로그래밍하는 단계;
    제1 세트의 바이어스 조건들과 상이한 제2 세트의 바이어스 조건들을 제1 저장 소자에 적용시키는 단계;
    제2 세트의 바이어스 조건들을 적용시키는 것에 응답하여 제1 저장 소자를 통해 전류 레벨을 지시하는 파라메터들을 결정하는 단계; 및
    상기 제1 저장 소자가 상기 파라메터의 값에 기초하여 결함있는지 여부를 결 정하는 단계를 포함하는, 복수개의 소자들을 포함하고, 상기 소자들의 데이터 상태가 이들의 전류-전압 특성의 함수인, 비휘발성 메모리의 결함있는 저장 소자들을 결정하는 방법.
  21. 제20항에 있어서, 상기 제2 세트의 바이어스 조건들은 제1 세트의 바이어스 조건들에서 제어 게이트 전압보다 낮은 제어 게이트 전압을 포함하고, 상기 제1 저장 소자가 결함있는지 여부를 결정하는 단계가
    상기 제2 세트의 바이어스 조건들을 적용시키는 것에 응답하여 제1 저장 소자를 통한 전류 레벨이 상기 제1 전류 레벨 이상인지 여부를 결정하는 단계를 포함하는 것인 방법.
  22. 제21항에 있어서,
    상기 제1 저장 소자를 프로그래밍하기에 앞서 상기 제1 저장 소자를 복수의 프로그램-소거 사이클들에 적용시키는 단계를 추가로 포함하는 방법.
  23. 제22항에 있어서, 상기 프로그램-소거 사이클들의 수가 천 이상인 방법.
  24. 제22항에 있어서, 상기 방법이 상기 메모리의 초기 시험의 일부로서 수행되는 것인 방법.
  25. 제21항에 있어서, 상기 제2 세트의 바이어스 조건들의 제어 게이트 전압이 제로 볼트인 방법.
  26. 제20항에 있어서, 상기 제2 세트의 바이어스 조건들은 상기 제1 세트의 바이어스 조건들에서 제어 게이트 전압보다 큰 제어 게이트 전압을 포함하고, 상기 제1 저장 소자가 결함인지 여부를 결정하는 단계는
    상기 제2 세트의 바이어스 조건들을 적용시키는 것에 응답하여 제1 저장 소자를 통한 전류 레벨이 상기 제1 전류 레벨 이하인지 여부를 결정하는 단계를 포함하는 것인 방법.
  27. 제26항에 있어서, 상기 제2 세트의 바이어스 조건들의 제어 게이트 전압이 상기 제1 세트의 바이어스 조건들의 제어 게이트 전압의 두배인 방법.
  28. 제20항에 있어서, 상기 제2 세트의 바이어스 조건들은 상기 제1 세트의 바이어스 조건들의 소스-드레인 영역 전압과 상이한 소스-드레인 영역 전압을 포함하는 것인 방법.
  29. 제28항에 있어서, 상기 제1 저장 소자가 결함있는지 여부를 결정하는 단계는
    제1 세트의 바이어스 조건들을 적용시키는 것에 응답하는 것과 같이 제1 저장 소자를 통해 동일한 전류 레벨을 얻는데 필요한 제어 게이트 전압의 변화를 결 정하는 단계를 포함하는 것인 방법.
  30. 제29항에 있어서, 상기 제1 저장 소자가 결함있는지 여부를 결정하는 단계는
    고정된 기준에 대해 제어 게이트 전압의 변화를 비교하는 단계를 추가로 포함하는 것인 방법.
  31. 제28항에 있어서, 메모리는 NAND 형 아키텍춰를 갖고, 상기 제1 저장 소자의 소스 드레인 영역에서 전압은 제1 저장 소자와 동일한 NAND 스트링에서 1개 이상의 다른 저장 소자들의 제어 게이트 전압에 관련된 것인 방법.
  32. 제20항에 있어서, 상기 방법은 상기 메모리의 초기 시험의 일부로서 수행되는 것인 방법.
  33. 제20항에 있어서, 상기 방법이 상기 메모리의 오퍼레이션에 후속하여 수행되는 것인 방법.
  34. 제20항에 있어서, 상기 방법이 에러 정정 코드(ECC) 응답에 응답하여 수행되는 것인 방법.
  35. 제20항에 있어서, 상기 방법이 수행된 오퍼레이션들의 수에 응답하여 수행되 는 것인 방법.
  36. 제20항에 있어서, 상기 제1 저장 소자는 무작위로 선택되는 것인 방법.
  37. 제20항에 있어서,
    상기 제1 저장 소자가 결함있는지 여부를 결정하는 상기 단계에 응답하여, 상기 제1 저장 소자를 논리적으로 재매핑하는 단계를 추가로 포함하는 방법.
  38. 비휘발성 반도체 메모리 유닛;
    메모리 유닛에 접속 가능한 프로그래밍 회로;
    메모리 유닛에 접속 가능한 바이어스 회로;
    메모리 유닛에 접속 가능한 감지 회로; 및
    프로그래밍 회로에 접속 가능한 제어 유닛을 포함함으로써, 메모리 유닛이 데이터 상태, 및 바이어스 및 감지 회로로 프로그램될 수 있고, 메모리 유닛의 데이터 상태는 검증될 수 있고, 바이어스 조건들의 인가된 세트에 응답하여 이전에 검증된 메모리 유닛을 통해 흐르는 전류가 결정될 수 있고, 이전에 검증된 메모리 유닛은 그와 같이 결정된 예상 외의 전류에 응답하여 결함있는 것으로서 식별되는 것인 메모리 시스템 회로.
  39. 제38항에 있어서, 상기 메모리 유닛은 직렬로 접속된 복수개의 메모리 트랜지스터들을 포함하고, 메모리 트랜지스터들 각각은 플로팅 게이트 및 제어 게이트를 포함하고, 상기 메모리 트랜지스터들 중의 적어도 하나는 프로그램되고, 검증되도록 선택되고, 선택된 트랜지스터가 결함인지 여부를 결정하기 위해 순차로 바이어스되는 것인 메모리 시스템 회로.
  40. 제39항에 있어서, 선택되지 않은 메모리 트랜지스터들의 상기 제어 게이트들은 선택된 메모리 트랜지스터가 검증될 때 인가된 제1 전압 및 선택된 메모리 트랜지스터가 결함인지 여부를 결정하기 위해 선택된 메모리 트랜지스터가 순차로 바이어스될 때 인가된 제1 전압과 상이한 제2 전압을 갖는 것인 메모리 시스템 회로.
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