CN1853241A - 识别具有较差的亚阈斜率或较弱的跨导的非易失存储器元件的方法 - Google Patents

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Abstract

本发明提出用于对具有较差的亚阈斜率与降低的跨导的单元进行识别的若干方法。第一组技术集中于降级的存储元件的较差的亚阈特性，其通过使单元循环，随后将所述单元编程为高于接地状态的一状态，随后用低于此状态的阈电压的一控制栅极电压读取所述单元，以检验所述单元是否仍导通。第二组实施例集中于较弱的跨导特性，其是通过用超过所述阈电压很多的一控制栅极电压读取已编程的单元。第三组实施例改变所述存储元件的源极－漏极区域处的电压电平。在偏压条件的此偏移下，好的存储元件的电流－电压曲线是相对稳定的，而降级的元件则显示一较大的偏移。所述偏移量可用于区分好的元件与坏的元件。

Description

识别具有较差的亚阈斜率或较弱的跨导的 非易失存储器元件的方法
技术领域
本发明大体上涉及非易失存储器及其操作，且更特定地涉及存储器的有缺陷存储元件的判定。
背景技术
本发明的原理可应用于目前现有的和预期将使用正在研发的新技术的不同类型的非易失存储器。然而，关于以快闪电可擦除和可编程只读存储器(EEPROM)为例来描述本发明的实施，其中存储元件为浮动栅极(floating gate)。
目前商业产品中普通的是一快闪EEPROM阵列的每个浮动栅极存储元件通过二进位模式的操作来存储数据的单个位，其中将浮动栅极晶体管的两个范围的阈电平定义为存储电平。一浮动栅极晶体管的阈电平对应于存储于其浮动栅极上的电荷电平的范围。除减小存储器阵列的尺寸外，趋向于通过在每个浮动栅极晶体管中存储多于一个数据位来进一步增加此种存储器阵列的数据存储的密度。此通过将多于两个阈电平定义为用于每个浮动栅极晶体管的存储状态而完成，四个此种状态(每个浮动栅极存储元件2个数据位)现已包含于商业产品中。预期将有更多存储状态，例如每个存储元件16个状态。每一浮动栅极存储器晶体管具有阈电压的某一总范围(窗口)，其中可对其实际操作，且将所述范围划分为为其定义的状态的数目加上状态之间的边界以允许对其清楚地相互区分。朝向较低功率系统的趋势引起一较小的可用阈电压窗口，其进一步加剧此问题。
此对于不同类型的快闪EEPROM单元阵列为真实的。一种设计的NOR阵列使其存储器单元连接于相邻位(列)线之间且控制栅极连接至字(行)线。个别单元含有一个浮动栅极晶体管(具有或不具有与其串联而形成的一选择晶体管)或由单个选择晶体管分离的两个浮动栅极晶体管。在以全文引用的方式并入本文的以下美国专利案和SanDisk公司的申请中的申请案中给出此种阵列及其在存储系统中的使用的实例：专利号5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192与6,151,248，和2000年2月17日申请的序列号09/505,555，和2000年9月22日申请的09/667,344。
一种设计的NAND阵列具有若干存储器单元，例如8个、16个或甚至32个，所述存储器单元通过两端中任一端的选择晶体管以串联字符串的形式连接在一位线与一参考电平之间。字线与不同串联字符串中的单元的控制栅极相连接。在以全文引用的方式并入本文的以下美国专利案中给出此种阵列及其操作的相关实例：5,570,315、5,774,397与6,046,935和2001年6月27日申请的美国专利申请案序列号09/893,277。在Raul-AdrianCernea申请的标题为“Highly Compact Non-Volatile Memory and Method Thereof”和Raul-Adrian Cemea与Yan Li申请的“Non-Volatile Memory and Method with ReducedSource Line Bias Errors”的美国专利申请案中给出其它实例，两个申请案都在2002年9月24日申请且以引用的方式并入本文。
有时，已知闪存单元将经受较差的亚阈斜率或较弱的跨导。有时将这些单元称为gm降级单元且其通常具有不合意的电流-电压(I-V)特征。所述单元具有降低的的传导率，但更重要的是由其亚阈斜率定义的其关闭特征很差。因此，所述单元仍以阈电压以下的栅极电压进行传导，意味着其具有较大的能力可被错误地读取。
图1将该gm降级单元与一性能良好的单元的一典型I-V曲线进行比较，其中用对数标度显示电流。在此图中，用空心方形显示一性能良好的(或“优良”)单元并用黑色菱形显示具有降级跨导的一“坏的”单元。已将两种单元编程为由响应于控制栅极电压Vcg＝V1的漏-源极电流电平IDS＝I1定义的目标状态。除此点之外，两条曲线不相同，坏的单元具有用于较高电压的一较低电流(降级跨导)和用于较低Vcg值的一较高电流(较差的亚阈斜率部分)。随着存储器循环，这些单元变得更差且如果允许循环损害缓和，那么可改善所述单元的特征。因此，很可能某种类型的充电模型(例如界面状态)可起作用而引起较差的亚阈斜率和降低的的跨导。如果亚阈斜率变差至甚至在栅极电压低于单元阈时单元仍在传导的程度，那么这些单元可引起存储数据受破坏。如果读取条件变化，那么此将显著减小读取边界并使单元极易受“转换位”影响。例如，将可能由与某些存储器状态目标值相对应的程序校验条件来确定线交叉的点I1-V1，所述目标值常相差用于此状态的控制读取电压的某边界。因此，对应于此读取电压的坏单元的电流电平将不同于好单元的电流电平，即使将其两者都编程为相同状态。事实上，由于某些单元从编程状态转换为擦除状态而使存储器在循环之后发生故障时，通常可见此现象。此外，已发现坏的单元趋于用比好的单元更快的速度自其编程值漂移。
虽然论述是以闪存单元为根据，但更通常的为其对于任何使用基于晶体管的非易失存储元件的存储器将为正确的，所述存储元件中由电流-电压特性决定写入数据状态，例如电介质存储元件。在其破坏存储数据之前识别经受此种现象的单元的方法将是非常有利的。
发明内容
本发明提出用于对具有较差的亚阈斜率和降低的跨导的单元进行识别的若干方法。其允许将一降级单元相对一良好性能单元的I-V特征的显著差异用于识别降级单元并在其引起数据破坏之前从存储器的有用部分将其移除。第一组技术集中于降级的存储元件的较差的亚阈特性：将单元编程为接地状态以上的一状态并用此状态的阈电压以下的一控制栅极电压对其读取。良好性能的元件将完全关闭且本质上不具有漏-源极电流，而有缺陷的单元仍将产生一可测量的量的电流。如果对于一新的存储器在测试期执行此过程，那么可首先循环所测试的元件以增加此效应。在一示范性实施例中，用设置为接地的控制栅极读取编程的元件并将一低电流电平阈用于区分降级单元与好的单元。
第二组实施例集中于降级存储元件的较弱的跨导特性：将单元编程为接地状态以上的一状态并随后用高出此状态阈电压很多的一控制栅极电压(比如约两倍于Vth)对其读取。由于好的单元在此增加电压处比降级单元具有显著更高的漏-源极电流，所以可基于此而对其区分。与其他方法一样，在测试一新装置或在其使用后，可响应于某些时序或使用标准或动态响应于一误差指示而使用所述技术。可在单元级上或在一块(或其它存储器的细分)级上标出有缺陷的元件。
第三组实施例改变存储元件的源-漏极区域处的电压电平。在一NAND型架构中，可通过改变在读取操作期间施加于非选择控制栅极的读取或过驱动电压，或通过直接提升位线上的电压电平而实现上述目的。在偏压条件中此偏移之下一好的存储元件的电流-电压曲线是相对稳定的，而降级元件显示出更大的偏移。偏移量可用于区分好的元件与坏的元件。
由于降级单元经常一群集方式出现，所以常有意义的是基于块或其它存储器结构来执行测试。例如，在第三组实施例中，可确定对单元的一块的阈电平分布。随着非选择单元上读取电压改变，分布将偏移。特定地，如果读取电压降低，那么块中任何坏的单元显现出分布的一尾迹的发展而仅特性良好的细胞的块将维持较紧凑的分布。因此，通过改变偏压条件和寻找阈电压分布中一尾迹的发展，可识别并移除一坏的块。
本发明的其它方面、特征和优点包含于以下的示范性实施例的描述中，应结合附图做出所述描述。
附图说明
图1为具有较差的亚阈斜率和较弱的跨导的一存储元件的实例。
图2为一非易失存储器系统的方块图，其中可实施本发明的不同方面。
图3说明图2的存储器阵列为NAND型时的一现有电路和组织。
图4展示一截面图，其沿着在一半导体基板上形成的一NAND型存储器阵列的一列而截取。
图5提供图2-5的NAND存储器单元的实例操作电压的表格1。
图6展示具有循环的亚阈斜率降级。
图7说明由相邻元件中读取电压改变而引起的一个存储元件中的阈电压偏移。
图8说明由读取电压改变而引起的存储元件的一块中的阈电压偏移。
具体实施方式
实例非易失存储器系统
参看图2至5，描述一示范性非易失存储器系统，其中实施本发明的不同方面，从而提供特定范例。(图2至5从以引用的方式并入本文的美国专利号6,456,528修改而得，且其中进一步对其详细描述)图2为一闪存系统的方块图。存储器单元阵列1包含排列为一矩阵的多个存储器单元M，由列控制电路2、行控制电路3、c源极控制电路4和c-p井控制电路5对其控制。将列控制电路2连接至存储器单元阵列1的位线(BL)以用于读取存储器单元(M)中存储的数据、用于确定程序操作期间存储器单元(M)的状态，和用于控制位线(BL)的电位电平以促进编程或抑制编程。将行控制电路3连接至字线(WL)以选择字线(WL)的一个、施加读取电压、施加与列控制电路2控制的位线电位电平相组合的一程序电压，和施加其上形成有存储器单元(M)的一p型区域(图4中标记为“c-p井”11)的电压相耦合的一擦除电压。c源极控制电路4控制连接至存储器单元(M)的一共同源极线(图3中标记为“c源极”)。c-p井控制电路5控制c-p井电压。
由列控制电路2读取存储器单元(M)中存储的数据并通过一I/O线和一数据输入/输出缓冲器6将其输出至外部I/O线。将存储于存储器单元中的程序数据通过外部I/O线输入至数据输入/输出缓冲器6，并传送至列控制电路2。将外部I/O线连接至一控制器20。
将用于控制闪存装置的命令数据输入至连接于外部控制线的一命令界面，所述外部控制线与控制器20相连接。命令数据将所请求的是哪种操作通知于闪存。将输入命令传送至一状态机8，其控制列控制电路2、行控制电路3、c源极控制电路4、c-p井控制电路5和数据输入/输出缓冲器6。状态机8可输出闪存的状态数据，例如就绪/忙碌(READY/BUSY)或成功/失败(PASS/FAIL)。
控制器20连接或可连接于一主机系统，例如个人计算机、数码相机或个人数字助理。由主机发起诸如存储数据至存储器阵列1或从存储器阵列1读取数据的命令，并分别提供或接收这些数据。控制器将这些命令转换为命令电路7可解译和执行的命令信号。控制器通常也含有缓冲存储器，用于将用户数据写入存储器阵列或自其读取。典型的存储器系统包含含有控制器20的一个集成电路芯片21，和每一个都含有一存储器阵列与相关控制、输入/输出与状态机电路的一个或一个以上集成电路芯片22。当然，趋势是将系统的存储器阵列和控制器电路一起整合在一个或一个以上集成电路芯片上。可将存储器系统嵌入并作为主机系统的一部分，或可包含于一存储卡中，所述存储卡可用可抽取的方式插入主机系统的连接插座。此卡可包含整个存储器系统，或控制器与存储器阵列，而可能在独立的卡中提供相关的外围电路。
参看图3，其中描述存储器单元阵列1的实例结构。将NAND型的一快闪EEPROM作为实例描述。在一特定实例中，将存储器单元(M)分为1,024个块。同时擦除每一块中存储的数据。因此，块为可同时擦除的多个细胞的最小单位。在每一块中，在此实例中，存在8,512列，所述列分为偶数列和奇数列。位线也分为偶数位线(BLe)和奇数位线(BLo)。将在每一栅电极处连接至字线(WL0至WL3)的四个存储器单元串联连接以形成一NAND单元单位。将所述NAND单元单位的一个终端通过一第一选择晶体管(S)而连接至对应位线(BL)，所述第一选择晶体管的栅电极耦合于一第一选择栅极线(SGD)，并将另一终端通过一第二选择晶体管(S)而连接至c源极，所述第二选择晶体管的栅电极连接于一第二选择栅极线(SGS)。虽然出于简洁而展示每一单元单位中包含四个浮动栅极晶体管，但可使用更多数目的晶体管，例如8个、16个甚至32个。
在此实例中，在用户数据读取和编程操作期间，同时选择4,256个单元(M)。所选择单元(M)具有相同字线(WL)，例如WL2，和相同种类的位线(BL)，例如偶数位线BLe0至BLe4255。因此，可同时读取或编程532个字节的数据。此同时读取或编程的532字节的数据逻辑上形成一“页”。因此，一个块可存储至少八页。当每一存储器单元(M)存储两个位的数据时，即多层单元的情况，在每单元存储两位的情况下一个块存储16页。在此实施例中，每个存储器单元的存储元件(在此情况中为每个存储器单元的浮动栅极)存储两位的用户数据。
图4展示图3中示意性显示的所述类型的NAND单元单位在位线(BL)方向的截面图。在一p型半导体基板9的一表面处，形成一p型区域c-p井11，由一n型区域10封闭所述c-p井以使所述c-p井与所述p型基板绝缘。通过一第一接触孔(CB)与一n型扩散层12将n型区域10连接至由一第一金属MO制成的一c-p井线。通过第一接触孔(CB)与一p型扩散层13将p型区域c-p井11也连接至所述c-p井线。将所述c-p井线连接至c-p井控制电路5(图2)。
每一存储器单元具有一浮动栅极(FG)，其存储对应于正储存在所述单元中的数据的一定量的电荷，字线(WL)形成栅电极，且漏与源电极由n型扩散层12组成。浮动栅极(FG)通过一穿隧氧化膜(14)而形成于c-p井的表面上。字线(WL)通过一绝缘膜(15)堆叠于浮动栅极(FG)上。源电极通过第二选择晶体管(S)和第一接触孔(CB)连接至由第一金属(M0)组成的共同源极线(c源极)。共同源极线连接至c源极控制电路(4)。通过第一选择晶体管(S)、第一接触孔(CB)、第一金属(M0)和第二接触孔(V1)间的一中间布线将漏电极连接至由第二金属(M1)组成的位线(BL)。所述位线连接至列控制电路(2)。
图5的表格1总结了所施加的用以操作存储器单元阵列1的电压，在一特定实例中，每一存储器单元的浮动栅极存储两个位，即具有状态″11″、″10″、″01″、″00″中的一种。此表格显示选择字线″WL2″与位线″BLe″用于读取和编程的情况。通过将c-p井提升至20V的擦除电压并将一所选择块的字线(WL)接地，可擦除所选择块的数据。由于将未选择块的字线(WL)、位线(BL)、选择线(SG)与c源极全部置于浮动状态，所以其也提升至接近20V，此是由于与c-p井的电容性耦合。因此，将一强电场仅施加于所选择存储器单元(M)的穿隧氧化膜14(图4与图5)，并在穿隧电流流过穿隧氧化膜14时擦除所选择存储器单元的数据。在此实例中，所擦除单元为四个可能编程状态的一种，即″11″。
为在编程操作期间在浮动栅极(FG)中存储电子，将所选择字线WL2连接至一程序脉冲Vpgm并将所选择字线BLe接地。另一方面，为了禁止在不进行编程的存储器单元(M)上的程序，将对应位线BLe和未选择的位线BLo连接至一电源的Vdd，例如3V。将未选择的字线WL0、WL1与WL3连接至10V，将第一选择栅极(SGD)连接至Vdd，并将第二选择栅极(SGS)接地。因此，将正在编程的存储器单元(M)的通道电位设定为0V。由于与字线(WL)的电容性耦合提升了通道电位，所以程序禁止中的通道电位上升至大约6V。如以上解释，在编程期间将一强电场仅施加于存储器单元(M)的穿隧氧化膜14，且穿隧电流以与抹除时的方向相反的方向流过穿隧氧化膜14，随后逻辑状态从″11″改变为其它状态″10″、″01″或″00″中的一种。
在读取与校验操作中，将选择栅极(SGD与SGS)与未选择字线(WL0、WL1与WL3)提升至4.5V的读取通过电压以使其成为通过栅极。将所选择字线(WL2)连接至一电压，为每一读取与校验操作指定所述电压的电平，以便确定所关心的存储器单元的阈电压是否已达到此电平。例如，在读取10操作中，将所选择字线WL2接地，因此要侦测阈电压是否高于0V。在此读取情况中，可以说读取电平为0V。在校验(VERIFY)01操作中，将所选择字线WL2连接至2.4V，因此要校验阈电压是否已达到2.4V。在此校验情况中，可以说校验电平为2.4V。
将所选择位线(BLe)预先充电至一高电平，例如0.7V。如果阈电压高于读取或校验电平，由于非传导性存储器单元(M)，所关心的位线(BLe)的电位电平维持在高电平。另一方面，如果阈电压低于读取或校验电平，由于传导性存储器单元(M)，所关心的位线(BLe)的电位电平降低至一低电平，例如小于0.5V。以下解释读取与校验操作的其它细节。
识别具有较差的亚阈斜率与降低的跨导的单元的方法
如背景部分中所述，已知非易失存储元件会经受较差的亚阈斜率或较弱的跨导(gm)，所述情形有时称为gm降级。本发明提出在经受此现象的单元破坏所存储数据之前对其进行识别的方法。虽然使用错误校正码(ECC)和其它技术可允许存储器处理一定数量的错误，但如果存在过多单元降级，那么这些技术将会失败且会破坏数据。然而，一降级单元对一良好性能单元的I-V特征的差异可用于识别降级单元并在降级单元引起数据破坏之前从存储器的有用部分使其移除。本发明提出对具有较差的亚阈斜率与降低的跨导的单元进行识别的三种方法。
虽然由于不同原因(例如氧化物陷阱、源极/漏极区域未覆盖栅极或其它未完全了解的原因)，较差的亚阈斜率与低跨导可能升高，但很清楚，在存储器循环时所述单元将变得更差，同时也很清楚，如果允许减轻循环损坏，那么可以改善所述单元特征。此在图6中显示，其中新的好的单元的I-V曲线(黑方形603)与所述单元经过很大数目(大于104)的循环后的曲线的差别很小，而坏的单元在经过同样数目的循环(空心菱形605)之后显示甚至比新的坏的单元(黑菱形601)更坏的特性。如图6中可见，高度循环的坏的单元的I-V曲线在此半对数图中几乎为直线且非常平坦。
虽然所述机制的细节对本发明并不重要，但某些类型的充电模式，例如界面状态，可能在导致较差的亚阈斜率和降低的跨导中起作用。例如，如果所选择元件对应于图4的NAND结构中的WL20，那么一可能的机制可为WL2_0与WL3_0之间的n型扩散层的边缘处的电介质中的陷阱。在美国专利申请案序号10/052,924中更详细地描述界面状态，所述申请案申请于2002年1月18日，其内容以引用的方式并入本文。如果亚阈斜率劣化至即使栅极电压低于单元阈时单元仍然导通的程度，那么所述有缺陷的单元可导致破坏所存储的数据。此显著减小读取边界并且如果读取条件变化，就使单元易于“转换位”，且由于某些单元从编程状态偏移为擦除状态而使存储器在循环后故障时，通常可看到此现象。
本发明提出用于确定存储器的有缺陷元件的若干实施例。可在测试时在一新的存储器上执行所述不同方法，或在存储器已操作之后执行所述方法。由所述方法获得的信息随后可用于在单元级和更大结构(例如擦除或编程的单位)级两者上标出存储器的有缺陷的部分，或者，如果在测试时执行所述方法，如果发现过多数目的有缺陷元件，那么可以确定整个芯片是有缺陷的。所有方法通过查看在不同于所述元件受编程而达到的状态的程序校验条件的条件下元件的偏压特性来测试元件。第一组实施例通过查看低控制栅极电压下的电流量来查看经受循环的单元的亚阈特性，第二组实施例查看单元在增加的阈电压下的跨导，第三组实施例查看响应于源极/漏极电压电平变化的阈电压的偏移。
参看图6说明所述第一方法，其使用以下事实，即，在循环后，即使在低于阈电压的栅极电压下，降级单元仍然具有显著的传导性。所述方法通过多次(比如约104次)循环存储器而开始，且随后将所有存储器单元编程至一高阈状态。由于执行所述程序擦除循环不是为了存储数据，所以其不需要包含校验过程，且因此，与所述程序擦除循环实际存储数据时相比，在循环为测试过程的一部分时，可更快地执行所述程序擦除循环。在此情况下，所述大数目的程序擦除循环只需适当好地模拟该大数目的循环在存储元件上的效果。相反，在正常操作时期后测试装置时，所述循环将自然发生。在两种情况下，实际测试装置时，将所选择存储元件编程至对应于校验条件的阈状态，其中不同曲线在I1、V1处交叉。虽然新的单元的曲线(601，603)在低于V1时显著不同，但此差异在循环后变得更明显(605，607)。
在将单元循环和编程至高阈电压状态之后，随后降低栅极电压并读取单元。为识别降级单元，可增加感测时间。如果发现单元在此降低的的栅极电压下可导通，那么将所述单元识别为具有较差的亚阈斜率的单元，且不再用于数据存储。良好性能的单元在这些条件下将具有最小的传导性。例如，在图6的数据的情况下，在循环后将降级的和正常的单元都编程至一阈电压V1。如果现在在Vcg＝～0伏特的栅极电压下读取单元，那么正常单元将不传导任何明显的电流。然而，降级单元仍将传导比I′大的电流，比如几个毫微安。例如，如果将侦测阈设定为1nA，那么可容易识别降级单元。可将侦测阈设定为预定值，例如使用一可设定的参数。(对于此实施例和其它实施例，虽然根据测量响应于一组所施加的偏压电压的电流来描述感测过程，但也可能使用其它感测方法，其中测量除电流之外的某其它参数(电压、时间、频率等)，但所述其它参数应能指示单元的I-V曲线。)
此方法和以下论述的其它方法，在测试新的芯片时或在其运行一段时间后，在一单元级或以存储器的更大逻辑或物理单位来执行。例如在测试期间，通过某种选择过程或随机地选择存储器的若干区段或编程单位，并检查所述区段或编程单位。或者，可检查全部存储器，可以使用循环也可不使用循环。如果坏区域的数目较小，那么可以逻辑上重新映射所述坏区域；然而，由于存储器的坏的部分常由于处理或其它问题而趋于出现在电路小片的延伸区域，所以坏区域错误可群集化且拒收整个电路小片可能更好。如果在操作存储器期间替代执行测试，那么其可响应若干操作、一定量的操作时间、主机或存储器中随机数目的事件，响应错误校正码(ECC)结果、编程或擦除困难或存储器内数据的周期性移动。由此方式，可通过与擦洗或更新过程相同的机制，或可能结合擦洗或更新过程来触发测试，美国专利号5,532,962与6,151,246中说明所述擦洗或更新过程和ECC方法，所述专利以引用的方式并入本文。例如，随机数目的事件(主机或存储器事件)之后，为确定存储器困难，可检查任意组块，以避免因存储器困难发展过度而引起数据丢失。
本发明之第一实施例通过查看单元在低于其校验电压的栅极电压下的电流电平来查看亚阈区域，第二实施例查看存储元件在增加的栅极电压下的降级跨导。图1再次显示一正常单元的I-V曲线对一降级单元的I-V曲线，其中将所述两单元编程为在点V1、I1处进行校验。如实心菱形曲线所示，降级存储元件的电流传导能力减小，换句话说，其跨导已降级。如果单元处于此状态，那么通过在高的栅极电压下感测并将侦测阈设定为相对大的电流，可区分正常单元和降级单元。例如在图1的数据的情况中，如果在V′(至少比V1大一些，例如V′≈2V)的栅极电压下读取单元，那么对于坏的单元，降低的的跨导(较差的gm)将引起降低很多的电流。(应再次注意，电流是用对数标度绘制。)如果将侦测阈设定为值I′(在V′处其位于两曲线之间)，例如I′值为数百毫微安，那么在Vcg＝V′的偏压条件下进行读取时，可区分降级单元和正常单元。
本发明的前两个实施例相对于校验条件而改变控制栅极电压，在第一实施例中使用较低值，在第二实施例中使用较高值，而第三组实施例主要基于改变存储元件的源极-漏极区域处的偏压电平。在NAND型架构中，可通过改变Vread的值而实施上述目的，Vread是施加于非选择字线的电压，例如在图3中，所选择元件对应于WL_2时非选择字线为WL_1或WL_3。如以上关于图5所描述，正读取一所选择元件(WL2上)时，通过施加过驱动读取电压Vread，非选择元件使其字线(WL_0、WL_1、WL_3)完全开启。所述实例为正常读取而使用Vread＝4.5V。第三组实施例查看单元的阈电压相对于源极-漏极区域的偏压条件的变化的稳定性；对于NAND型与NOR型架构两者，此可通过直接改变位线电平来实施，而对于NAND型结构，此也可以通过改变的Vread值来实施。
第三组实施例利用降级单元的特性，即，在改变读取条件时，与良好性能的单元相比，降级单元将显示阈电压Vth的较大偏移。例如，图7显示对于不同读取电压，降级单元和良好性能单元的I-V曲线：空心方形(707)和空心菱形(705)分别对应于使用标准Vread值的典型的好与坏的单元，而黑色方形(703)和黑色菱形(701)分别对应于使用升高的Vread值的典型的好与坏的单元。(同样在此实例中，读取电压Vread表示测量一特定单元的阈电压时施加在NAND串中的其它单元上的过驱动电压。)良好性能的单元关于读取电压的偏移显示Vth的相对较小的偏移753；然而对降级单元的影响要明显得多，如较大的偏移751所示。此效应可用于识别降级单元，此是通过在不同源极/漏极偏压条件下读取单元，并确定单元的阈电压是产生较大偏移还是相对稳定。
虽然可以在一单元级上实施第三实施例的方法，但其也可在一块(或其它结构)级上实施。在此情况下，可将所述块作为整体来查看降级的效果。虽然此对于第一和第二组实施例也是正确的，但其对于第三实施例尤其实用。
图8显示两群单元的阈分布，其中相对于特定阈值Vth绘制出所述特定阈Vth的计数的对数。所述群优选地基于存储器的物理结构，例如块或物理区段，此是由于有缺陷的单元趋于物理地群集(此是由于处理或其它缺陷)，但所述技术也可应用于用其它方法选择的群。在此实例中，所述群为两个块，一个仅含有良好性能的单元(Blk A)，另一块具有一些降级单元(Blk B)。实心方形(801)和实心菱形(805)分别给出块A与块B在Vread的标准值下的阈值的分布。在两种情况下，虽然坏的单元的分布805稍微分散一些，但分布都集中在值 V附近且相当紧凑。
减小存储元件的源极-漏极处的偏压电平(例如通过降低一NAND串的非选择元件的Vread值)会引起分布的偏移。此将对应于图7中所示的每一个别单元的相同种类的偏移。由空心方形(803)的曲线所示的块A的偏移对于较高的Vth值显示较小的偏移。分布803持续保持相当紧凑。
减小读取电压导致具有降级单元的块的Vth分布中显示更明显的偏移，如空心菱形(807)所示。除了分布的中心的偏移，在分布807的高阈端显示一大的尾迹，相对于好的块A(在两种偏压条件下)与在标准Vread值下的块B自身(805)，所述尾迹导致截然不同的轮廓。随后可从活动存储器中识别并移除所述块以防止破坏数据。可基于块的轮廓(即尾迹的发展)进行识别，此是通过比较块轮廓的改变与一固定量的偏移，或比较块轮廓与其它群(例如块A)中的相对量的偏移。例如可以引入截止值，如图8中所示之Vcutoff。选择Vcutoff，使其与 V间隔足够远，从而无论偏压条件如何变化，都使良好性能的单元的全部分布都处于小于Vcutoff的位置，而具有缺陷的块中的坏的单元引起延伸超过此截止值的尾迹。Vcutoff值可基于关于一般分布的知识，以确定高于 V的边界，在所述边界处设定Vcutoff。
与先前的实例相同，可在测试期间或稍后在装置运行中时执行关于图8而说明的过程。与其它技术相同，在测试期间使用关于图8而说明的方法时，在确定存储器的质量所依据的分布之前，可使存储器(或受测试的部分)进行若干程序擦除循环。当存储器已运行后执行所述处理时，存储器芯片上的控制器或外围电路可执行所述处理。例如，控制器可使用基于可设定参数的实施而执行比较，以确定尾迹是否超过所允许的限制。
如以上所述，本发明的技术不仅可应用于具有NOR或NAND架构的闪存，而且也可用于具有其它形式的存储元件和架构的存储器。在使用包含一晶体管的存储元件(例如电介质存储器单元)的非易失存储器中所述技术是尤其有利的，其中储存于所述存储元件中的数据状态是基于所述晶体管的电流-电压特征，在标题为“Multi-StateNon-Volatile Integrated Circuit Memory Systems That Employ Dielectric Storage Elements”的美国专利申请案中描述所述电介质存储器单元的实例，所述专利由Eliyahou Harari、George Samachisa、Jack H.Yuan与Daniel C.Guterman申请于2002年10月25日，其内容以引用的方式并入本文。
虽然已结合特定实施例描述本发明的不同方面，但应了解，在附加权利要求的全部范畴内保护本发明。

Claims (40)

1.一种用于确定具有多个存储元件的一非易失存储器的质量的方法，其包含：
对所述存储元件的一第一群进行编程，以建立对应于一第一组偏压条件的阈值的一分布；和
随后，响应于一第二组偏压条件，确定所述第一群存储元件的的阈值的所述分布的偏移。
2.根据权利要求1所述的方法，其中所述第一群对应于所述存储器的一物理结构。
3.根据权利要求2所述的方法，其中所述物理结构为一擦除单元。
4.根据权利要求1所述的方法，其中所述存储元件的每一者具有一第一源极-漏极区域和一第二源极-漏极区域，且其中所述第一组偏压条件与所述第二组偏压条件在所述源极-漏极区域处使用不同的电压电平。
5.根据权利要求4所述的方法，其中所述非易失存储器具有一NAND架构，且一选定的存储元件的一源极-漏极区域上的电压电平是由所述选定的存储元件的NAND串中的未选定的存储元件上的栅极电压电平决定。
6.根据权利要求4所述的方法，其中所述非易失存储器具有一NAND架构，且一选定的存储元件的一源极-漏极区域上的所述电压电平是由所述选定的存储元件的所述NAND串中的位线电压电平决定。
7.根据权利要求1所述的方法，其中所述确定所述分布中所述偏移包含确定所述分布是否响应于所述第二组偏压条件而发展一尾迹。
8.根据权利要求1所述的方法，其中所述确定所述分布中所述偏移包含确定所述偏移是否超过一预定标准。
9.根据权利要求8所述的方法，进一步包含：
在所述编程之前，使所述第一群进行多个程序擦除循环。
10.根据权利要求8所述的方法，其中所述确定所述分布中所述偏移包含确定所述第一群的一个或一个以上元件的所述阈值是否响应于所述第二组偏压条件而超过一预定值。
11.根据权利要求8所述的方法，其中所述预定标准是基于储存于所述存储器中的可设定参数。
12.根据权利要求1所述的方法，进一步包含：
对所述存储元件的一第二群进行编程，以建立对应于所述第一组偏压条件的阈值的一分布；
随后确定所述第二群存储元件响应于所述第二组偏压条件的阈值的所述分布的所述偏移；和
比较所述第一群的分布的所述偏移与所述第二群的分布的所述偏移。
13.根据权利要求1所述的方法，其中所述方法是作为所述存储器的一初始测试的部分来执行。
14.根据权利要求1所述的方法，其中所述方法是在所述存储器的操作之后执行。
15.根据权利要求14所述的方法，其中响应于一错误校正码(ECC)响应而执行所述方法。
16.根据权利要求14所述的方法，其中响应于已执行的操作的数目而执行所述方法。
17.根据权利要求14所述的方法，其中所述存储器进一步包含一控制器，且由所述控制器执行所述确定。
18.根据权利要求1所述的方法，其中随机地选择所述第一群。
19.根据权利要求1所述的方法，进一步包含：
响应于所述确定而逻辑地重新映射所述第一群。
20.一种用于确定包含多个存储元件的一非易失存储器中的有缺陷存储元件的方法，其中所述元件的数据状态是所述元件的电流-电压特征的一函数，所述方法包含：
将所述存储元件的一第一个编程为一状态，其中由响应一第一组偏压条件的施加而流过所述存储元件的一第一电流电平确定所述状态；
施加一与所述第一组偏压条件不同的第二组偏压条件至所述第一存储元件；
确定一参数，所述参数可指示响应于所述第二组偏压条件的施加而流过所述第一存储元件的所述电流电平；和
基于所述参数的值确定所述第一存储元件是否是有缺陷的。
21.根据权利要求20所述的方法，其中所述第二组偏压条件包含低于所述第一组偏压条件中的所述控制栅极电压的一控制栅极电压，且所述确定所述第一存储元件是否是有缺陷的包含：
确定响应于所述第二组偏压条件的施加的流过所述第一存储元件的所述电流电平是否高于一第一电流电平。
22.根据权利要求21所述的方法，进一步包含：
在对所述第一存储元件进行编程之前，使所述第一存储元件经受一定数目的程序擦除循环。
23.根据权利要求22所述的方法，其中程序擦除循环的所述数目大于一千。
24.根据权利要求22所述的方法，其中所述方法是作为所述存储器的一初始测试的部分而执行。
25.根据权利要求21所述的方法，其中所述第二组偏压条件的所述控制栅极电压大约为零伏特。
26.根据权利要求20所述的方法，其中所述第二组偏压条件包含高于所述第一组偏压条件中的所述控制栅极电压的一控制栅极电压，且所述确定所述第一存储元件是否是有缺陷的包含：
确定响应于所述第二组偏压条件的施加而流过所述第一存储元件的所述电流电平是否低于一第一电流电平。
27.根据权利要求26所述的方法，其中所述第二组偏压条件的所述控制栅极电压大约是所述第一组偏压条件中的所述控制栅极电压的两倍。
28.根据权利要求20所述的方法，其中所述第二组偏压条件包含一源极-漏极区域电压，所述源极-漏极区域电压不同于所述第一组偏压条件中的一源极-漏极区域电压。
29.根据权利要求28所述的方法，其中所述确定所述第一存储元件是否是有缺陷的包含：
确定获得与响应于所述第一组偏压条件的施加而流过所述第一存储元件的电流电平相同的一电流电平所需的控制栅极电压的改变。
30.根据权利要求29所述的方法，其中所述确定所述第一存储元件是否是有缺陷的包含：
与一固定标准比较控制栅极电压的改变。
31.根据权利要求28所述的方法，其中存储器具有一NAND型架构，且所述第一存储元件的所述源极-漏极区域处的电压与所述第一存储元件所在的所述相同的NAND串中的所述其它存储元件中的一个或一个以上的所述控制栅极电压相关。
32.根据权利要求20所述的方法，其中所述方法是作为所述存储器的一初始测试的部分而执行。
33.根据权利要求20所述的方法，其中所述方法是在所述存储器的所述操作之后执行。
34.根据权利要求20所述的方法，其中响应于一错误校正码(ECC)响应而执行所述方法。
35.根据权利要求20所述的方法，其中响应于所执行操作的所述数目而执行所述方法。
36.根据权利要求20所述的方法，其中随机地选择所述第一存储元件。
37.根据权利要求20所述的方法，进一步包含：
响应于所述确定所述第一存储元件是否是有缺陷的，逻辑地重新映射所述第一存储元件。
38.一种存储器系统电路，其包含：
一非易失半导体存储器单元；
可连接至所述存储器单元的编程电路；
可连接至所述存储器单元的偏压电路；
可连接至所述存储器单元的感测电路；和
可连接至所述编程电路的一控制单元，由此可将所述存储器单元编程为一数据状态，而对于所述偏压与感测电路，由此可校验所述存储器单元的所述数据状态，且由此可确定响应于所施加的一组偏压条件而流过先前已校验的一存储器单元的一电流，且响应于如此确定的一非预期的电流，将所述先前已校验的存储器单元识别为有缺陷的。
39.根据权利要求38所述的存储器系统电路，其中所述存储器单元包含多个串联连接的存储器晶体管，所述存储器晶体管的每一个都包含一浮动栅极和一控制栅极，且其中选择所述存储器晶体管的一给定一者进行编程、校验，随后偏压，以确定所述选定的晶体管是否是有缺陷的。
40.根据权利要求39所述的存储器，其中未选定的存储器晶体管的所述控制栅极具有一第一电压和不同于所述第一电压的一第二电压，其中在校验所述选定的存储器晶体管时施加所述第一电压，在随后偏压所述选定的存储器晶体管时施加所述第二电压，以确定所述选定的存储器晶体管是否是有缺陷的。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067239A (zh) * 2008-06-17 2011-05-18 Nxp股份有限公司 控制存储器设备的编程的方法以及系统
CN101825680B (zh) * 2009-03-04 2012-05-23 中芯国际集成电路制造(上海)有限公司 阈值电压测量方法及系统
CN102737726A (zh) * 2011-04-13 2012-10-17 旺宏电子股份有限公司 存储阵列局部位线缺陷的检测方法
CN101849264B (zh) * 2007-11-07 2014-05-28 美光科技公司 响应于降级控制存储器装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7710923B2 (en) * 2004-05-07 2010-05-04 Interdigital Technology Corporation System and method for implementing a media independent handover
US8595557B2 (en) * 2005-02-23 2013-11-26 International Business Machines Corporation Method and apparatus for verifying memory testing software
US7453715B2 (en) * 2005-03-30 2008-11-18 Ovonyx, Inc. Reading a phase change memory
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7522454B2 (en) * 2006-07-20 2009-04-21 Sandisk Corporation Compensating for coupling based on sensing a neighbor using coupling
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7545679B1 (en) * 2007-12-28 2009-06-09 Freescale Semiconductor, Inc. Electrical erasable programmable memory transconductance testing
JP2009266349A (ja) 2008-04-28 2009-11-12 Toshiba Corp 不揮発性半導体記憶装置
KR20100096616A (ko) 2009-02-25 2010-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치에서의 입출력 제어 방법
US8054691B2 (en) * 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8560922B2 (en) 2011-03-04 2013-10-15 International Business Machines Corporation Bad block management for flash memory
KR102154499B1 (ko) * 2013-12-23 2020-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9378832B1 (en) 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
US9595342B2 (en) * 2015-01-20 2017-03-14 Sandisk Technologies Llc Method and apparatus for refresh programming of memory cells based on amount of threshold voltage downshift
JP2017111503A (ja) 2015-12-14 2017-06-22 株式会社東芝 半導体記憶装置及びその制御方法
US10431321B1 (en) * 2018-06-26 2019-10-01 Integrated Silicon Solutions, (Cayman) Inc. Embedded transconductance test circuit and method for flash memory cells
US10636503B2 (en) 2018-08-21 2020-04-28 Sandisk Technologies Llc Alteration of sensing time in memory cells
CN113821156A (zh) * 2020-06-18 2021-12-21 桑迪士克科技有限责任公司 前瞻识别潜在不可校正的误差校正存储器单元和现场对策
TWI739598B (zh) * 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
EP0675502B1 (en) 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5663901A (en) 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5257225A (en) * 1992-03-12 1993-10-26 Micron Technology, Inc. Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5532962A (en) 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
JPH0628898A (ja) * 1992-07-10 1994-02-04 Fujitsu Ltd 不揮発性半導体記憶装置の試験方法
US5428621A (en) 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
US5357463A (en) * 1992-11-17 1994-10-18 Micron Semiconductor, Inc. Method for reverse programming of a flash EEPROM
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3274008B2 (ja) * 1993-10-28 2002-04-15 ニスカ株式会社 画像形成方法
DE69426818T2 (de) 1994-06-10 2001-10-18 Stmicroelectronics S.R.L., Agrate Brianza Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
DE69529367T2 (de) 1994-08-19 2004-01-22 Kabushiki Kaisha Toshiba, Kawasaki Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5675546A (en) 1996-06-07 1997-10-07 Texas Instruments Incorporated On-chip automatic procedures for memory testing
US5890192A (en) 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5909449A (en) 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US5978278A (en) * 1997-11-24 1999-11-02 Aplus Integrated Circuits, Inc. Flash memory having low threshold voltage distribution
JP2000173300A (ja) * 1998-12-07 2000-06-23 Toshiba Corp 不揮発性半導体メモリのテスト方法及びテスト回路
TW439293B (en) 1999-03-18 2001-06-07 Toshiba Corp Nonvolatile semiconductor memory
JP2000276882A (ja) * 1999-03-23 2000-10-06 Nec Corp 不揮発性半導体記憶装置とその記憶データの消去方法
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
JP3886673B2 (ja) * 1999-08-06 2007-02-28 株式会社東芝 不揮発性半導体記憶装置
US6128219A (en) * 1999-10-27 2000-10-03 Stmicroelectronics, S.R.L. Nonvolatile memory test structure and nonvolatile memory reliability test method
US6426893B1 (en) 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6515889B1 (en) * 2000-08-31 2003-02-04 Micron Technology, Inc. Junction-isolated depletion mode ferroelectric memory
US6512263B1 (en) 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6857736B2 (en) * 2001-08-10 2005-02-22 Seiko Epson Corporation Ink jet recorded matter and production process therefor, and thermal transfer sheet, ink jet recording apparatus, thermal transfer apparatus, and ink jet recording medium
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6850441B2 (en) 2002-01-18 2005-02-01 Sandisk Corporation Noise reduction technique for transistors and small devices utilizing an episodic agitation
KR100456596B1 (ko) 2002-05-08 2004-11-09 삼성전자주식회사 부유트랩형 비휘발성 기억소자의 소거 방법
US6901498B2 (en) 2002-12-09 2005-05-31 Sandisk Corporation Zone boundary adjustment for defects in non-volatile memories
US6829174B2 (en) * 2003-01-30 2004-12-07 Macronix International Co., Ltd. Method of narrowing threshold voltage distribution

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101849264B (zh) * 2007-11-07 2014-05-28 美光科技公司 响应于降级控制存储器装置
CN102067239A (zh) * 2008-06-17 2011-05-18 Nxp股份有限公司 控制存储器设备的编程的方法以及系统
CN101825680B (zh) * 2009-03-04 2012-05-23 中芯国际集成电路制造(上海)有限公司 阈值电压测量方法及系统
CN102737726A (zh) * 2011-04-13 2012-10-17 旺宏电子股份有限公司 存储阵列局部位线缺陷的检测方法

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