CN115136238A - 存储器及其擦除验证方法、操作方法、存储器系统 - Google Patents

存储器及其擦除验证方法、操作方法、存储器系统 Download PDF

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Abstract

本公开实施例提供了一种存储器及其擦除验证方法、操作方法、存储器系统，其中，存储器的擦除验证方法包括：在对所述存储器中选定的存储块执行的擦除操作之后，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。

Description

存储器及其擦除验证方法、操作方法、存储器系统
相关申请的交叉引用
本公开基于申请号为202110573212.9、申请日为2021年05月25日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此以引入方式并入本公开。
技术领域
本公开实施例涉及半导体领域，特别涉及一种存储器及其擦除验证方法、操作方法、存储器系统。
背景技术
近来，具有垂直(即，以三维(3D))堆叠的存储单元的半导体存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过双堆叠工艺形成的三维非易失性存储器中的顶部层级和底部层级)、三维非易失性存储器中的每个层级中均存在多个垂直堆叠的存储单元，从而使得每个层级可单独地执行读取、编程和擦除等操作。
数据系统在操作三维非易失性存储器时，通常根据三维非易失性存储器反馈的状态(status)来判断擦除操作或编程操作是成功还是失败。一般情况下，在数据系统接收到三维非易失性存储器反馈的关于编程操作成功的状态时，会释放掉存在数据系统缓存中的数据。但由于三维非易失性存储器本身存在一些缺陷，这些缺陷不影响擦除操作或编程操作的成功，但写入的数据还是有可能发生异常，造成后续读操作的不能纠正的错误编码(UECC，Unable Error Correcting Code或者Uncorrectable Error Correction Code)，引起数据丢失(data loss)，尤其在多面编程时，一个面的数据丢失，还会引起邻近的面的数据丢失(这种情况称之为邻近面干扰(NPD，Neighbor Plane Disturb))。因此，如何防止数据丢失是本领域技术人员亟待解决的问题。
发明内容
为解决现有存在的技术问题的一个或多个，本公开实施例提出一种存储器及其擦除验证方法、操作方法、存储器系统。通过对存储器执行两种验证操作，以确定该存储块是否为坏块，以确定是否对该存储块执行编程操作，这样可以减少数据丢失的情况，进而在多面编程中也不会造成NPD现象。
本公开实施例提供了一种存储器的擦除验证方法，包括：
在对所述存储器中选定的存储块执行的擦除操作之后，对所述存储块执行第一擦除验证操作；
确定所述第一擦除验证操作的第一验证结果；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；
基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
上述方案中，所述基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作，包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
上述方案中，所述擦除验证方法还包括：
在确定对所述存储块执行所述第二擦除验证操作时，对所述存储块执行所述第二擦除验证操作；
确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
上述方案中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
上述方案中，所述擦除验证方法还包括：
在所述第二验证结果表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
上述方案中，所述第一擦除验证操作包括：向所述存储块施加擦除验证电压，感测与所述擦除验证电压对应的待验证信号；基于所述待验证信号确定所述第一擦除验证操作的第一验证结果。
上述方案中，所述存储器包括多个存储块；每一个存储块包括多个存储单元以及与所述多个存储单元分别耦接的多个字线；所述向所述存储块施加擦除验证电压，包括：
利用相同或不同电压源，向所述存储块中的所述多个字线施加所述擦除验证电压。
上述方案中，所述第二擦除验证操作包括：向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和参考电压，获得比较结果；基于所述比较结果确定所述第二验证结果。
上述方案中，所述向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压，包括：
向所述待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；
当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
经过所述预设时间后，检测所述待检测字线的剩余电压。
上述方案中，所述基于所述比较结果确定所述第二验证结果，包括：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
上述方案中，所述第二擦除验证操作通过内置在所述存储器中的字线间漏电检测电路进行。
上述方案中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
上述方案中，所述第一标记或所述第二标记存储在所述存储器中的寄存器中。
本公开实施例提供一种操作方法，包括：
对所述存储器中选定的存储执行擦除操作；
对所述存储器执行上述任一项所述的擦除验证方法，以确定所述存储块是否存在字线间漏电情况。
上述方案中，所述操作方法还包括：
若反馈的所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，判断当前执行的所述擦除操作是否达到最大擦除次数；
若判定当前执行的所述擦除操作未达到所述最大擦除次数，继续执行所述擦除操作和第一擦除验证操作，直到到达所述最大擦除次数为止；
若判定当前执行的所述擦除操作达到所述最大擦除次数，确定标记所述存储块为坏块。
本公开实施例提供了一种存储器，包括：存储阵列；所述存储阵列包括多个存储块；
以及与所述存储阵列耦接的外围电路；其中，
所述外围电路被配置为：在对所述存储器中选定的存储块执行擦除操作之后，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
上述方案中，所述外围电路包括：控制电路、电压生成器、字线驱动器和感测放大器；所述电压生成器、所述字线驱动器和所述感测放大器与所述多个存储块耦接，并被所述控制电路所控制；
所述字线驱动器被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块施加擦除验证电压；
所述感测放大器被配置为：感测与所述擦除验证电压对应的待验证信号；
所述控制电路被配置为：基于所述待验证信号确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作。
上述方案中，所述控制电路还被配置为：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
上述方案中，所述控制电路还被配置为：在确定对所述存储块执行所述第二擦除验证操作时，对所存储块执行所述第二擦除验证操作；确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
上述方案中，所述外围电路还包括：第一寄存器，被配置为：在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
上述方案中，所述外围电路还包括：第二寄存器，被配置为：在所述第二验证结果表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
上述方案中，所述外围电路还包括：字线间漏电检测电路，所述字线间漏电检测电路与所述存储块耦接；
所述字线驱动器还被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块中待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
所述字线间漏电检测电路被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压与参考电压，获得比较结果；向所述控制电路传输所述比较结果；
所述控制电路还被配置为：接收所述比较结果并基于所述比较结果向所述控制电路反馈所述第二验证结果。
上述方案中，所述控制电路还被配置为：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
上述方案中，所述外围电路还包括：第一寄存器，被配置为：在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
上述方案中，所述外围电路还包括：第二寄存器，被配置为：在所述第二验证结果表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
上述方案中，所述外围电路还包括：字线间漏电检测电路，所述字线间漏电检测电路与所述存储块耦接；
所述字线驱动器还被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块中待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
所述字线间漏电检测电路被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压与参考电压，获得比较结果；向所述控制电路传输所述比较结果；
所述控制电路还被配置为：接收所述比较结果并基于所述比较结果向所述控制电路反馈所述第二验证结果。
上述方案中，所述控制电路还被配置为：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
上述方案中，所述字线间漏电检测电路包括：比较模组；其中，
所述比较模组被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
上述方案中，所述字线间漏电检测电路还包括：隔离模组，其中，所述隔离模组被配置为：隔离所述比较模组和所述电压生成器。
上述方案中，所述比较模组包括：参考电压源和比较器，其中，
所述参考电压源被配置为：提供所述参考电压，向所述比较器输入所述参考电压；
所述比较器被配置为：检测所述待检测字线经预设时间后的剩余电压，接收所述参考电压；比较所述剩余电压与所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
上述方案中，所述隔离模组包括：隔离电容，被配置为：隔离所述比较模组和所述电压生成器。
上述方案中，所述外围电路还被配置为：在所述第一验证结果第一验证结果表明经所述擦除操作后所述存储块未被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
上述方案中，所述存储器包括三维NAND型存储器。
本公开实施例还提供了一种存储器系统，包括：
一个或多个如上述实施例中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接。
上述方案中，所述外围电路配置为，接收到第一指令；响应于所述第一指令，对所述存储器中选定的存储块执行擦除操作，对所述存储块执行第一擦除验证操作；反馈所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦或所述存储块存在字线间漏电情况时，保存第一标记；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除且所述存储块不存在字线间漏电情况时，保存第二标记；
所述存储器控制器配置为，根据所述第一标记，发出第二指令；根据所述第二标记，发出第三指令；
所述外围电路配置为，接收到所述第二指令；响应于所述第二指令，不再对所述存储块进行编程操作；接收所述第三指令；响应于所述第三指令，对所述存储块进行编程操作。
本公开实施例提供一种存储器及其擦除验证方法、操作方法、存储器系统。其中，所述擦除验证方法包括：在对所述存储器中选定的存储块执行擦除操作之后，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。本公开实施例提供的擦除验证方法，通过确定第一擦除验证操作的第一验证结果确定执行了擦除操作的选定的存储块是否通过，然后根据这个第一验证结果确定是否对该存储块执行第二擦除验证操作，以检测该存储块是否存在字线间漏电情况(经研究发现，字线间漏电是导致数据丢弃的主要因素)，通过本公开的擦除验证操作，可以有效的侦测到存储块是否为坏块，从而可以有效地避免在后续的编程操作中发生异常而造成数据丢失，如此，在多面编程中，能够将编程异常限制在本身存在异常的存储面内，减轻编程异常对其它正常存储面的影响，即减小邻面干扰带来的不利影响，也即减少了发生NPD现象的概率。
附图说明
本公开的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。
图1是根据本公开实施例提供的具有存储器的示例性系统的块图；
图2A是根据本公开实施例提供的具有存储器的示例性存储卡的示意图；
图2B是根据本公开实施例提供的具有存储器的示例性固态驱动器(SSD)的示意图；
图3是根据本公开的实施例提供的包括外围电路的示例性存储器的示意图；
图4a是根据本公开实施例提供的存储单元串示例性的电路图；
图4b是根据本公开实施例提供的存储单元串示例性的结构示意图；
图5是根据本公开实施例提供的3D存储器中单块存储块的示例性结构图；
图6是根据本公开实施例提供的包括存储阵列和外围电路的示例性存储器的块图；
图7是根据本公开实施例提供的包括两个存储面的存储器的结构示意图。
图8是相关技术中存储器执行编程操作出现的NPD现象的示意图；
图9是根据本公开实施例提供的存储器的擦除验证方法的实现流程示意图。
图10(A)和图10(B)是根据本公开实施例提供的字线间、字线与位线间漏电检测电路与存储器阵列、外围电路之间的连接关系示意图；
图11是根据本公开实施例提供的一种存储器的擦除验证方法的实现流程示意图。
图12是根据本公开实施例提供的一种存储器系统的操作方法的流程示意图。
具体实施方式
为让本公开的上述目的、特征和优点能更明显易懂，以下结合附图对本公开的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本公开，但是本公开还可以采用其它不同于在此描述的其它方式来实施，因此本公开不受下面公开的具体实施例的限制。
如本公开和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本公开实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本公开的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本公开保护范围的限制。
在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储单元串”，例如NAND串)从而存储单元串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
本公开中使用了流程图用来说明根据本公开的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程。
图1示出了根据本公开的一些方面的具体有存储器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储器系统102，其中，存储器系统102具有一个或多个存储器104和存储器控制器106；主机108可以是电子设备的处理器，如中央处理单元(CPU)或者片上系统(SoC)，其中，片上系统例如可以为应用处理器(AP)。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
具体的，存储器104可以是本公开中公开的任何存储器件，如下文详细公开的，存储器104，比如，NAND闪存存储器件(如三维(3D)NAND闪存存储器件)。
根据一些实施方式，存储器控制器106耦接到存储器104和主机108。并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并与主机108通信。在一些实施例中，存储器控制器106被设计为用于在低占空比环境中操作，比如在安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器106被设计为用于在高占空比环境中操作，比如SSD或嵌入式多媒体卡(eMMC)，其中SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器104读取的或者被写入到存储器104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦接的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦接的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器104的示意电路图。如图3所示，存储器104可以包括存储阵列301和耦接到存储阵列301的外围电路302。存储阵列301可以是NAND闪存存储阵列，其中，存储晶体管306以NAND存储单元串308的阵列的形式提供，每个NAND存储单元串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储单元串308包括串联耦接并且垂直地堆叠的多个存储晶体管306。每个存储晶体管306可以保持连续模拟值，例如，电压或电荷，其取决于在存储晶体管306的区域内捕获的电子的数量。每个存储晶体管306可以是包括浮栅晶体管的浮栅类型的存储晶体管，或者是包括电荷捕获晶体管的电荷捕获类型的存储晶体管。
上面讨论的每一个存储晶体管306(也即后述的存储单元)可以是单级存储单元或者多级存储单元，其中，单级存储单元可以是能够存储1个比特(bit)的单级单元(SLC)；多级存储单元可以是能够存储2个bit的多级单元(MLC)，能够存储3个bit的三级单元(TLC)，能够存储4个bit的四级单元(QLC)，能够存储5个bit的五级单元(PLC)等等。
再返回如图3中所示，每个NAND存储单元串308可以包括在其源极端处的源极选择栅极(SSG)310和在其漏极端处的漏极选择栅极(DSG)312。SSG 310和DSG 312可以被配置为在读取和编程操作期间激活选定的NAND存储单元串308(阵列的列)。在一些实施方式中，同一存储块304中的NAND存储单元串308的源极通过同一源极线(SL)314(例如，公共SL)耦接。换句话说，根据一些实施方式，同一存储块304中的所有NAND存储单元串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储单元串308的DSG 312耦接到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储单元串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 312和/或通过经由一个或多个SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 310而被选择或被取消选择。
再如图3中所示，NAND存储单元串308可以被组织为多个存储块304，多个存储块304的每一个可以具有公共源极线314(例如，耦接到地)。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同一存储块304上的所有存储晶体管306同时被擦除。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储单元串308的存储晶体管306可以通过字线318耦接，字线318选择存储晶体管306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦接到存储晶体管306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个存储块304中由字线318耦接的NAND存储单元串308的数量相关。每个字线318可以包括在相应页320中的每个存储晶体管306处的多个控制栅极(栅极电极)以及耦接控制栅极的栅极线。在一些实施例中，一个存储块304还可以被分成多个存储子块，每一个存储子块被称之为一个string。那么，对一个存储块执行擦除操作，也就是对存储块中包含的所有string执行擦除操作。
图4a和图4b分别示出存储单元串308的一种示例性的电路图和一种示例性的结构示意图。在该实施例中示出的存储单元串包括4个存储晶体管的情形。可以理解的是，本公开不限于此，存储单元串中的存储晶体管数量可以为任意多个，例如32个或64个。
如图4a所示，存储单元串308的第一端连接至位线BL，第二端连接至源极线SL。存储单元串308包括第一端和第二端之间串联连接的多个晶体管，包括上选择晶体管TSG、存储晶体管M1至M4以及下选择晶体管BSG。上选择晶体管TSG通过其包含的漏极选择栅极(DSG)连接至串选择线SSL，下选择晶体管BSG通过其包含的源极选择栅极(SSG)连接至地选择线GSL。存储晶体管M1至M4的栅极导体分别连接至字线WL1至WL4的相应字线318。在一些实施例中，所述漏极选择栅极(DSG)也可以称之为第一控制栅极；所述源极选择栅极(SSG)也可以称之为第二控制栅极。
如图4b所示，存储单元串308结构包括沟道柱110。在沟道柱110的中间部分包括沟道区111以及在沟道区111设置遂穿介质层112、电荷存储层113和阻挡介质层114，以形成存储晶体管M1至M4。在该实施例中，沟道区111例如由掺杂多晶硅组成，遂穿介质层112、电荷存储层113和阻挡介质层114可以分别由氮化物组成，例如氮化硅、氮氧化硅、硅或其任何组合。沟道区111用于提供选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113阻挡介质层114形成固绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，上选择晶体管TSG和下选择晶体管BSG、存储晶体管Ml至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成上选择晶体管TSG和下选择晶体管BSG的半导体层和阻挡介质层以及存储晶体管Ml至M4半导体层和阻挡介质层。
如图5所示，其示出本公开实施例提供的单存储块的三维存储器阵列的结构示意图。参考图5，存储块500包含堆叠在衬底(未示出)之上且平行于衬底表面的多个层，图5示出了四个层上的四个字线(WL)，不妨将其记为WL0至WL3。存储块500还布置有多个与字线垂直的通孔。一个字线与一个通孔的交叉点形成一个存储单元，因此也可以将一个通孔称之为存储单元串。本领域技术人员应该理解的是，存储块500的字线的数量和存储单元串的数量不限于特定的值，比如，存储块500可以包括64字线，64个字线与一个存储单元串交叉形成沿着存储单元串的64个存储单元。再比如，存储块500包括存储单元串的数量可以是以十万、百万甚至更大的数量级计算，一个字线上包括其与例如几百万个存储单元串交叉而形成的几百万个存储单元。存储块5中的存储单元可以是单级存储单元或者多级存储单元，其中，单级存储单元可以是能够存储1个比特(bit)的单级单元(SLC)；多级存储单元可以是能够存储2个bit的多级单元(MLC)，能够存储3个bit的三级单元(TLC)，能够存储4个bit的四级单元(QLC)，能够存储5个bit的五级单元(PLC)。如图5所示，存储块500还包括位线(BL)、位线选择器(BLS，也可以称之为串选择线SSL)、源极线(SL)、源极选择线(SLS，也可称之为地选择线GSL)，这些电路线和字线(WL)一起可以实现对存储块500中任何存储单元的寻址。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦接到存储阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储晶体管306以及从每个目标存储晶体管306感测电压信号和/或电流信号来促进存储阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图6示出了一些示例性外围电路，外围电路302包括页缓存器/感测放大器604、列解码器/位线驱动器606、行解码器/WL驱动器608、电压发生器610、控制电路612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图6中未示出的附加外围电路。
页缓存器/感测放大器604可以被配置为根据来自控制电路612的控制信号从存储阵列301读取数据以及向存储阵列301编程(写入)数据。在一个示例中，页缓存器/感测放大器604可以存储要被编程到存储阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓存器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦接到选定字线318的存储晶体管306中。在又一示例中，页缓存器/感测放大器604还可以感测来自位线316的表示存储在存储晶体管306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线(BL)驱动器606可以被配置为由控制电路612控制，并且通过施加从电压发生器610生成的位线电压来选择一个或多个NAND存储单元串308。
行解码器/WL驱动器608可以被配置为由控制电路612控制，并且选择/取消选择存储阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/WL驱动器608还可以被配置为使用从电压发生器610生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线(WL)驱动器608还可以选择/取消选择并且驱动SSG线315和DSG线313。如下文详细描述的，行解码器/WL驱动器608被配置为对耦接到(一个或多个)选定字线318的存储晶体管306执行擦除操作。电压发生器610可以被配置为由控制电路612控制，并且生成要被供应到存储阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制电路612可以耦接到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦接到控制电路612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦接到控制电路612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制电路612，以及缓冲从控制电路612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦接到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列301或从存储阵列301中继或缓冲数据。
实际应用中，存储阵列301可以包括多个存储面(Plane)，每一个存储面包括多个存储块(Block)，每一个存储块包括多个存储页(Page)。存储页是读取和写入(也即编程)的最小单元，而存储块是擦除的最小单位。如图7所示，其示出本公开实施例提供包括两个存储面的存储器的结构示意图。并且可以包括外围电路；其中，所述外围电路可以包括：控制电路612、电压生成器610、行解码器/WL驱动器608、列解码器/BL驱动器606(a)、606(b)；存储面包括存储面701、702。尽管在该实施例中使用了双存储面结构，但是应当理解，在本申请的范围内也可以采用其它数量的存储面。在采用多面编程模式时，可以同时对存储面701、702进行编程。
实际应用中，控制电路612可以耦接到电压生成器610、行解码器/WL驱动器608和列解码器/BL驱动器606(a)、606(b)。电压生成器610可以耦接到行解码器/WL驱动器608。行解码器/WL驱动器608可以经由串选择线SSL1、字线WL1(1)到WL1(N)以及接地选择线GSL1耦接到存储面701，N是正整数，例如，N＝128。行解码器/WL驱动器608可以经由串选择线SSL2、字线WL2(1)至WL2(N)以及接地选择线GSL2耦接到存储面702。列解码器/BL驱动器606可以经由位线BL1(1)到BL1(M)耦接到存储面701，M是正整数，例如，M＝131072。列驱动器132可以经由位线BL2(1)至BL2(M)耦接到存储面702。存储面701、702中的每一个可以包含多个存储块，每个存储块可以包含多个存储页，每个存储页可以包含多个存储单元。存储面701中的存储单元可以通过字线WL1(1)到WL1(N)以及位线BL1(1)至BL1(M)进行寻址，存储面702中的存储单元可以通过字线WL2(1)至WL2(N)以及位线BL2(1)到BL2(M)进行寻址。
控制电路612可以与主机、或存储器控制器(Memory Controlller)进行通信以接收数据以便存储在存储面701、702中并发送从存储面701、702获取的数据。控制电路612可以从主机或存储器控制器接收命令、地址或数据并且生成列地址信号Scadr1、Scadr2、行地址信号Sradr以及电压控制信号Svc。响应于来自控制电路612的电压控制信号Svc，电压生成器610可以生成用于读取、编程、擦除和验证操作的电压。电压生成器610生成的电压可能超过提供给存储器1的电源电压。行解码器/WL驱动器608可以响应于来自控制电路612的行地址信号Sradr而操作，以便选择用于读取、编程、擦除和验证操作的字线。列解码器/BL驱动器606(a)、606(b)可以响应于来自控制电路612的列地址信号Scadr1、Scadr2而操作，以便生成位线信号以选择用于读取、编程、擦除和验证操作的位线。
在编程操作中，电压生成器610可以使用电源电压(例如，3.3V)来生成编程电压(例如，20V)和编程通过电压(例如，10V)，行解码器/WL驱动器608可以向所选择的字线施加具有编程电压的幅度的编程脉冲，向未选定的字线施加编程通过电压，向串选择线SSL1、SSL2施加电源电压，以及向接地选择线GSL1、GSL2施加接地电压，并且列解码器/BL驱动器606(a)、606(b)可以向所选择的位线施加接地电压(例如，0V)，以及向未选定的位线施加电源电压。在验证操作中，电压生成器610可以生成合适的验证电压，行解码器/WL驱动器608可以将合适的验证电压施加到所选择的字线，将电源电压施加到串选择线SSL1、SSL2，并且将电源电压施加到接地选择线GSL1、GSL2，并且列解码器/BL驱动器606(a)、606(b)可以将接地电压施加到未选择的位线，并且将电源电压分别施加到存储面701、702的被选择的位线以便在所选择的位线上从所选择的存储单元中读取数据。如果数据读取是不正确的，则控制电路612可以将所选择的存储单元验证为失败，而如果数据读取是正确的，则控制电路612可以将所选择的存储单元验证为通过。
存储单元可以是单级单元(SLC)类型、二级单元(MLC)类型、三级单元(TLC)类型、四级单元(QLC)类型、五级单元(PLC)类型或更高级别类型。每个存储单元可以保持Q个可能的数据状态之一，其中，Q是等于或大于2的正整数，例如，对于SLC，Q＝2，对于MLC，Q＝4，对于TLC，Q＝8，对于QLC，Q＝16，并且对于PLC，Q＝32。Q个可能的数据状态可以包括擦除状态S(0)和程序状态S(1)至S(Q-1)，其中，程序状态S(1)是最低程序状态，而程序状态S(Q-1)处于最高程序状态。在一个示例中，TLC可以被编程为8种可能的数据状态之一，其中，程序状态S(1)是最低程序状态，而程序状态S(7)是最高程序状态。
存储单元可以起初设置为擦除状态S(0)，并且稍后，可以对存储单元执行一系列编程验证操作，以便将其编程为相应的目标程序状态。一系列编程验证操作可以从最低程序状态S(1)开始，然后进行到较高的程序状态，直到所选择的存储单元的阈值电压达到相应的目标程序状态的相应验证电压电平为止。在一些实施例中，可以将验证电压分别选择作为程序状态S(1)至S(Q-1)的阈值电压分布曲线的最小阈值电压。每个编程验证操作可以包括编程操作和后续的验证操作。在编程操作中，可以选择存储单元中的一些并且按照从第一行到第N行、或者从第N行到第一行的逐行方式编程到程序状态中。
在实际使用过程中，存储器系统中的三维NAND型存储器存在多种缺陷，有些缺陷可以在出厂时检测到，有些缺陷是在出厂后随着使用环境的变化而暴露出来的。实际应用中，三维NAND型存储器的某些存储单元阵列中可能存在结构性薄弱点，这些结构性薄弱点可能需要较长的时间或较多次编程操作、擦除操作后才能发展并成为缺陷。例如，三维NAND型存储器的存储单元阵列在编程和擦除循环过程中需要经受高压应力，三维NAND型存储器的某些存储单元阵列中薄弱结构会在循环后发展为缺陷。
三维NAND型存储器出现缺陷时，这些缺陷有可能并不影响擦除操作、编程操作反馈的执行成功的status，也就是说这些缺陷的存在也能是擦除操作、编程操作返回执行成功的status，但是写入的数据有可能已经发生异常，造成读取操作的UECC，进而引起数据丢失的现象。
经研究发现，在3D NAND闪存的应用中，数据系统在写入数据的时候会由于字线漏电(WL lkg，Word Line Leakage)等缺陷的存在从而发生编程状态失败(PSF，ProgrammingStatus Failed)，尤其在进行多存储面编程时，如果一个Plane中的某个Block由于这种WLlkg的存在造成PSF，这种漏电会影响到整个多存储面编程操作中x-path上的电压(一般，将向字线上施加的电压可以称之x-path上的电压)，也就是说，影响施加在字线上的电压，则整个WL对应的存储单元中的数据均可能被破坏。由于每个WL可以对应多个字符串的存储单元，基于此，可能出现大量数据丢失的现象，从而给存储器系统带来故障。这种类型的故障一般被定义为三维NAND型存储器的可靠性故障，该故障在现场可能会进一步导致存储器系统的故障。
在三维NAND型存储器中，内部电压偏置电源通常在编程操作期间在不同面之间共享，这是为了节省电路面积和功耗。如果一个存储面有缺陷，则共享内部电压偏置电源的其它存储面可能均无法达到目标电平，也即在出现一个存储面出现PSF，也会影响其他邻近的存储面中x-path上的电压，从而对其他邻近的存储面中的写入的数据产生影响，因此即使只有一个面有物理缺陷，也经常会在多个存储面出现读取操作中的UCEE，这种现象可以称之为邻面干扰(NPD，Neighbor Plane Disturb)。显然，邻面干扰会带来数据丢失。具体参见图8所示，在图8中，当Plane0中的字线WLn中的Str3出现PSF，邻近的Plane1、Plane2、Plane3中的字线WLn中的string3中包含的存储单元的阈值电压的分布发生异常，造成UECC，从而引起数据丢失。需要说明的是，图8中Str0-Str5代表Plane0、Plane1、Plane2、Plane3中的存储子块。
为了避免由于PSF引起数据的UECC，存储器系统可以使用独立冗余磁盘阵列(RAID，Redundant Arrays of Independent Disks)或者主机存储备份(HMB，Host MemoryBuffer)来恢复丢失的数据，但这些方式对整个系统性能造成负面影响。比如，一般存储器系统采用面级别的RAID，面级别的RAID只能恢复一个存储面的故障。如果多个存储面出现编程失败，存储器系统将无法恢复数据。对于此类故障，存储器系统可以在管芯(Die)级别进行RAID，但存储器系统的配置成本将会增加。特别是为了解决上文提到的NPD现象，由于造成数据丢失的WL/Str(String，存储子块)的范围比较大，数据系统需要耗费较大的资源来备份正在写入的数据，从而对数据系统性能造成更大的负面影响。并且，并非所有的存储器控制器或固件(FW，Fireware)都能够自带系统解决方案来解决NPD问题，这就不可避免的造成了数据丢失。
为了解决上述技术问题，本公开实施例提供一种存储器(memory device)的擦除验证方法，如图9所示，其示出本公开实施例提供的存储器的擦除验证方法的实现流程示意图。具体地，所述擦除验证方法可以包括：
步骤901：在对所述存储器中选定的存储块执行擦除操作之后，对所述存储块执行第一擦除验证操作；
步骤902：确定所述第一擦除验证操作的第一验证结果；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；
步骤903：基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
这里，所述存储器包括多个存储块。所述擦除验证方法是针对所述存储器中选定的存储块进行的。可以理解的是，选定的存储块可以包括至少一个存储块，也就是说，选定的存储块的数量可以为一个或多个。
在步骤901中，所述第一擦除验证操作可以是对选定的存储块执行完擦除操作后执行的验证操作，其被配置为验证所述存储块执行完所述擦除操作是否已经被成功的擦除。
在一些实施例中，所述第一擦除验证操作包括：向所述存储块施加擦除验证电压，感测与所述擦除验证电压对应的待验证信号；基于所述待验证信号确定所述第一擦除验证操作的第一验证结果。
在一些实施例中，所述存储器包括多个存储块；每一个存储块包括多个存储单元以及与所述多个存储单元分别耦接的多个字线；所述向所述存储块施加擦除验证电压，可以包括：
利用相同或不同电压源，向所述存储块中的所述多个字线施加所述擦除验证电压。
需要说明的是，前述已经描述，一个存储块可以分为多个存储子块，(String)，基于此，在对所述存储块进行第一擦除验证操作时，可以对String中的存储单元一起进行第一擦除验证操作，依次验证所述存储块中的每一个String，其中，在对String中的存储单元一起进行第一擦除验证操作时，需要在一个String中所有的字线WL上施加所述擦除验证电压，然后，通过感测放大器进行感测(Sense)，获得待验证信号，基于所述待验证信号以验证所述擦除操作是否成功。需要说明的是，该待验证信号可以是电压信号或电流信号。
其中，向所述存储块中每一个String中包含的多个字线施加所述擦除验证电压的电压源可以相同，也可以不同。根据存储器的具体结构进行设置，在此不进行限制。
在对所述存储器中的每一个String均进行了第一擦除验证操作之后，确定所述第一擦除验证操作的第一验证结果，也即步骤902，其中，所述第一验证结果也就是前述所说完成擦除操作后，执行第一擦除操作之后，反馈的status。在实际应用过程中，所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除。
在步骤903中，所述基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作，可以包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
这里，根据所述擦除操作是否执行成功，来确定是否需要执行第二擦除验证操作：在第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行第二擦除验证操作；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行第二擦除验证操作。
在一些实施例中，所述擦除验证方法还包括：
在确定对所述存储块执行所述第二擦除验证操作时，对所述存储块执行所述第二擦除验证操作；
确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
这里，所述第二擦除验证操作可以是一种对所述存储块中字线间的漏电检测操作。也就是，在前述确定对所述存储块执行所述第二擦除验证操作时，对所述存储块执行所述第二擦除验证操作，并确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。也就是，通过第二擦除验证操作，来确定所述选中的存储器在擦除成功后，是否还存在字线间漏电的情况。
在一些实施例中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果被配置为表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
在一些实施例中，所述擦除验证方法还包括：
在所述第二验证结果被配置为表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
需要说明的是，这里描述的所述坏块可以是后续不能继续进行编程操作的存储块。所述可用块可以是后续能够继续进行编程的存储块。
在一些实施例中，所述第一标记或所述第二标记存储在所述存储器中的寄存器中。其中，所述寄存器可以是状态寄存器。
对于第二擦除验证操作，在一些实施例中，所述第二擦除验证操作可以通过内置在所述存储器中的字线间漏电检测电路进行。
具体地，在一些实施例中，所述第二擦除验证操作，可以包括：向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和参考电压，获得比较结果；基于所述比较结果确定所述第二验证结果。
在一些实施例中，所述向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压，可以包括：
向所述待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；
当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
经过所述预设时间后，检测所述待检测字线的剩余电压。
在一些实施例中，所述基于所述比较结果确定所述第二验证结果，可以包括：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
需要说明的是，该字线间漏电检测电路可以是外围电路的一部分。具体电路结构参见图10(A)和图10(B)。其中，图10(A)示出本公开提供的一种字线间漏电检测电路的结构电路与待检测字线之间的连接关系用于测量待检测字线与相邻字线之间的漏电情况的示意图；图10(B)示出本公开提供的一种字线间漏电检测电路的结构电路与待检测字线之间的连接关系用于测量待检测字线与位线之间的漏电情况的示意图。
需要说明的是，在图10(A)和图10(B)中，Sel WL为待检测字线；Adjacent WL与SelWL是相邻字线。位于待检测字线Sel WL与相邻字线Adjacent WL之间的等效电阻1003表示检测字线Sel WL与相邻字线Adjacent WL之间漏电路径；在待检测字线Sel WL与相邻字线Adjacent WL之间出现漏电的情况下，等效电阻1003相当于短路状态；在待检测字线Sel WL与相邻字线Adjacent WL之间无异常的情况下，等效电阻1003相当于开路状态。待检测字线Sel WL与位线BL之间的等效电阻1004表示待检测字线Sel WL与位线BL之间漏电路径，在待检测字线Sel WL与位线BL之间出现漏电情况下，等效电阻1004相当于短路状态；待检测字线Sel WL与位线BL之间漏电无异常状态时，等效电阻1004相当于开路状态。
如图10(A)和图10(B)所示，所述字线间漏电检测电路可以包括：隔离模组1001和比较模组1002，其中，隔离模组1001包括电子开关SW2、高压隔离电容C1、Clamp静电保护组件1001-1；所述比较模组包括电压源VDD、电子开关SW3和比较器1002-1。
需要说明的是，向待检测字线施加的漏电检测电压，由前述电压发生器610产生；具体的，字线间漏电检测电路响应于漏电检测指令信号，可以通过电子开关SW1和行解码器将驱动电压耦接到待检测字线。
这里，在所述字线间漏电检测电路响应于漏电检测指令信号时，还可以将隔离模组耦接到所述待检测字线和比较模组，其中，所述隔离模组中的电子开关SW2将隔离模组耦接到所述待检测字线。所述隔离模组中的高压隔离电容C1可有效的隔离比较模组(字线间漏电检测电路)与电压发生器(字线工作电路，擦除或编程的施加电压电路)，实现了待检测字线在高压工作模式和低压漏电检测模式之间的切换。其中，高压隔离电容C1的数值范围可以由电压耦合率和存储阵列的尺寸确定。
进一步的，在高压隔离电容C1与比较器之间还设置有Clamp静电保护组件1001-1。Clamp静电保护组件1001-1具有较强的电流泄放能力，利用其电容的瞬态特性，在静电电压加到Clamp静电保护组件1001-1上的时候，由于RC时间常数(1微秒甚至以上)比静电电压加载时间(10纳秒左右)长太多，会使电容的瞬态效应非常明显，因此比较器输入端的电压无法立刻抬高，可有效防止比较器的安全工作区(SOA，Safe Operating Area)失效，对比较器起到保护作用。
其中，比较模组1002中的比较器1002-1，被配置为确定参考电压与待检测字线的电压之间的差值，然后根据这个差值与预设阈值进行比较，从而确定待检测字线与相邻字线间是否有漏电情况，也即确定第二擦除验证的第二验证结果。比较器1002-1接收的待检测字线的电压是预设时间内待检测字线上的剩余电压。参考电压是由参考电压源Vref提供的。具体来说，控制电路在接收到漏电检测指令信号后，控制行解码器通过电压发生器给待检测字线施加漏电检测电压，将与所述待检测字线相邻的字线接地；然后，当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；经过所述预设时间后，检测所述待检测字线的剩余电压。此时检测的剩余电压也即要与参考电压比较的那个电压。
之后，根据剩余电压与参考电压之间的差值，确定所述存储块中所述待检测字线与相邻字线之间是否存在漏电情况。其中，所述预设阈值和参考电压可以是经验值。
这里，具体测量待检测字线的剩余电压的过程如下：在通过电压发生器610给检测字线的漏电检测电压达到预定值，停止向所述待检测字线施加所述漏电检测电压。电子开关SW3闭合，通过VDD给C1充电使其电压达到VDD，然后将电子开关SW3断开；待检测字线在浮置的过程中，由于待检测字线上的电压的变化而改变了C1左边平行板的电势，通过耦合效应，其右边平行板的电势也会改变，经过预设时间后，C1右边平行板的电势从VDD改变到一个低一些的电势，该低一些的电势也就是剩余电压。
需要说明的是，图10(A)和图10(B)仅示出了一个待检测字线的字线间漏电检测。事实上，由于本申请提供的字线间漏电检测电路中的元件皆通过低压器件实现，因而电路自身的面积较小，在存储器中可设置多个该字线间漏电检测电路，以实现同时对多条待检测字线的字线间漏电情况进行检测。
在一些实施例中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
需要说明的是，经研究发现，在对存储器进行擦除时，由于工艺的缺陷会产生字线间漏电，而由于现有工艺的特点，根据TAS DPPM测试，绝大多数的存储器有漏电的字线均是WL0，其中，WL0是存储器中执行编程操作的第一根字线。为了节省检测时间，可以仅对高风险的字线进行检测，比如，字线WL0。所述预定范围可以根据设计人员自由设定。
为了实现仅对设定范围的字线进行检测，可以在存储器控制器中添加一组寄存器，比如，用于控制字线间漏电检测电路是是否开启的寄存器；再比如，用于存储预设字线范围的起始地址与结束地址的寄存器等等。
本公开实施例提供擦除验证方法，通过确定第一擦除验证操作的第一验证结果确定执行了擦除操作的存储块是否被成功擦除，然后根据这个第一验证结果确定是否对该存储块执行第二擦除验证操作，以检测该存储块是否存在字线间漏电情况(经研究发现，字线间漏电是导致数据丢弃的主要因素)，通过本公开的验证操作，可以有效的侦测到存储块是否为坏块，从而可以有效地避免在后续的编程操作中发生异常而造成数据丢失，如此，在多面编程中，能够将编程异常限制在本身存在异常的存储面内，减轻编程异常对其它正常存储面的影响，即减小邻面干扰带来的不利影响，也即减少了发生NPD现象的概率。
为了理解本公开，如图11所示，其示出本公开实施例提供的一种存储器的擦除验证方法的流程示意图。
如图11所示，应用于存储器侧，所述擦除验证方法的流程具体可以包括：
步骤1101：在对所述存储器中选定的存储块执行的擦除操作之后，对所述存储块执行第一擦除验证操作；
步骤1102：确定所述第一擦除验证操作的第一验证结果；其中，在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，跳转执行步骤1103；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，跳转执行步骤1105；
步骤1103：对所述存储块执行第二擦除验证操作；
步骤1104：确定所述第二擦除验证操作的第二验证结果；在所述验证结果被配置为表明所述存储块不存在字线间漏电情况时，跳转执行步骤1106；在所述验证结果被配置为表明所述存储块存在字线间漏电情况时，跳转执行步骤1105；
步骤1105：保存第一标记；所述第一标记被配置为表征所述存储块为坏块；
步骤1106：保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
这里，也就是在存储块的第一擦除验证成功的情况下，才开启对存储块的第二擦除验证操作，这样不仅节省验证时间，而且能够识别哪些因字线间漏电导致编程失败的存储块。
需要说明的是，在确定的所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，判断当前执行的所述擦除操作是否达到最大擦除次数；若判定当前执行的所述擦除操作未达到所述最大擦除次数，继续执行所述擦除操作和第一擦除验证操作，直到到达所述最大擦除次数为止；若判定当前执行的所述擦除操作达到所述最大擦除次数，确定标记所述存储块为坏块。因为，存储块中包含很多的存储单元，不同的存储单元在结构上还是有稍微差别，以及存储单元所处的态也是有所不同的，有的存储单元一次就能擦除成功；有的存储单元需要多次，因此，可以设置最大擦除次数，以准确识别存储块是否是坏块。
本公开还提供一种存储器的操作方法，具体地，所述操作方法可以包括：
对所述存储器中选定的存储执行擦除操作；
对所述存储器执行前述任一所述的擦除验证方法，以确定所述存储块是否存在字线间漏电情况。
在一些实施例中，所述操作方法还包括：
若反馈的所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，判断当前执行的所述擦除操作是否达到最大擦除次数；
若判定当前执行的所述擦除操作未达到所述最大擦除次数，继续执行所述擦除操作和第一擦除验证操作，直到到达所述最大擦除次数为止；
若判定当前执行的所述擦除操作达到所述最大擦除次数，确定标记所述存储块为坏块。
需要说明的是，前述擦除验证方法可以是操作方法中的擦除验证步骤，因此，这里的操作方法与前述擦除验证方法是同一发明构思的方法，这里出现的名词在前述已经描述，在此不再赘述。
这里，所述最大擦除次数可以根据实际情况人为的设定。比如，所述最大擦除次数可以为5次或6次等。
也就是，在没有达到最大擦除次数时，继续对存储器执行擦除操作，直到到达所述最大擦除次数为止，若反馈的第一验证结果还是失败，则将存储块记为坏块。
为了理解本公开的实施例提供的存储器的操作方法，如图12所示，其示出本公开实施例提供的一种存储器的操作方法的流程示意图。
在图12中，在存储器侧，所述操作方法具体可以包括：
步骤1201：对所述存储器中选定的存储块执行擦除操作；
步骤1202：在对所述存储器中选定的存储块执行的擦除操作之后，对所述存储块执行第一擦除验证操作；
步骤1203：确定所述第一擦除验证操作的第一验证结果；其中，在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，跳转执行步骤1204；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，跳转执行步骤1206；
步骤1204：对所述存储块执行第二擦除验证操作；
步骤1205：确定所述第二擦除验证操作的第二验证结果；其中，在所述验证结果被配置为表明所述存储块不存在字线间漏电情况时，跳转执行步骤1208；在所述验证结果被配置为表明所述存储块存在字线间漏电情况时，跳转执行步骤1207；
步骤1206：若反馈的所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，判断当前执行的所述擦除操作是否达到最大擦除次数；若判定当前执行的所述擦除操作未达到所述最大擦除次数，跳转执行步骤1201，直到到达所述最大擦除次数为止；若判定当前执行的所述擦除操作达到所述最大擦除次数，跳转1207；
步骤1207：保存第一标记；所述第一标记被配置为表征所述存储块为坏块；
步骤1208：保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
需要说明的是，这里在存储器侧的操作方法的完成流程图。这里出现的名词及步骤在前述已经详细描述在此不再赘述。
本公开实施例还提供一种存储器，包括：存储阵列；所述存储阵列包括多个存储块；
以及与所述存储阵列耦接的外围电路；其中，
所述外围电路配置为：在对所述存储器中选定的存储块执行的擦除操作之后，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
在一些实施例中，所述外围电路包括：控制电路、电压生成器、字线驱动器和感测放大器；所述电压生成器、所述字线驱动器和所述感测放大器与所述多个存储块耦接，并被所述控制电路所控制；
所述字线驱动器被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块施加擦除验证电压；
所述感测放大器被配置为：感测与所述擦除验证电压对应的待验证信号；
所述控制电路被配置为：基于所述待验证信号确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作。
这里，所述待验证信号为电压信号或电流信号，其用于使所述控制电路确定所述擦除操作的第一验证结果(或擦除status)。
在一些实施例中，所述控制电路还被配置为：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
在一些实施例中，所述控制电路还被配置为：在确定对所述存储块执行所述第二擦除验证操作时，对所存储块执行所述第二擦除验证操作；确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
在一些实施例中，所述外围电路还包括：第一寄存器，配置为：在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述验证结果被配置为表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
在一些实施例中，所述外围电路还包括：第二寄存器，配置为：在所述验证结果被配置为表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
需要说明的是，第一寄存器和第二寄存器仅是为了方面描述不同情况下的寄存器，第一寄存器和第二寄存器在实际应用过程可能是一个，也就是说，这里描述的第一、第二，不用于限制本公开。
在一些实施例中，所述外围电路还包括：字线间漏电检测电路，所述字线间漏电检测电路与所述存储块耦接；
所述字线驱动器还被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块中待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
所述字线间漏电检测电路被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压与参考电压，获得比较结果；向所述控制电路传输所述比较结果；
所述控制电路被配置为：接收所述比较结果并基于所述比较结果向所述控制电路反馈所述第二验证结果。
在一些实施例中，所述控制电路还被配置为：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
在一些实施例中，所述字线间漏电检测电路包括：比较模组；其中，
所述比较模组被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
在一些实施例中，所述字线间漏电检测电路还包括：隔离模组，其中，所述隔离模组被配置为：隔离所述比较模组和所述电压生成器。
在一些实施例中，所述比较模组包括：参考电压源和比较器，其中，
所述参考电压源被配置为：提供所述参考电压，向所述比较器输入所述参考电压；
所述比较器被配置为：检测所述待检测字线经预设时间后的剩余电压，接收所述参考电压；比较所述剩余电压与所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
在一些实施例中，所述隔离模组包括：隔离电容，被配置为：隔离所述比较模组和所述电压生成器。
需要说明的是，对于字线间漏电检测电路的描述，可参见前述图10(A)和10(B)以及文字描述。
在一些实施例中，所述外围电路还配置为：在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
在一些实施例中，所述存储器包括三维NAND型存储器。
需要说明的是，这里的存储器与前述的擦除验证方法属于同一发明构思，这里出现的名词及操作，在前述已经详细描述，在此不再赘述。
本公开实施例还提供一种存储器系统，包括：
一个或多个如前述任一所述的存储器；以及
存储器控制器，其与所述存储器耦接。
在一些实施例中，所述外围电路配置为，接收到第一指令；响应于所述第一指令，对所述存储器中选定的存储块执行擦除操作，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除或所述存储块存在字线间漏电情况时，保存第一标记；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除且所述存储块不存在字线间漏电情况时，保存第二标记；
所述存储器控制器配置为，根据所述第一标记，发出第二指令；根据所述第二标记，发出第三指令；
所述外围电路配置为，接收到所述第二指令；响应于所述第二指令，不再对所述存储块进行编程操作；接收所述第三指令；响应于所述第三指令，对所述存储块进行编程操作。
这里，所述第一指令为存储器控制602通过接口616传输给外围电路302，以使所述外围电路响应于该第一指令对所述存储器中选定的存储块执行擦除操作，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作。所述第二指令为存储器控制器602通过接口616传输给外围电路，以使所述外围电路响应于所述第二指令不再对所述存储块进行编程操作。所述第三指令为存储器控制器602通过接口616传输给外围电路302，以使所述外围电路响应于所述第三指令，对所述存储块进行编程操作。
这里的存储器系统与前述的擦除验证方法、存储器属于同一发明构思，这里出现的名词及操作，在前述已经详细描述，在此不再赘述。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本申请实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。

Claims (30)

1.一种存储器的擦除验证方法，包括：
在对所述存储器中选定的存储块执行擦除操作之后，对所述存储块执行第一擦除验证操作；
确定所述第一擦除验证操作的第一验证结果；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；
基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
2.根据权利要求1所述的擦除验证方法，其中，所述基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作，包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
3.根据权利要求2所述的擦除验证方法，其中，所述擦除验证方法还包括：
在确定对所述存储块执行所述第二擦除验证操作时，对所述存储块执行所述第二擦除验证操作；
确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
4.根据权利要求3所述的擦除验证方法，其中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果被配置为表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
5.根据权利要求4所述的擦除验证方法，其中，所述擦除验证方法还包括：
在所述第二验证结果被配置为表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为后续能够进行编程操作的可用块。
6.根据权利要求1所述的擦除验证方法，其中，所述第一擦除验证操作包括：向所述存储块施加擦除验证电压，感测与所述擦除验证电压对应的待验证信号；基于所述待验证信号确定所述第一擦除验证操作的第一验证结果。
7.根据权利要求6所述的擦除验证方法，其中，所述存储器包括多个存储块；每一个存储块包括多个存储单元以及与所述多个存储单元分别耦接的多个字线；所述向所述存储块施加擦除验证电压，包括：
利用相同或不同电压源，向所述存储块中的所述多个字线施加所述擦除验证电压。
8.根据权利要求3所述的擦除验证方法，其中，所述第二擦除验证操作包括：向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和参考电压，获得比较结果；基于所述比较结果确定所述第二验证结果。
9.根据权利要求8所述的擦除验证方法，其中，所述向所述存储块中待检测字线施加漏电检测电压，检测所述待检测字线经预设时间后的剩余电压，包括：
向所述待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；
当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
经过所述预设时间后，检测所述待检测字线的剩余电压。
10.根据权利要求9所述的擦除验证方法，其中，所述基于所述比较结果确定所述第二验证结果，包括：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
11.根据权利要求1所述的擦除验证方法，其中，所述第二擦除验证操作通过内置在所述存储器中的字线间漏电检测电路进行。
12.根据权利要求2所述的擦除验证方法，其中，所述擦除验证方法还包括：
在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
13.根据权利要求5所述的擦除验证方法，其中，所述第一标记或所述第二标记存储在所述存储器中的寄存器中。
14.一种存储器的操作方法，包括：
对所述存储器中选定的存储块执行擦除操作；
对所述存储器执行权利要求1至13任一项所述的擦除验证方法，以确定所述存储块是否存在字线间漏电情况。
15.根据权利要求14所述的操作方法，其中，所述操作方法还包括：
若反馈的所述第一验证结果表明经所述擦除操作后所述存储块未被成功擦除时，判断当前执行的所述擦除操作是否达到最大擦除次数；
若判定当前执行的所述擦除操作未达到所述最大擦除次数，继续执行所述擦除操作和第一擦除验证操作，直到到达所述最大擦除次数为止；
若判定当前执行的所述擦除操作达到所述最大擦除次数，确定标记所述存储块为坏块。
16.一种存储器，包括：存储阵列；所述存储阵列包括多个存储块；
以及与所述存储阵列耦接的外围电路；其中，
所述外围电路被配置为：在对所述存储器中选定的存储块执行擦除操作之后，对所述存储块执行第一擦除验证操作；确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第一验证结果被配置为反映经所述擦除操作后所述存储块是否被成功擦除；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况。
17.根据权利要求16所述的存储器，其中，所述外围电路包括：控制电路、电压生成器、字线驱动器和感测放大器；所述电压生成器、所述字线驱动器和所述感测放大器与所述多个存储块耦接，并被所述控制电路所控制；
所述字线驱动器被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块施加擦除验证电压；
所述感测放大器被配置为：感测与所述擦除验证电压对应的待验证信号；
所述控制电路被配置为：基于所述待验证信号确定所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作。
18.根据权利要求17所述的存储器，其中，所述控制电路还被配置为：
在所述第一验证结果表明经所述擦除操作后所述存储块被成功擦除时，确定对所述存储块执行所述第二擦除验证操作；
在所述第一验证结果表明经所述擦除操作后所述存储块未被成功擦除时，确定不对所述存储块执行所述第二擦除验证操作。
19.根据权利要求18所述的存储器，其中，所述控制电路还被配置为：在确定对所述存储块执行所述第二擦除验证操作时，对所存储块执行所述第二擦除验证操作；确定所述第二擦除验证操作的第二验证结果；所述第二验证结果被配置为反映所述存储块是否存在字线间漏电情况。
20.根据权利要求19所述的存储器，其中，所述外围电路还包括：第一寄存器，被配置为：在所述第一验证结果表明经所述擦除操作后所述存储块未被成功擦除时或在所述第二验证结果表明所述存储块存在字线间漏电情况时，保存第一标记；所述第一标记被配置为表征所述存储块为坏块。
21.根据权利要求20所述的存储器，其中，所述外围电路还包括：第二寄存器，被配置为：在所述第二验证结果表明所述存储块不存在字线间漏电情况时，保存第二标记；所述第二标记被配置为表征所述存储块为可用块。
22.根据权利要求19所述的存储器，其中，所述外围电路还包括：字线间漏电检测电路，所述字线间漏电检测电路与所述存储块耦接；
所述字线驱动器还被配置为：在所述控制电路的控制下，通过所述电压生成器向所述存储块中待检测字线施加漏电检测电压；将与所述待检测字线相邻的字线接地；当所述待检测字线的漏电检测电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；
所述字线间漏电检测电路被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压与参考电压，获得比较结果；向所述控制电路传输所述比较结果；
所述控制电路还被配置为：接收所述比较结果并基于所述比较结果向所述控制电路反馈所述第二验证结果。
23.根据权利要求22所述的存储器，其中，所述控制电路还被配置为：
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值小于预设阈值时，确定所述第二验证结果被配置为表明所述存储块中所述待检测字线与相邻字线之间不存在漏电情况；
在所述比较结果为所述剩余电压与所述参考电压的差值的绝对值不小于所述预设阈值时，确定所述第二验证结果被配置为表明所述存储块中的所述待检测字线与相邻字线之间存在漏电情况。
24.根据权利要求22所述的存储器，其中，所述字线间漏电检测电路包括：比较模组；其中，
所述比较模组被配置为：检测所述待检测字线经预设时间后的剩余电压；比较所述剩余电压和所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
25.根据权利要求24所述的存储器，其中，所述字线间漏电检测电路还包括：隔离模组，其中，所述隔离模组被配置为：隔离所述比较模组和所述电压生成器。
26.根据权利要求24所述的存储器，其中，所述比较模组包括：参考电压源和比较器，其中，
所述参考电压源被配置为：提供所述参考电压，向所述比较器输入所述参考电压；
所述比较器被配置为：检测所述待检测字线经预设时间后的剩余电压，接收所述参考电压；比较所述剩余电压与所述参考电压，获得比较结果；向所述控制电路传输所述比较结果。
27.根据权利要求25所述的存储器，其中，所述隔离模组包括：隔离电容，被配置为：隔离所述比较模组和所述电压生成器。
28.根据权利要求18所述的存储器，其中，所述外围电路还被配置为：在所述第一验证结果表明经所述擦除操作后所述存储块未被成功擦除时，确定对所述存储块中预定范围的字线执行所述第二擦除验证操作。
29.一种存储器系统，包括：
一个或多个如权利要求16至28中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接。
30.根据权利要求29所述的存储器系统，其中，
所述外围电路配置为，接收到第一指令；响应于所述第一指令，对所述存储器中选定的存储块执行擦除操作，对所述存储块执行第一擦除验证操作；反馈所述第一擦除验证操作的第一验证结果；基于所述第一验证结果确定是否对所述存储块执行第二擦除验证操作；所述第二擦除验证操作被配置为确定所述存储块是否存在字线间漏电情况；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块未被成功擦或所述存储块存在字线间漏电情况时，保存第一标记；在所述第一验证结果被配置为表明经所述擦除操作后所述存储块被成功擦除且所述存储块不存在字线间漏电情况时，保存第二标记；
所述存储器控制器配置为，根据所述第一标记，发出第二指令；根据所述第二标记，发出第三指令；
所述外围电路配置为，接收到所述第二指令；响应于所述第二指令，不再对所述存储块进行编程操作；接收所述第三指令；响应于所述第三指令，对所述存储块进行编程操作。
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