JP2006525622A5

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Info

Publication number: JP2006525622A5
Application number: JP2006513084A
Authority: JP
Filing date: 2004-04-16
Publication date: 2007-06-07
Anticipated expiration: 2024-04-16

Claims

不揮発性メモリ・セルのプログラミング方法であって、
メモリ・セルのソースを第１電圧レベルに維持しながら、該メモリ・セルのドレインに第１プログラミング・パルスを印加すること、
前記第１プログラミング・パルスを印加した後、前記メモリ・セルのソースを、前記第１電圧レベルとは異なる第２電圧レベルに維持しながら、前記メモリ・セルのドレインに第２プログラミング・パルスを印加すること、
を備える方法。
不揮発性メモリ・セルのプログラミング方法であって、
複数のメモリ・セルのうちの１つのメモリ・セルの状態が所望のプログラム・レベルにはないと判定された場合、前記メモリ・セルのソースを第１電圧レベルに維持しながら、前記メモリ・セルのドレインに第１プログラミング・パルスを印加すること、
前記第１プログラミング・パルスを印加することの後、前記メモリ・セルのソースを第２電圧レベルに維持しながら、前記メモリ・セルのドレインに第２プログラミング・パルスを印加するか否かを判定すること、
前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加すると判定された場合、前記第１プログラミング・パルスを印加することの後に、前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインに前記第２プログラミング・パルスを印加すること、
を備え、前記第２電圧レベルは、前記第１電圧レベルとは異なる、方法。
請求項２に記載の方法において、
前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記メモリのドレインに前記第１プログラミング・パルスを印加することは、更に、前記ソースを、第１抵抗レベルを有する回路に結合することを含み、
前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリのドレインに前記第２プログラミング・パルスを印加することは、前記ソースを、第２抵抗レベルを有する回路に結合することを含み、前記第２抵抗レベルは、前記第１抵抗レベルとは異なる、方法。
メモリであって、
複数のメモリ・セルを含むメモリ・アレイと、
前記複数のメモリ・セルのうちの一部のメモリ・セルのソースに結合されているソース・バイアス回路であって、該ソース・バイアス回路は、前記複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインにプログラミング・パルスが印加されている間に、複数のソース・バイアス電圧のうちのいずれか１つを、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給するように構成されており、前記ソース・バイアス回路は、少なくとも１つの電圧制御信号に応答して、前記複数のメモリ・セルのうちのメモリ・セルのドレインに前記プログラミング・パルスが印加されている間に、前記少なくとも１つの電圧制御信号によって表わされる、前記複数のソース・バイアス電圧のうちの所望のソース・バイアス電圧を、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給する、ソース・バイアス回路と、
を備え、前記ソース・バイアス回路は、前記複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインに前記プログラミング・パルスが印加されている間に、複数の抵抗レベルのうちのいずれか１つを電流路に供給するように構成されており、前記ソース・バイアス回路は、前記少なくとも１つの電圧制御信号に応答して、前記複数のメモリ・セルのうちのメモリ・セルのドレインにプログラミング・パルスが印加されている間に、前記少なくとも１つの電圧制御信号によって表わされる所望の抵抗レベルを電流路に供給する、メモリ。
メモリであって、
複数のメモリ・セルを含むメモリ・アレイと、
前記複数のメモリ・セルのうちの一部のメモリ・セルのソースに結合されているソース・バイアス回路であって、該ソース・バイアス回路は、前記複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインにプログラミング・パルスが印加されている間に、複数のソース・バイアス電圧のうちのいずれか１つを、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給するように構成されており、前記ソース・バイアス回路は、少なくとも１つの電圧制御信号に応答して、前記複数のメモリ・セルのうちのメモリ・セルのドレインに前記プログラミング・パルスが印加されている間に、前記少なくとも１つの電圧制御信号によって表わされる、前記複数のソース・バイアス電圧のうちの所望のソース・バイアス電圧を、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給する、ソース・バイアス回路と、
前記少なくとも１つの電圧制御信号を供給する少なくとも１つの出力を有するコントローラと、
を備え、該コントローラは、前記複数のソース電圧のうちの、前記メモリ・セルに以前のプログラミング・パルスが印加されている間に供給された前記複数のソース電圧のうちのソース電圧とは異なるソース電圧を、前記複数のメモリ・セルのうちのメモリ・セルに後続のプログラミング・パルスが印加されている間に供給するように、前記ソース・バイアス回路に対して前記少なくとも1つの電圧制御信号により指示する、メモリ。