CN100390903C - 半导体存储装置及存储单元的存储数据修正方法 - Google Patents

半导体存储装置及存储单元的存储数据修正方法 Download PDF

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Abstract

一种半导体存储装置及存储单元的存储数据修正方法，半导体存储装置具备：能够在1个单元内存储且可改写N值数据的多个存储单元、将上述N值数据的各数据值分别存储的多个监控单元。该修正方法包括如下步骤：采用包含了第1监控单元的多个监控单元；对于所述第1监控单元，每当对以所述第1监控单元作为监控对象的所述存储单元的读出操作发生时，就至少施行1次的读出操作；检测所述监控单元的物理量是否在预先设定的范围内；当在预先设定的范围以外时，确认所述存储单元的所述物理量是否在预先设定的范围内；当确认出所述存储单元的所述物理量在预先设定的范围外时，将该存储单元的所述物理量修正为收纳在预先设定的范围内。

Description

半导体存储装置及存储单元的存储数据修正方法
技术领域
本发明涉及半导体存储装置及存储单元中存储的数据的修正方法。
背景技术
属于可电写入及擦除的非易失性存储器的闪速存储器(flashmemory)，因时间的推移或数据读出时的电流或电压引起的应力，导致作为与应存储于存储单元内的数据对应的物理量的一例的电荷状态变化，阈值分布有可能从规定范围内脱离，在这种情况下，成为存取时间的延迟或误读出的原因。因此，根据USP 5,835,413号公报，提出对因上述应力导致存储单元的状态变化且阈值分布从规定范围内超出的单元，修正为进入原来的规定范围的技术。
以下，根据USP 5,835,413号公报，对NOR型闪速存储器的数据修正进行说明。闪速存储器，如图7所示，构成为具备：存储单元呈矩阵状配置的存储阵列21；存储向读出电路25的一方输入的基准数据的参考阵列22；输出选择字线的字线选择信号的行解码器24；输出选择位线的位线选择信号的列解码器23；对应于编程、擦除、读取等各模式切换向各电路供给的电压，也具有切换在装置内部被升压的电压或从外部供给的高电压的功能的作为电压切换电路的电压开关26；识别由外部输入的指令(分别分配给编程、擦除、读取等)，以装置开始与该指令对应的操作的方式向各电路输出信号的指令接口27；和在需要编程或擦除等特殊的算法时，作为施行该算法用的微型控制器的控制引擎(control engine)28等。
上述各电路动作与一般的闪存是基本相同的，特长是在向控制引擎28输入订正信号CORRECT方面。通过将该信号输入到控制引擎28，从而开始存储单元的阈值修正例程。信号输入是利用指令等的从外部的输入来进行的。内部动作除了追加了进行校验与写入操作用的订正信号CORRECT以外，与一般的NOR型闪速存储器相同，只追加了阈值修正例程。
下面根据图8、图9说明该阈值修正例程。图9表示存储单元的阈值分布，VT00阈值最高，VT11阈值最低。在这里，以必须在VT01的范围内的存储单元电荷损耗，在处于VT01与VT10的中间状态时，修正为VT01的情况为例进行说明。
接收指令等外部动作，向控制引擎输入订正信号CORRECT，开始存储单元的阈值修正操作。首先，在步骤S21中，判断存储单元的状态是否在某个分布范围的上限以上。具体讲，为了确认是否不处于VT11与VT10的中间区域，由读出电路25对存储单元与表示VT11上限的参考单元进行比较。在本例中，由于存储单元的阈值高，故进入判断存储单元的状态是否在其分布范围的上一个分布范围的下限以下的步骤S22，比较存储单元与表示VT10的下限的参考单元。由于存储单元的阈值高，故进入判断存储单元的状态是否处于多值存储器中的其他状态的步骤S24，确认是否存在其他分布范围。在本例中，由于存在其他分布范围，故进入对确认的分布范围变更的步骤S25。(虽然该确认在多值存储器中是必需的，但在2值存储器中不需要，在2值存储器的情况下，在到步骤S24的时刻终止。)接着进入步骤S21，确认是否没有在VT10与VT01的中间区域，比较存储单元与表示VT10上限的参考单元。在本例中，由于存储单元阈值高，故进入步骤S22，比较存储单元与表示VT01下限的参考单元进行比较。在本例中，由于存储单元的阈值低，则进入进行写入处理直到存储单元状态成为其分布范围的上一个分布范围的下限以上的步骤S23，进行存储单元的写入操作，直到成为VT01的下限以上。若写入完成，则算法完成。再有，变更地址，再度施行上述的步骤，对全部的存储单元进行校验，在从规定的范围超出的情况下修正为收纳在原来的范围内。另外，虽然说明了存储单元成为中间状态的示例，但在正常状态的单元的情况下，在步骤S24的动作结束，不进行写入操作。
在上述的现有技术中，由于必须对全部的存储单元施行各存储单元中数据的保持状态的确认操作，故需要时间，不能早期地检测出作为物理量一例的电荷量的变动所导致的阈值的位移，而且不能达到低电力消耗化的目的等问题。另外，在进行阈值位移的检测时，在存储单元上施加应力，也有阈值超出规定范围的可能性增大的问题。再有，虽然在现有技术中为了使算法开始而需要指令等的外部输入，但不输入指令就不执行，这种情况下，也存在装置的可靠性恶化的问题。还有，在闪速存储器中，由于向由电荷损耗而从分布范围内位移的存储单元内的写入操作是对每1位进行，擦除是只能对每块(同时被擦除的存储单元的群集)上进行，所以也存在由电荷损耗所导致的从阈值分布内位移的存储单元中不能进行1位(bit)单元上的修正的问题。
发明内容
本发明鉴于上述问题点，其目的在于，提供一种不在存储单元上施加多余的应力即可有效地检测物理量的变动，而且，并不只是对向电荷损耗所导致的规定范围的下方变动修正，也可以对电荷增益所导致的规定发范围的上方变动的物理量进行修正的半导体存储装置及存储于存储单元中的数据的修正方法。
为了达到上述目的，本发明的半导体存储装置的特征构成为，具备：在1个单元内存储且可改写N值数据(N为2以上的自然数)的多个存储单元；将上述N值数据的各数据值以和上述存储单元相同的存储方式分别存储的多个监控单元；检测与上述监控单元存储的上述数据值对应的上述监控单元的物理量是否在预先设定的范围内的检测机构；和在上述检测机构检测为上述监控单元的上述物理量在预先设定的范围以外的情况下，确认与存储于上述存储单元内的数据值对应的上述存储单元的上述物理量是否在预先设定的范围内的确认机构，所述多个监控单元包括第1监控单元，监控与所述存储单元的数据保持状态的读出动作相伴随的劣化。即，通过设置将上述N值数据的各数据值以和上述存储单元相同的存储方式分别存储的多个监控单元，通常只检测监控单元的物理量的变动，通过只在监控单元的物理量变动时进行存储单元的确认，从而在不会对存储单元施加多余应力的状态中，可以在高速且低电力消耗下进行存储单元中的物理量的变动的确认。
在这里，作为上述监控单元，若具备监控伴随上述存储单元的数据保持状态的读出操作的劣化的第1监控单元，则可以检测出起因于使用时的电流或电压引起的应力的物理量的变动，若具备监控上述存储单元的数据保持状态的时效劣化的第2监控单元，则可以正确地检测出伴随时间的推移而产生的物理量的变动。
再有，通过将伴随读出操作对上述第1监控单元的数据保持状态的劣化有影响的应力，构成为比对以上述第1监控单元作为监控对象的上述存储单元施加的上述应力大，在可以在比上述存储单元的灵敏度高的状态下检测上述监控单元相对上述应力的物理量的变动方面是优选的，对于上述第1监控单元，构成为每当对上述第1监控单元作为监控对象的上述存储单元的读出操作发生，就至少施行1次的读出操作，在可以向存储单元与监控单元同等地提供应力方面是优选的。
同样，通过将不直接接受读出操作、写入操作及擦除操作的状态下对上述第2监控单元的数据保持状态的劣化有影响的应力，构成为比施加在以上述第2监控单元作为监控对象的上述存储单元上的应力大，在可以比在比上述存储单元的灵敏度高的状态下检测上述监控单元相对上述应力的物理量的变动方面是优选的，优选配置在上述第2监控单元作为监控对象的多个上述存储单元和向该存储单元供给读出操作所需电压的负载电路之间。
优选具备产生当上述检测机构以在规定的时序施行上述监控单元的上述物理量的检测用的同步信号的时序产生电路，在这种情况下，通过预先研究数据保持特性的劣化的程度，由于可以在最佳的时间内自动地检测，所以进一步提高可靠性。
通过具备当上述确认机构确认上述存储单元的上述物理量在预先设定的范围外的情况下，将该存储单元的上述物理量修正为收纳在预先设定的范围内的修正机构，从而即使上述物理量从规定范围超出，也可以利用修正来保证稳定的操作。具体地讲，上述存储单元优选由电阻根据电应力变化且解除上述电应力后也保持变化后的电阻的非易失性可变电阻元件与选择晶体管构成，上述非易失性可变电阻元件，优选在电极间形成含有锰的钙钛矿结构的氧化物。这种情况下，由于数据的写入修正、擦除修正可以在存储单元单位上进行，故即使上述物理量向规定范围的任何一侧变动，也可以始终保证稳定的操作。
为了达到上述目的，本发明的存储于存储单元中的数据的修正方法，是一种存储于在1个单元内存储且可改写N值数据(N为2以上的自然数)的存储单元中的数据的修正方法，其中，采用将所述N值数据的各数据值以和所述存储单元相同的存储方式分别存储的监控单元，即包含第1监控单元的多个监控单元，该第1监控单元监控与所述存储单元的数据保持状态的读出动作相伴随的劣化，检测与上述监控单元存储的上述数据值对应的上述监控单元的物理量是否在预先设定的范围内，在检测为上述监控单元的上述物理量在预先设定的范围以外的情况下，确认与存储于上述存储单元内的数据值对应的上述存储单元的上述物理量是否在预先设定的范围内，在确认上述存储单元的上述物理量在预先设定的范围外的情况下，将该存储单元的上述物理量修正为收纳在预先设定的范围内。
即，由于可以只在已检测到监控单元的物理量超出设定范围以外时修正存储单元，故不会在存储单元上施加不需要的应力，而且可以达成低消耗电力化的目的。
附图说明
图1是表示本发明的半导体存储装置的各存储单元的阈值分布的说明图。
图2是说明本发明的存储单元的存储数据修正方法的图表。
图3是本发明的半导体存储装置的电路方框构成图。
图4是本发明的半导体存储装置的主要部分的电路方框构成图。
图5是本发明的半导体存储装置的主要部分的电路方框构成图。
图6是说明本发明的存储单元的存储数据修正方法的其他实施例的图表。
图7是现有技术的半导体存储装置的电路方框构成图。
图8是说明现有技术的存储单元的存储数据修正方法的图表。
图9是说明现有技术的半导体存储装置的各存储单元的阈值分布的说明图。
具体实施方式
以下，参照附图，说明本发明的半导体存储装置的一实施方式。
如图3所示，半导体存储装置构成为，具备：在1个单元内存储且可改写N值数据(N为2以上的自然数)的多个存储单元呈矩阵状配置的存储阵列1；存储向读出电路3的一方输入的基准数据的参考阵列2；输出选择字线的字线选择信号的行解码器4；输出选择位线的位线选择信号的列解码器5；对应于编程、擦除、读取等各模式切换向各电路供给的电压，也具有切换在装置内部被升压的电压或从外部供给的高电压的功能的作为电压切换电路的电压开关14；识别由外部输入的指令(分别分配给编程、擦除、读取等)，以装置开始与该指令对应的操作的方式向各电路输出信号的指令接口15；和在需要编程或擦除等特殊的算法时，作为施行该算法用的微型控制器的控制引擎(control engine)16。
再有，半导体存储装置，具有将与上述存储单元相同的存储方式分别存储上述N值数据的各数据值的多个监控单元排列配置的的监控单元阵列6、9。上述控制引擎16与属于解码器电路的读取干扰用监控单元列解码器7、读取干扰用监控单元行解码器8、维持用监控单元列解码器10、维持用监控单元行解码器11与监控单元读出电路12构成为，作为直接或间接检测与存储在上述监控单元的上述数据值对应的上述监控单元的物理量是否在预先设定的范围内的检测机构发挥功能，并且作为当上述检测机构检测出上述监控单元的上述物理量在预先设定的范围外时，确认与存储在上述存储单元内的数据值对应的上述存储单元的上述物理量是否在预先设定的范围内的确认机构发挥功能。半导体存储装置，还具备作为产生在规定的时间内施行上述监控单元的上述物理量的检测用的同步信号的时序产生电路发挥功能的维持用监控单元读出定时器电路13。
若对上述监控单元详细阐述，则对应于数据存储保持特性的劣化原因的不同，包括排列配置有监控伴随上述存储单元的数据保持状态的读出操作的劣化的第1监控单元的读取干扰用监控单元阵列6、及排列配置有监控上述存储单元的数据保持状态的时效劣化的第2监控单元的维持用监控单元阵列9，第1监控单元由读取干扰用监控单元列解码器7、读取干扰用监控单元行解码器8分别读出，第2监控单元由维持用监控单元列解码器10、维持用监控单元行解码器11分别读出。
本实施方式中所使用的存储单元及监控单元，由根据电压施加等导致的电应力改变物理量的一例的电阻且解除上述电应力后也保持变化后的电阻的非易失性可变电阻元件与选择晶体管构成。在本实施方式中，作为非易失性可变电阻元件，使用的是RRAM(Novel resistance controlnonvolatile RAM)元件。RRAM元件，是通过根据电应力的施加改变电阻，即使解除电应力后也保持变化后的电阻，而可以以其电阻变化来进行数据存储的非易失性存储元件，例如是利用MOCVD法、旋转镀膜法、激光侵蚀、溅射法等形成用Pr(1-x)CaxMnO3、La(1-x)CaxMnO3或La(1 -x-y)CaxPbyMnO3(其中x＜1，y＜1，x+y＜1)表示的任何物质，例如Pr0.7Ca0.3MnO3、La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等的锰氧化膜，来做成的。
以下，在本说明书中，增加RRAM元件的电阻值时表现为写入，降低电阻值时表现为擦除，通常进行写入时接通选择晶体管，在位线上施加3V的电压，在源线上施加0V电压，相反进行擦除时接通选择晶体管，在位线上施加0V的电压，在源线上施加3V电压，进行读出时接通选择晶体管，在位线上施加1.5V电压，在源线上施加0V电压。再有，各电压值也可以与非易失性可变电阻元件的特性配合，适当地设定，其值并未限定于上述的值。
维持用监控单元读出定时器电路13，是产生在规定的时间内施行上述监控单元的上述物理量的检测用的同步信号的时序产生电路，在通入电源的同时运转，在待机时也运转。若详细阐述，则维持用监控单元读出定时器电路13产生规定周期的时钟脉冲，输出维持用监控单元判定使能信号。为了使存储单元的可靠性提高，则提早维持用监控单元读出定时器电路13产生的时钟脉冲的周期，为了达到待机电流的减弱化，则推迟维持用监控单元读出定时器电路13产生的时钟脉冲的周期。时钟脉冲的周期，若将时效劣化所导致的电阻值的位移假设为10％以内，则可以将研究阶段测定的电阻值位移10％的时间设定为周期。为了达到可靠性提高的目的，将周期设定为该数值量的1倍～100分之一倍左右。再有，若构成在接通电源时启动监控单元读出电路12的定时器电路，则可以检测到电源接通时的监控存储单元的状态，进一步提高可靠性。
上述监控单元读出电路12，与维持用监控单元判定使能信号同步，进行维持用监控单元的判别，或与读出信号同步，进行读取干扰用监控单元的判定。即，监控单元读出电路12兼做维持用和读取干扰用。进行维持用监控单元的判别的情况下，与维持用监控单元判定使能信号同步，维持用监控单元列解码器10及维持用监控单元行解码器11输出维持用监控单元的列选择信号及维持用监控单元的字选择信号。向维持用监控单元阵列输入维持用监控单元列选择信号及维持用监控单元字选择信号，将存储在维持用监控单元内的数据读出，监控单元读出电路12，根据读出的数据判断电阻值是否位移。
另一方面，在进行读取干扰用监控单元的判定的情况下，在存储阵列的存储单元被读出时必须读出读取干扰用监控单元，由监控单元读出电路12进行判定。读取干扰用监控单元构成为，在存储阵列1的存储单元被读出时必须被读出，应该成为读取次数最多的单元，在读取干扰用监控单元列/行解码器7、8中，输入进行存储阵列1的读出的读出信号，根据该读出信号，读取干扰用监控单元被读出。即，影响伴随读出操作的上述监控单元的数据保持状态的劣化的应力，构成为比对上述第1监控单元作为监控对象的上述存储单元施加的上述应力大，对于上述第1监控单元，构成为每当对上述第1监控单元作为监控对象的上述存储单元的读出操作发生，就至少施行1次读出操作。再有，在监控单元电路中判定存储于上述读取干扰用监控单元的数据的时间内，在主阵列的存储单元被读出时不需要每次进行判定，例如可以适当地设定为10次～几百次中进行1次。
监控单元读出电路12，在判定为维持用监控单元或读取干扰用监控单元的物理量，即电阻值位移时，向控制引擎16输出订正信号CORRECT，控制引擎16施行后述的算法。
以下，根据图4说明与具备在1个单元内多个存储且可改写4值数据的存储单元的存储阵列对应的维持用监控单元、读取干扰用监控单元及监控单元读出电路12的具体构成例。RRAM元件的电阻分布状态，如图1所示，R00最高，R11最低，从Ref01到Ref32是设定各分布范围的上限与下限的参考电阻。由于R00的上限、R11的下限不需要，故参考电阻不存在。读Ref1、2、3是以在读出时使用的基准而一般被设定在分布区间的中间。若存储单元的电阻值在读Ref1与读Ref2之间，则判定为处于R01的状态。另外，由于在存储单元从R00到R11的各状态中有位移的倾向不同的可能性，故维持用监控单元及读取干扰用监控单元，在1个单元内保持4个状态的情况下，在各状态中有设置4种(图1的R11的状态、R10的状态、R01的状态、R00的状态4种)相同的电路的必要。
如图4所示，Vref01～Vref32是与图1的参考电阻Ref01～Ref32对应的读出放大器参考电压。由于在R00中不需要上限，在R11中不需要下限，故读出放大器可以只有1个。向监控单元读出电路12、维持用监控单元列解码器10及维持用监控单元行解码器11输入监控单元判定使能信号，在监控单元读出电路12中判定维持用监控单元的电阻值的位移。另外，向监控单元读出电路12、读取干扰用监控单元列解码器7、读取干扰用监控单元行解码器8输入读出信号，在监控单元读出电路12中判定读取干扰用监控单元的电阻值的位移。
监控单元读出电路12，具备位移判定电路120～123。位移判定电路120由读出放大器与2个反相器构成，将从维持用或读取干扰用RRAM元件(R00)读出的电压与读出放大器用参考电压Vref01进行比较，在从维持用或读取干扰用RRAM元件(R00)读出的电压比读出放大器用参考电压Vref01高的情况下，向CORRECT00输出低电平“L”，低的情况下向CORRECT00输出高电平“H”。位移判定电路121由2个读出放大器、反相器与NAND电路构成，在从维持用或读取干扰用RRAM元件(R01)读出的电压位于读出放大器用参考电压Vref11与读出放大器用参考电压Vref12之间的情况下，向CORRECT01输出低电平“L”，不在其之间的情况下，向CORRECT01输出高电平“H”。位移判定电路122，由2个读出放大器、反相器与NAND电路构成，在从维持用或读取干扰用RRAM元件(R10)读出的电压位于读出放大器用参考电压Vref21与读出放大器用参考电压Vref22之间的情况下，向CORRECT10输出低电平“L”，不在其之间的情况下，向CORRECT10输出高电平“H”。位移判定电路123由读出放大器与反相器构成，将从维持用或读取干扰用RRAM元件(R11)读出的电压与读出放大器用参考电压Vref32进行比较，在从维持用或读取干扰用RRAM元件(R11)读出的电压比读出放大器用参考电压Vref32低的情况下，向CORRECT11输出低电平“L”，高的情况下向CORRECT11输出高电平“H”。
CORRECT00～11的信号，与OR电路连接，OR电路的输出与AND电路的一方连接，AND电路的另一方连接由维持用监控单元判定使能信号与读出信号构成的OR电路的输出，从AND电路输出订正信号CORRECT。例如，若处于R01状态的维持用或读取干扰用监控单元的电阻值比Ref12高，或比Ref11低，则CORRECT01输出高电平“H”。通过将与各状态对应的订正信号CORRECT的OR逻辑后的输出向控制引擎输入，即使监控单元为1个只要位移，也可以向存储阵列1的确认修正算法移行，由此可以提高可靠性。
图5中表示维持用监控单元阵列9及读取干扰用监控单元阵列6的配置的一例。构成为在存储单元阵列1的同一位线上且存储单元阵列1与电源(写入电路或读出电路)之间，配置维持用监控单元阵列9，在其他阵列上配置读取干扰用监控单元阵列6。即，由于将维持用监控单元阵列9配置在上述第2监控单元作为监控对象的多个上述存储单元、和向该存储单元供给读出操作所需电压的负载电路之间，故从电源到与监控单元连接的位线的距离可以构成为比存储单元短，由于维持用监控单元的位线电阻比存储单元的位线电阻小，故在写入、读出时应力容易施加。因此，即使在存储单元阵列被选择时，成为维持用监控单元阵列比非选择存储单元更易接受应力，对于存储单元，监控单元更容易位移，结果，可以早期进行存储单元的位移检测。
另一方面，反映读取干扰的影响用的读取干扰用监控单元，优选构成为伴随读出动作对读取干扰永监控单元影响数据保持状态的劣化的应力，比施加在上述第2监控单元作为监控对象的上述存储单元上的应力大，具体地讲，构成为对于读取干扰用监控单元，每当对读取干扰用监控单元作为监控对象的上述存储单元的读出操作发生，就至少施行1次的读出操作。
若应力比存储单元还高且物理量(电阻值)位移容易的维持用或读取干扰用监控单元，被收纳在规定的范围内，则比维持用或读取干扰用监控单元位移难的存储单元，被收纳在规定范围内的可能性高。这样，在本发明中，首先判断在维持用或读取干扰用监控单元中是否位移，只在维持用或读取干扰用监控单元位移了的情况下，检测存储单元的位移，由于进行修正，所以没有在如以往那样检测存储单元的位移时向存储单元施加应力的情况，可以早期发现位移的检测，也可以实现低电力消耗。
接着，在图2中表示存储单元的确认及修正的算法。以在处于最先地址的R01的存储单元的电阻值向高的方向位移的情况，即，单元位于Ref12与读Ref1的中间区域的情况为例，进行算法的说明。首先，在步骤S1中，判断监控单元的状态是否在分布范围内，根据维持用监控电路读出用定时器电路13输出的规定周期的监控单元判定使能信号，从维持用监控单元阵列9读出图1中表示的4种维持用监控单元R00～R01的状态，在监控单元读出电路12中确认。在这里，由于4种维持用监控单元中的至少1个在分布范围外，故进入监控单元读出电路输出高电平“H”的订正信号CORRECT，进行存储阵列的确认的开始存储阵列确认用的步骤S2。或者，根据读出读取干扰用监控单元的信号，从读取干扰用监控单元阵列6中读出读取干扰用监控单元R00～R11的状态，在监控单元读出电路12中进行确认(步骤S1)。在这里，设想1个监控单元位于Ref12与读Ref1的中间区域的情况，由于4种维持用监控单元中的至少1个在分布范围外，故进入监控单元读出电路输出高电平“H”的订正信号CORRECT，进行存储阵列的确认的开始存储阵列确认用的步骤S2。另外，在维持用监控单元或读取干扰用监控单元的任何一方不在分布范围内时，进入步骤S2。
向控制引擎16输入最先的地址，进行最先地址设定，读出最先地址的存储单元(步骤S2、S3)。由于这些步骤与通常的读出相同，故参考值使用存储在参考单元阵列中的读Ref1～3。在本例中，输出与R01的状态相当的数据。直接进入读出该数据的步骤S4，确认存储单元的状态是否在其分布范围的上限以上，具体地讲确认是否超过R01的上限。在本例中，进行与Ref12的比较，由于其结果是判断为上限以上，故转移到擦除存储单元的步骤S5，擦除存储单元，成R11的状态。之后，进入进行写入用的步骤S7，进行写入操作直到存储单元状态在其分布范围内，即直到成为R01的分布范围。
接下来，以使维持用或读取干扰用监控单元的电阻值成为原来的分布范围的方式，修正维持用或读取干扰用监控单元。维持用或读取干扰用监控单元的修正，与存储单元的修正(上述的步骤S4到S7)相同。上述各步骤，由于必须对全部的存储单元实行，故变更步骤S2的地址后再度施行，反复执行直到成为最终地址。
然后，以在处于最先地址的R01的存储单元的电阻值向低的方向位移，单元位于Ref12与读Ref1的中间区域的情况为例，进行算法的说明。维持用监控单元读出用定时器电路13输出规定周期的监控单元判定使能信号，根据监控单元判定使能信号，将图1中示出的4种维持用监控单元R00～R11的状态从维持用监控单元阵列中读出，在监控单元读出电路中确认(S1)。在这里，由于4种维持用监控单元中的至少1个在分布范围外，故进入监控单元读出电路输出高电平“H”的订正信号CORRECT，进行存储阵列的确认用的步骤S2。或者，根据读出信号，从读取干扰用监控单元阵列中读出读取干扰用监控单元R00～R11的状态，在监控单元读出电路12中进行确认(步骤S1)。在这里，由于4种维持用监控单元中的至少1个在分布范围外，故进入监控单元读出电路输出高电平“H”的订正信号CORRECT，进行存储阵列的确认用的步骤S2。另外，在维持用监控单元或读取干扰用监控单元的任何一方不在分布范围内时，进入步骤S2。
最先位置被输入到控制引擎，进行最先地址设定，读出最先地址的存储单元(步骤S2、S3)。由于这与通常的读出是相同的，故参考值使用存储在参考单元阵列中的读Ref1～3。在本例中，输出与R01的状态相当的数据。直接进入读出该数据的步骤S4，确认存储单元的状态是否超过R01的上限。在本例中，进行与Ref12的比较，其结果是判断为不是上限以上，进入步骤S6，确认存储单元的状态是否未超过R01的下限。在本例中，进行与Ref11的比较，其结果是判断为下限以下，进入步骤S7，进行写入操作直到存储单元状态成为R01的分布范围。
接着，以使维持用或读取干扰用监控单元成为原来的分布范围的方式，进行维持用或读取干扰用监控单元的修正。维持用或读取干扰用监控单元的修正与存储单元的修正(步骤S4～S7)同样。在上述的各步骤中，  必须对全部的存储单元施行，故在步骤S2中变更地址后再度施行，反复操作直到成为最终地址。
图2中示出的本算法具有的特征是：读出存储单元，在检测读出的数据是否位移时首先检测上限后再检测下限。在本算法中，在存储单元的状态不是分布范围的上限以上而是分布范围的下限以下的情况下，成为步骤S4→步骤S6→步骤S7的3个步骤，在存储单元的状态不是分布范围的下限以下而是分布范围的上限以上的情况下，则成为步骤S4→步骤S5→步骤S7的3个步骤，对于以任意3个步骤完成来说，例如，如图6所示，与本算法相反，若在检测下限后再检测上限，则在存储单元的状态不是分布范围的下限以下而是分布范围的上限以上的情况下，需要步骤S4′→步骤S6′→步骤S7′→步骤S5′的4个步骤，在存储单元的状态为分布范围的下限以下的情况下，则只需要步骤S4′→步骤S5′的2个步骤。因此，可以比需要4道工序步骤的图6所示的算法还减少工序数。
在上述实施方式中，虽然说明的是与具备1个单元内存储且可改写4值数据的多个存储单元的存储阵列对应的装置，但本发明也可以构成为与具备1个单元内存储且可改写N(N为2以上的自然数)值数据的多个存储单元的存储阵列对应的装置。
在上述实施方式中，虽然通过具备修正机构可以将存储单元的值始终维持在适当的状态，但例如在具有实验性地测量应力程度用途或在确认参考单元上有异常的时刻寿命完结的产品规格的半导体存储装置中，只要具备确认机构能把握其结果即可，故不一定需要修正机构。
在上述的半导体存储装置中，作为检测与监控单元内存储的数据值对应的监控单元的物理量是否在预先设定的范围内的检测机构，虽然说明了使用电压检测型差动放大电路构成的机构，但作为检测机构，并未限定于此，可以根据检测对象适宜地构成。例如，也可以使用电流检测型的差动放大电路，来间接检测电阻值。另外，检测机构可以构成为直接或间接检测物理量是否在预先设定的范围内，并不一定限于直接检测的机构。再有，作为物理量，并未限定于电阻值，只要是与存储单元或监控单元内存储的数据值对应的物理量，即使是电荷量等其他物理量也可以。
在上述的半导体存储装置中，虽然对作为非易失性可变电阻元件，使用RRAM元件构成存储单元的示例进行了说明，但并未限定于非易失性可变电阻元件，也可以用沿磁化方向改变电阻值的MRAM元件或电阻值由热导致的结晶状态的变化而改变的OUM元件等。
如上所说明的，在本发明中，首先调查监控单元是否位移，由于只在监控单元位移的情况下进行存储单元的位移的检测，故没有如以往那样频繁地检测存储单元的位移，在存储单元上施加多余应力的情况，可以有效地进行位移的检测且早期发现，可以达成低电力消耗化。
另外，通过将监控单元设置为维持用与读取干扰用的2种，即可区别电阻值位移的主要原因，确认各自的影响，再有，由于利用维持用监控单元读出用定时器电路可以自动地进行规定周期的维持用监控单元状态的确认与从存储阵列读出数据时的读取干扰用监控单元状态的确认，而没有以往所必需的外部输入，所以，可以保障半导体存储装置的长期稳定操作。
还有，通过使用非易失性可变电阻元件构成存储单元，对于存储单元的正常分布范围，不仅在电阻值高的情况下，而且在低的情况下，都可以修正每个存储单元，可以提高可靠性。
虽然根据优选实施方式说明了本发明，但在不脱离本发明的精神和范围的情况下可以由熟练的技术人员进行各种改进和变更。因此本发明仅被限定在权利要求书的范围内。

Claims (15)

1.一种半导体存储装置，其特征在于，具备：
可以在1个单元内存储且可改写N值数据的多个存储单元，其中N为2以上的自然数；
将所述N值数据的各数据值以和所述存储单元相同的存储方式分别存储的多个监控单元；
检测与所述监控单元存储的所述数据值对应的所述监控单元的物理量是否在预先设定的范围内的检测机构；和
在所述检测机构检测为所述监控单元的所述物理量在预先设定的范围以外的情况下，确认与存储于所述存储单元内的数据值对应的所述存储单元的所述物理量是否在预先设定的范围内的确认机构，
所述多个监控单元包括第1监控单元，监控与所述存储单元的数据保持状态的读出操作相伴随的劣化，
对于所述第1监控单元，构成为每当对以所述第1监控单元作为监控对象的所述存储单元的读出操作发生时，就至少施行1次的读出操作。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述多个监控单元，除了所述第1监控单元之外还包括监控所述存储单元的数据保持状态的时效劣化的第2监控单元。
3.根据权利要求1所述的半导体存储装置，其特征在于，构成为：伴随读出操作对所述监控单元的数据保持状态的劣化有影响的应力，比对以所述第1监控单元作为监控对象的所述存储单元施加的所述应力大。
4.根据权利要求2所述的半导体存储装置，其特征在于，在该半导体存储装置中，在对所述第2监控单元作为监控对象的所述存储单元执行读出操作、写入操作及擦除操作中的任意一个操作中，在不直接接受所述操作的状态下对所述第2监控单元的数据保持状态的劣化有影响的应力，比将所述操作中的所述存储单元以外的所述第2监控单元作为监控对象的非选择的所述存储单元上所施加的所述应力大。
5.根据权利要求2所述的半导体存储装置，其特征在于，所述第2监控单元，配置在以所述第2监控单元作为监控对象的多个所述存储单元、和向该存储单元供给读出操作所需电压的负载电路之间。
6.根据权利要求1所述的半导体存储装置，其特征在于，具备产生所述检测机构以规定的时序施行所述监控单元的所述物理量的检测用的同步信号的时序产生电路。
7.根据权利要求1所述的半导体存储装置，其特征在于，具备当所述确认机构确认所述存储单元的所述物理量在预先设定的范围外时，将该存储单元的所述物理量修正为收纳在预先设定的范围内的修正机构。
8.根据权利要求7所述的半导体存储装置，其特征在于，所述修正机构，通过对修正对象的所述存储单元施行写入与擦除的至少一方的操作，来修正所述物理量。
9.根据权利要求1所述的半导体存储装置，其特征在于，所述存储单元由电阻根据电应力变化且解除所述电应力后也保持变化后的电阻的非易失性可变电阻元件与选择晶体管构成。
10.根据权利要求9所述的半导体存储装置，其特征在于，所述非易失性可变电阻元件，在电极间形成含有锰的钙钛矿结构的氧化物。
11.一种在1个单元内存储且可改写N值数据的存储单元中所存储的数据的修正方法，其中N为2以上的自然数，其特征在于，包括：
采用将所述N值数据的各数据值以和所述存储单元相同的存储方式分别存储的监控单元，即包含第1监控单元的多个监控单元，该第1监控单元监控与所述存储单元的数据保持状态的读出操作相伴随的劣化；
对于所述第1监控单元，每当对以所述第1监控单元作为监控对象的所述存储单元的读出操作发生时，就至少施行1次的读出操作；
检测与所述监控单元存储的所述数据值对应的所述监控单元的物理量是否在预先设定的范围内；
当检测到所述监控单元的所述物理量在预先设定的范围以外时，确认与存储于所述存储单元内的数据值对应的所述存储单元的所述物理量是否在预先设定的范围内；
当确认所述存储单元的所述物理量在预先设定的范围外时，将该存储单元的所述物理量修正为收纳在预先设定的范围内。
12.根据权利要求11所述的修正方法，其特征在于，所述监控单元，除了所述第1监控单元以外还包括监控所述存储单元的数据保持状态的时效劣化的第2监控单元。
13.根据权利要求11所述的修正方法，其特征在于，具备产生以规定的时序施行所述监控单元的所述物理量的检测用的同步信号的时序产生电路，
根据所述同步信号的时序检测所述监控单元的所述物理量是否在预先设定的范围内。
14.根据权利要求11所述的修正方法，其特征在于，所述存储单元由电阻根据电应力变化且解除所述电应力后也保持变化后的电阻的非易失性可变电阻元件与选择晶体管构成。
15.根据权利要求14所述的修正方法，其特征在于，所述非易失性可变电阻元件，在电极间形成含有锰的钙钛矿结构的氧化物。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817469B2 (en) * 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
US7957189B2 (en) * 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
JP4282612B2 (ja) 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
EP1717817B8 (en) 2005-04-29 2016-05-18 Micron Technology, Inc. A semiconductor memory device with information loss self-detect capability
JP4696715B2 (ja) * 2005-06-21 2011-06-08 ソニー株式会社 記憶装置及び記憶装置の駆動方法
US7023737B1 (en) 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
US7230854B2 (en) * 2005-08-01 2007-06-12 Sandisk Corporation Method for programming non-volatile memory with self-adjusting maximum program loop
WO2007016167A1 (en) * 2005-08-01 2007-02-08 Sandisk Corporation Programming non-volatile memory with self-adjusting maximum program loop
JP4796360B2 (ja) * 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7911834B2 (en) 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7701797B2 (en) 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7511646B2 (en) 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7852690B2 (en) 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7639531B2 (en) 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
JP2008010035A (ja) * 2006-06-27 2008-01-17 Sony Corp 記憶装置
US7405964B2 (en) * 2006-07-27 2008-07-29 Qimonda North America Corp. Integrated circuit to identify read disturb condition in memory cell
US7495947B2 (en) 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7492630B2 (en) 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
US7522448B2 (en) 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7499355B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc High bandwidth one time field-programmable memory
WO2008016844A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Non-volatile memory capable of correcting overwritten cell
US7719874B2 (en) 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
US7499304B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Systems for high bandwidth one time field-programmable memory
US8997255B2 (en) * 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US8068376B1 (en) * 2006-08-02 2011-11-29 Hiep Van Tran Low leakage high stability memory array system
WO2008029457A1 (fr) * 2006-09-06 2008-03-13 Fujitsu Limited Mémoire non volatile
US7623401B2 (en) * 2006-10-06 2009-11-24 Qimonda North America Corp. Semiconductor device including multi-bit memory cells and a temperature budget sensor
KR100827695B1 (ko) * 2006-11-03 2008-05-07 삼성전자주식회사 연약 셀을 표식자로서 활용하는 불휘발성 반도체 메모리장치
US7539050B2 (en) * 2006-11-22 2009-05-26 Qimonda North America Corp. Resistive memory including refresh operation
JP5145720B2 (ja) * 2007-01-31 2013-02-20 富士通セミコンダクター株式会社 チャージロス修復方法及び半導体記憶装置
JP4288376B2 (ja) 2007-04-24 2009-07-01 スパンション エルエルシー 不揮発性記憶装置およびその制御方法
JP2008276858A (ja) 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
JP5159224B2 (ja) 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP2009099206A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 抵抗変化メモリ装置
KR101498669B1 (ko) * 2007-12-20 2015-03-19 삼성전자주식회사 반도체 메모리 시스템 및 그것의 액세스 방법
US20090190409A1 (en) * 2008-01-28 2009-07-30 Rok Dittrich Integrated Circuit, Cell Arrangement, Method for Operating an Integrated Circuit and for Operating a Cell Arrangement, Memory Module
US7978507B2 (en) 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
US7695309B2 (en) * 2008-08-26 2010-04-13 Tyco Electronics Corporation Sensor strip for a connectivity management system
KR20110107190A (ko) 2010-03-24 2011-09-30 삼성전자주식회사 저항성 메모리의 마모 셀 관리 방법 및 장치
WO2011121971A1 (ja) 2010-03-30 2011-10-06 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
US8872542B2 (en) 2010-09-21 2014-10-28 Nec Corporation Semiconductor device and semiconductor device control method
US8422296B2 (en) * 2010-12-22 2013-04-16 HGST Netherlands B.V. Early detection of degradation in NAND flash memory
US9299424B2 (en) 2011-03-02 2016-03-29 Nec Corporation Reconfigurable circuit and method for refreshing reconfigurable circuit
JP5204868B2 (ja) * 2011-04-12 2013-06-05 シャープ株式会社 半導体記憶装置
US9058869B2 (en) * 2013-02-07 2015-06-16 Seagate Technology Llc Applying a bias signal to memory cells to reverse a resistance shift of the memory cells
WO2014129172A1 (ja) * 2013-02-19 2014-08-28 パナソニック株式会社 不揮発性半導体記憶装置
US8934284B2 (en) * 2013-02-26 2015-01-13 Seagate Technology Llc Methods and apparatuses using a transfer function to predict resistance shifts and/or noise of resistance-based memory
US9105360B2 (en) * 2013-03-07 2015-08-11 Seagate Technology Llc Forming a characterization parameter of a resistive memory element
US10319437B2 (en) 2017-09-20 2019-06-11 Sandisk Technologies Llc Apparatus and method for identifying memory cells for data refresh based on monitor cell in a resistive memory device
KR102386198B1 (ko) * 2017-11-28 2022-04-14 에스케이하이닉스 주식회사 저항성 메모리 장치를 구비한 메모리 시스템 및 그의 동작 방법
WO2020031435A1 (ja) * 2018-08-06 2020-02-13 ソニーセミコンダクタソリューションズ株式会社 記憶制御装置、記憶装置および記憶制御方法
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0423833A1 (en) * 1989-10-20 1991-04-24 Kabushiki Kaisha Toshiba Non-volatile memory device
US5768193A (en) * 1996-06-17 1998-06-16 Aplus Integrated Circuits, Inc. Bit-refreshable method and circuit for refreshing a nonvolatile flash memory
EP0987715A1 (en) * 1998-09-15 2000-03-22 STMicroelectronics S.r.l. Method for maintaining the memory of non-volatile memory cells
US20020154531A1 (en) * 1999-12-16 2002-10-24 Tyler Lowrey Programmable resistance memory array
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63291475A (ja) * 1987-05-25 1988-11-29 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ装置
JPH0620486A (ja) * 1992-07-03 1994-01-28 Nippon Steel Corp 記憶装置
US5966322A (en) * 1996-09-06 1999-10-12 Nonvolatile Electronics, Incorporated Giant magnetoresistive effect memory cell
US5835413A (en) 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
JP2001076496A (ja) * 1999-09-02 2001-03-23 Fujitsu Ltd 不揮発性メモリのデータ化け防止回路およびその方法
JP2002150783A (ja) * 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
FR2820539B1 (fr) * 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0423833A1 (en) * 1989-10-20 1991-04-24 Kabushiki Kaisha Toshiba Non-volatile memory device
US5768193A (en) * 1996-06-17 1998-06-16 Aplus Integrated Circuits, Inc. Bit-refreshable method and circuit for refreshing a nonvolatile flash memory
EP0987715A1 (en) * 1998-09-15 2000-03-22 STMicroelectronics S.r.l. Method for maintaining the memory of non-volatile memory cells
US20020154531A1 (en) * 1999-12-16 2002-10-24 Tyler Lowrey Programmable resistance memory array
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing

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