KR100555275B1 - 반도체 기억장치 및 메모리 셀 데이터의 보정방법 - Google Patents

반도체 기억장치 및 메모리 셀 데이터의 보정방법 Download PDF

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Abstract

반도체 기억장치는 각기 N레벨 데이터를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀(1); 및 상기 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 모니터 셀(6, 9)을 포함한다. 검지 수단(12)은 모니터 셀에 기억된 데이터값에 대응하는 모니터 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하고; 확인 수단(16)은 검지 수단에 의해 모니터 셀의 물리량이 미리 설정된 범위 밖에 있는 것을 검지하였을 때, 메모리 셀에 기억된 데이터값에 대응하는 메모리 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 확인하고; 보정 수단(16)은 상기 물리량을 보정한다. 따라서, 메모리 셀(1)에 과잉 스트레스를 가하지 않고 물리량 변동을 효율적으로 검출할 수 있고, 규정된 범위에서 전하 손실 등에 의한 하방으로의 물리량 변동 뿐만 아니라 전하 이득 등에 의한 상방으로의 물리량 변동에 대해서도 보정할 수 있다.

Description

반도체 기억장치 및 메모리 셀 데이터의 보정방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR CORRECTING MEMORY CELL DATA}
도 1은 본 발명에 따른 반도체 기억장치의 각 메모리 셀의 임계값 분포를 나타내는 설명도;
도 2는 본 발명에 따른 메모리 셀에 기억된 데이터를 보정하는 보정방법의 설명 플로우차트;
도 3은 본 발명에 따른 반도체 기억장치의 회로 블록 구성도;
도 4는 본 발명에 따른 반도체 기억장치의 주요부의 회로 블록 구성도;
도 5는 본 발명에 따른 반도체 기억장치의 주요부의 회로 블록 구성도;
도 6은 본 발명의 다른 실시형태에 따른 메모리 셀에 기억된 데이터를 보정하는 보정방법의 설명 플로우차트;
도 7은 종래기술에 따른 반도체 기억장치의 회로 블록 구성도;
도 8은 종래기술에 따른 메모리 셀에 기억된 데이터를 보정하는 보정방법의 설명 플로우차트;
도 9는 종래기술에 따른 반도체 기억장치의 각 메모리 셀의 임계값 분포를 나타내는 설명도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 어레이 2 : 레퍼런스 어레이
3 : 검지 회로 6 : 판독 방해용 모니터 셀 어레이
9 : 보존용 모니터 셀 어레이 12 : 모니터 셀 검지 회로
13 : 보존용 모니터 셀 검지 타이머 회로
16 : 제어 엔진
본 발명은 반도체 기억장치 및 메모리 셀에 기억된 데이터를 보정하는 방법에 관한 것이다.
종래, 전기적으로 프로그램 가능하고 소거 가능한 비휘발성 메모리로서 알려진 플래시 메모리에 있어서, 각 메모리 셀에 기억될 데이터에 대응하는 물리량을 표현하는 한 요소인 전하 상태가 스트레스에 의해 변화된다는 문제가 생길 수 있다. 이 스트레스는 예컨대, 시간의 추이 및/또는 데이터 판독시의 전류/전압 등에 의해 발생될 수 있고, 그것에 의해 각 메모리 셀의 임계값 분포가 규정된 범위로부터 벗어나게 된다. 이는 예컨대, 액세스 시간의 지연 및 판독 에러를 야기시키는 잠재적인 문제를 일으킨다. 이들 문제점을 극복하기 위해, 미국특허 제5,835,413호에는 상술한 바와 같이 스트레스에 의해 규정된 범위로부터 벗어난 임계값 분포를 갖는 메모리 셀에 대하여, 그 셀이 원래 규정된 범위내에 있도록 데이터 보정을 수행하는 기술이 제안되어 있다.
미국특허 제5,835,413호를 참조하여, NOR 플래시 메모리에 대한 데이터 보정에 대하여 이하에 설명한다. 도 7에 나타낸 바와 같이, 플래시 메모리는 예컨대, 메모리 어레이(21), 레퍼런스 어레이(22), 행 디코더(24), 열 디코더(23), 전압 스위치(26), 명령 인터페이스(27), 및 제어 엔진(28)으로 구성된다. 메모리 어레이(21)는 매트릭스 형상으로 배열된 메모리 셀을 가진다. 레퍼런스 어레이(22)는 검지 회로(25)의 일단에 입력되는 레퍼런스 데이터를 기억한다. 행 디코더(24)는 워드라인을 각각 선택하는 워드라인 선택신호를 출력하고, 열 디코더(23)는 비트라인을 각각 선택하는 비트라인 선택신호를 출력한다. 전압 스위치(26)는 프로그램, 소거, 및 판독 모드 등의 각 모드에 대응하여 각 회로에 공급하는 전압을 스위칭하는 기능을 가지며, 또한, 회로에 공급하기 위해 장치 내부에서 승압된 전압 및 외부적으로 공급된 고전압을 스위칭하는 기능도 가진다. 명령 인터페이스(27)는 명령(프로그램, 소거, 및 판독 동작 등의 동작에 각각 할당되어 있음)을 인식하여, 장치가 그 명령에 대응하는 각 동작을 개시하도록 각 회로에 신호를 출력한다. 제어 엔진(28)은 예컨대, 프로그램 또는 소거 동작을 실행하는 특정 알고리즘이 필요할 때 그 알고리즘을 실행하는 마이크로 제어기로서 기능한다.
종래의 메모리의 각 회로의 기본 동작은 통상의 플래시 메모리의 기본 동작과 유사하다. 종래 메모리의 회로는 제어 엔진(28)에 보정 신호(CORRECT)가 입력되는 특징을 가진다. 보정 신호의 입력하에, 메모리는 메모리 셀에 대한 임계값 보정 루틴을 개시한다. 신호는 외부 소스를 통해 입력된 명령 등과 함께 입력된다. 상기 제안된 메모리는 내부 동작에 의해 검증 및 프로그램 동작을 수행한다. 이 관점에 서, 상기 제안된 메모리는 보정 신호(CORRECT)의 인가 및 임계값 보정 루틴의 추가적인 기능을 가지는 것만 제외하고는 통상의 NOR 플래시 메모리와 유사한다.
이하, 임계값 보정 루틴에 대하여 도 8 및 도 9를 참조하여 설명한다. 도 9는 메모리 셀의 임계값 분포를 나타내며, 임계값은 VT00에서 가장 높고 VT11에서 가장 낮다. VT01의 범위내에 있어야만 하는 메모리 셀에 전하 손실이 생겨서, VT01과 VT10의 중간 상태로 시프트될 때, 임계값을 VT01로 보정하는 경우의 예를 참조하여 루틴에 대하여 설명한다.
명령의 입력 등의 동작에 응답하여, 루틴은 제어 엔진에 보정 신호(CORRECT)를 입력하고, 관심있는 메모리 셀의 임계값 보정 동작을 개시한다. 우선, 스텝 S21에서, 루틴은 메모리 셀의 상태가 분포 범위의 상한 이상인지의 여부를 판정한다. 더욱 상세하게는, 검지 회로(25)는 메모리 셀과 VT11의 상한을 나타내는 레퍼런스 셀을 비교하여 메모리 셀의 상태가 VT11과 VT10의 중간 영역에 있는지의 여부를 확인한다. 본 예에 있어서, 메모리 셀의 임계값은 비교적 높으므로, 루틴은 스텝 S22로 진행하여, 메모리 셀의 임계값이 제1 분포 범위 보다 높은 다음의 분포 범위의 하한 이하인지의 여부를 판정한다. 구체적으로는, 루틴은 메모리 셀과 VT10의 하한을 나타내는 레퍼런스 셀의 상태를 비교한다. 본 예에 있어서, 메모리 셀의 임계값이 그 하한 보다 높게 판정되므로, 루틴은 메모리 셀의 상태가 다치 메모리의 다른 상태에 있는지의 여부를 판정하는 스텝 S24로 진행한다. 더욱 상세하게는, 스텝 S24에서 루틴은 다른 분포 범위가 존재하는지의 여부를 판정한다. 본 예에 있어서, 다른 분포 범위가 존재하기 때문에, 알고리즘은 확인하는 분포 범위를 변경하는 스 텝 S25로 진행한다. (알고리즘에 따르면, 이 확인은 메모리가 다치 메모리일 때 수행될 필요가 있지만, 메모리가 2치 메모리일 때는 확인할 필요가 없다. 그리하여, 메모리가 2치 메모리로 판정되면, 루틴은 스텝 S24에 도달하였을 때 종료한다.) 그후, 루틴은 메모리 셀의 상태가 VT10과 VT01의 중간 영역에 있는지의 여부를 확인하는 스텝 S21으로 다시 진행한다. 즉, 메모리 셀과 VT10의 상한을 나타내는 레퍼런스 셀을 비교한다. 본 예에 있어서, 메모리 셀의 임계값이 그 상한 보다 높기 때문에, 루틴은 스텝 S22로 진행하여 메모리 셀과 VT01의 하한을 나타내는 레퍼런스 셀의 임계값을 비교한다. 본 예에 있어서, 메모리 셀의 임계값이 그 하한 보다 낮기 때문에, 루틴은 메모리 셀이 전류 분포 범위의 다음 높은 범위의 하한 보다 높은 상태에 도달할 때까지 메모리 셀을 프로그래밍하는 스텝 S23으로 진행한다. 즉, 스텝 S23에서, 메모리 셀은 메모리 셀의 상태가 VT01의 하한에 도달할 때까지 프로그래밍된다. 프로그래밍 완료시, 알고리즘은 종료된다. 그후, 어드레스를 재설정하고, 상술한 루틴의 스텝을 반복적으로 실행함으로써, 모든 메모리 셀에 대하여 각각 확인을 수행한다. 확인시에, 원래 규정된 범위 외부 상태에 있는 메모리 셀을 검지하여, 그 셀의 상태를 원래 범위 내에 있도록 보정한다. 상기와 같이, 메모리 셀이 중간 상태에 있는 경우의 예를 참조하여 루틴을 설명한다. 그러나, 정상의 상태에 있는 메모리 셀에 대하여, 루틴은 스텝 S24에서 동작의 완료시에 종료되며; 즉, 프로그래밍이 실행되지 않는다.
그리하여, 종래 기술에 따르면, 그 데이터 보존 상태를 확인하는 확인 동작을 모든 메모리 셀에 대하여 수행할 필요가 있다. 이는 처리 시간을 요구하게 되 고, 물리량을 나타내는 하나의 요소인 전하량의 변동에 의한 임계값의 시프트를 조기에 검지할 수 없고, 또한, 전력 소비의 저감을 도모할 수 없다는 문제점을 일으킨다. 또한, 임계값 시프트가 검지될 때마다, 메모리 셀에 스트레스가 가해지고, 셀 임계값이 규정된 범위로부터 벗어날 가능성이 높아진다. 또한, 종래 기술은 알고리즘을 개시하기 위해 외부적으로 입력되는 명령 등을 필요로 하지만, 이러한 명령이 입력되지 않으면, 알고리즘이 실행되지 않는다. 이는 장치 신뢰성을 저하시키는 문제를 일으킨다. 또한, 플래시 메모리에 있어서, 종래 기술은 전하 손실에 의해 분포 범위로부터 시프트된 메모리 셀에 대해 프로그램 동작을 1비트 단위로 수행할 수 있지만, 소거는 블록(소거될 메모리 셀군) 단위로만 수행될 수 있다. 이는 전하 이득에 의해 임계값 분포 범위로부터 시프트된 메모리 셀에 대해 1비트 단위로 보정을 수행할 수 없다는 다른 문제를 일으킨다.
본 발명은 상기 문제점을 감안하여 된 것이다. 본 발명의 목적은 메모리 셀에 과잉 스트레스를 가하지 않고 물리량 변동을 효율적으로 검지할 수 있고, 규정된 범위에서 전하 손실 등에 의한 하방으로의 물리량 변동 뿐만 아니라 전하 이득 등에 의한 상방으로의 물리량 변동에 대해서도 보정할 수 있는 반도체 기억장치를 제공하는 것이다. 본 발명의 다른 목적은 메모리 셀에 기억된 데이터를 보정하는 보정방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기억장치는, 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀; 상기 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 모니터 셀; 상기 모니터 셀에 기억된 데이터값에 대응하는 상기 모니터 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하는 검지 수단; 및 상기 검지 수단에 의해 상기 모니터 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 검지하였을 때, 상기 메모리 셀에 기억된 데이터값에 대응하는 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있는지의 여부를 확인하는 확인 수단을 포함하는 특징 구성을 가진다.
그리하여, 복수의 모니터 셀은 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억한다. 그것에 의해, 정상 동작시에는 각 모니터 셀의 물리량의 변동만을 검지하며, 메모리 셀의 물리량이 시프트되었을 때에만 메모리 셀 확인이 수행된다. 따라서, 메모리 셀에 과잉 스트레스를 가하지 않은 상태에서, 메모리 셀의 물리량의 변동을 고속으로 낮은 전력소비하에 효율적으로 조기에 확인할 수 있다.
이 경우, 상기 구성이 메모리 셀의 데이터 보존 상태에 대한 판독 동작시에 야기되는 열화를 모니터링하는 제1 모니터 셀을 포함할 경우, 예컨대, 사용시의 전류 및 전압에 의한 스트레스에 의해 야기되는 물리량의 변동을 검출할 수 있다. 상기 구성이 메모리 셀의 데이터 보존 상태의 시간 경과에 따른 열화를 모니터링하는 제2 모니터 셀을 포함할 경우, 시간 추이에 의해 발생되는 스트레스에 의한 물리량의 변동을 검출할 수 있다.
반도체 기억장치는 판독 동작에 의해 발생되는 제1 모니터 셀에 대한 데이터 보존 상태의 열화에 영향을 미치는 스트레스가 제1 모니터 셀의 모니터링 대상인 메모리 셀에 대한 스트레스 보다 크게 되도록 구성되는 것이 바람직하다. 이 구성은 사용되는 제1 모니터 셀에 의하면, 메모리 셀 보다 높은 감도를 갖는 상태에서 스트레스에 의한 물리량의 변동을 검지할 수 있기 때문에 바람직하다. 또한, 반도체 기억장치는 제1 모니터 셀의 모니터링 대상인 메모리 셀에 대해 판독 동작이 발생할 때마다, 제1 모니터 셀에 대해 1회 이상의 판독 동작이 실행되도록 구성되는 것이 바람직하다. 이 구성은 메모리 셀 및 모니터 셀에 동등한 스트레스를 부여할 수 있기 때문에 바람직하다.
유사하게, 반도체 기억장치는 판독 동작, 프로그래밍 동작, 및 소거 동작을 직접 받지 않는 상태에서의 제2 모니터 셀에 대한 데이터 보존 상태의 열화에 영향을 미치는 스트레스가 제2 모니터 셀의 모니터링 대상인 메모리 셀에 대한 스트레스 보다 크게 되도록 구성되는 것이 바람직하다. 이 구성은 사용되는 제2 모니터 셀에 의하면, 메모리 셀 보다 높은 감도를 갖는 상태에서 스트레스에 의한 물리량의 변동을 검지할 수 있기 때문에 바람직하다. 또한, 복수의 모니터 셀은 제2 모니터 셀의 모니터링 대상인 복수의 메모리 셀과, 메모리 셀에 대한 판독 동작에 필요한 전압을 공급하는 부하 회로 사이에 배치되는 것이 바람직하다.
바람직하게는, 반도체 기억장치는 검지 수단이 모니터 셀의 물리량의 검지를 소정 타이밍으로 실행하기 위한 동기 신호를 발생하는 타이밍 발생회로를 더 포함한다. 이 경우, 데이터 보존 특성의 열화 정도에 대한 예비 조사를 수행함으로써, 바람직한 타이밍으로 자동적으로 검지할 수 있기 때문에, 신뢰성이 더욱 향상된다.
반도체 기억장치는, 확인 수단에 의해 메모리 셀의 물리량이 미리 설정된 범위 밖에 있는 것을 확인하였을 때, 메모리 셀의 물리량이 미리 설정된 범위내에 있도록 보정하는 보정 수단을 더 포함한다. 따라서, 상기 물리량이 규정된 범위 밖에 있더라도, 보정에 의해 안정적인 동작을 보증할 수 있다. 더욱 상세하게는, 메모리 셀은 선택 트랜지스터와, 전기적 스트레스에 의해 전기저항이 변화되고 전기적 스트레스가 해제된 후에도 변화된 전기저항이 유지되는 비휘발성 가변 저항 소자로 구성되는 것이 바람직하며; 비휘발성 가변 저항 소자에 있어서, 전극간에 망간을 함유하는 페로브스카이트 구조(perovskite structure)를 갖는 산화물이 형성되는 것이 바람직하다. 이 경우, 데이터에 대한 프로그래밍 보정 및 소거 보정을 메모리 셀 단위로 수행할 수 있기 때문에, 상기 물리량이 규정된 범위의 어느 한쪽으로 시프트되어도, 항상 안정적인 동작을 보증할 수 있다.
본 발명의 다른 목적을 달성하기 위해, 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 메모리 셀에 기억된 데이터를 보정하는 보정방법은, 상기 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 모니터 셀을 사용하는 단계; 상기 모니터 셀에 기억된 데이터값에 대응하는 상기 모니터 셀의 물리량이 미리 설정된 범위 밖에 있는지의 여부를 검지하는 단계; 상기 검지 수단에 의해 상기 메모리 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 검지하였을 때, 상기 메모리 셀에 기억된 데이터값에 대응하는 상기 메모리 셀의 상기 물리량이 미리 설정된 범 위내에 있는지의 여부를 확인하는 단계; 및 상기 메모리 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 확인하였을 때, 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있도록 보정하는 단계를 포함하는 것을 특징으로 한다.
즉, 상기 물리량이 미리 설정된 범위 밖에 있을 때에만 메모리 셀을 보정하면 충분하기 때문에, 메모리 셀에 불필요한 스트레스를 가하지 않고, 낮은 전력 소비를 달성할 수 있다.
(실시형태)
이하, 본 발명에 따른 반도체 기억장치의 실시형태에 대하여 첨부도면을 참조하여 설명한다.
도 3을 참조하면, 플래시 메모리는 예컨대, 메모리 어레이(1), 레퍼런스 어레이(2), 행 디코더(4), 열 디코더(5), 전압 스위치(14), 명령 인터페이스(15), 및 제어 엔진(16)으로 구성된다. 메모리 어레이(1)는 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 매트릭스 형상으로 배열된 복수의 메모리 셀을 가진다. 레퍼런스 어레이(2)는 검지 회로(3)의 일단에 입력되는 레퍼런스 데이터를 기억한다. 행 디코더(4)는 워드라인을 각각 선택하는 워드라인 선택신호를 출력하고, 열 디코더(5)는 비트라인을 각각 선택하는 비트라인 선택신호를 출력한다. 전압 스위치(14)는 프로그램, 소거, 및 판독 모드 등의 각 모드에 대응하여 각 회로에 공급하는 전압을 스위칭하는 기능을 가지며, 또한, 회로에 공급하기 위해 장치 내부에서 승압된 전압 및 외부적으로 공급된 고전압을 스위칭하는 기능도 가진다. 명령 인터페이스(15)는 명령(프로그램, 소거, 및 판독 동작 등의 동작 에 각각 할당되어 있음)을 인식하여, 장치가 그 명령에 대응하여 각 동작을 개시하도록 각 회로에 신호를 출력한다. 제어 엔진(16)은 프로그램 또는 소거 동작을 실행하는 특정 알고리즘이 필요할 때 그 알고리즘을 실행하는 마이크로 제어기로서 기능한다.
또한, 반도체 기억장치는 메모리 셀에 사용되는 기억 방식과 동일한 기억 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 메모리 셀을 각기 포함하는 모니터 셀(6, 9)을 가진다. 또한, 반도체 기억장치에는, 제어 엔진(16); 디코더 회로, 즉, 판독 방해용 모니터 셀 열 디코더(7), 판독 방해용 모니터 셀 행 디코더(8), 보존용 모니터 셀 열 디코더(10), 및 보존용 모니터 셀 행 디코더(11); 및 모니터 셀 검지 회로(12)가, 검지 수단 및 확인 수단으로서 기능하도록 구성된다. 검지 수단은 모니터 셀에 기억된 데이터값에 대응하는 각 모니터 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 직접 또는 간접적으로 검지한다. 검지 수단에 의해 모니터 셀의 물리량이 상기 범위 밖에 있는 것이 검지되면, 확인 수단은 메모리 셀에 기억된 데이터값에 대응하는 메모리 셀의 물리량이 미리 설정된 범위 밖에 있는지의 여부를 확인한다. 또한, 반도체 기억장치는 검지를 소정 타이밍으로 실행하기 위한 동기 신호를 발생시키는 타이밍 발생회로로서 기능하도록 구성된 보존용 모니터 셀 검지 타이머 회로(13)를 가진다.
이하, 모니터 셀에 대하여 더욱 상세하게 설명한다. 반도체 기억장치는 판독 방해용 모니터 셀 어레이(6) 및 보존용 모니터 셀 어레이(9)를 더 구비한다. 판독 방해용 모니터 셀 어레이(6)는 데이터 기억/데이터 보존 특성의 열화 원인의 차이 에 대응하여 메모리 셀의 데이터 보존 상태의 판독 동작에 의해 야기되는 열화를 모니터링하기 위해 배열된 제1 모니터 셀을 가진다. 상기 모니터 셀 어레이(9)는 메모리 셀의 데이터 보존 상태의 시간 경과에 따른 열화를 모니터링하기 위해 배열된 제2 모니터 셀을 가진다. 제1 모니터 셀은 판독 방해용 모니터 셀 열 디코더(7) 및 판독 방해용 모니터 셀 행 디코더(8)에 의해 독립적으로 판독된다. 유사하게, 제2 모니터 셀은 보존용 모니터 셀 열 디코더(10) 및 보존용 모니터 셀 행 디코더(11)에 의해 독립적으로 판독된다.
본 실시형태에 사용되는 메모리 셀 및 모니터 셀은 선택 트랜지스터와 비휘발성 가변 저항 소자로 구성된다. 상기 가변 저항 소자는 전압 인가 등에 의해 발생되는 전기적 스트레스에 의해, 물리량을 표현하는 하나의 요소인 전기저항이 변화되고, 전기적 스트레스가 해제된 후에도 변화된 전기저항이 유지된다. 비휘발성 가변 저항 소자로서, 본 실시형태에는 RRAM(새로운 저항 제어 비휘발성 RAM) 소자가 사용된다. RRAM 소자는, 예컨대, Pr(1-x)CaxMnO3, La(1-x)Ca xMnO3, 및 La(1-x-y)CaxPbyMnO3(여기서, x<1, y<1, x+y<1) 중 하나에 의해 표현되는 물질, 예컨대, Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3 등의 망간을 함유하는 산화막을, MOCVD법(metal-organic chemical vapor deposition), 스핀코팅법, 레이저 어브레이젼(laser abrasion), 또는 스퍼터링법 등에 의해 형성함으로써 제조된다.
본 명세서에 있어서, 이하, RRAM 소자의 저항값을 증가시킴을 "프로그램"으로 표현하고, RRAM 소자의 저항값을 감소시킴을 "소거"로 표현한다. 프로그램 동작 을 수행하기 위해, 선택 트랜지스터는 on 되고, 비트라인에 3V의 전압이 인가되고, 소스라인에 0V의 전압이 인가된다. 역으로, 소거 동작을 수행하기 위해, 선택 트랜지스터는 on 되고, 비트라인에 0V가 인가되고, 소스라인에 3V가 인가된다. 판독 동작을 수행하기 위해, 선택 트랜지스터는 on 되고, 비트라인에 1.5V가 인가되고, 소스라인에 0V가 인가된다. 인가되는 각 전압값은 이들 값에 한정되지 않고, 비휘발성 가변 저항 소자의 특성에 알맞게 적절히 설정되어도 좋다.
보존용 모니터 셀 검지 타이머 회로(13)는 각 모니터 셀의 물리량의 검지를 소정 타이밍으로 실행하기 위한 동기 신호를 발생시키는 타이밍 발생회로로서 기능하고; 상기 회로는 전원의 인가하에 동작되고, 대기 시간에도 동작된다. 구체적으로는, 보존용 모니터 셀 검지 타이머 회로(13)는 소정 주기로 클록 펄스를 발생시키고, 보존용 모니터 셀 판정 인에이블 신호를 출력한다. 보존용 모니터 셀 검지 타이머 회로(13)에 의해 발생되는 클록 펄스의 주파수를 증가시킴으로써 메모리 셀의 신뢰성을 향상시킬 수 있다. 보존용 모니터 셀 검지 타이머 회로(13)에 의해 발생되는 클록 펄스의 주파수를 감소시킴으로써 대기 전류(standby current)의 소비를 감소시킬 수 있다. 시간 경과에 따른 열화에 의한 저항값 시프트를 10% 이내로 조정하고자 할 경우를 가정한다. 이 경우, 상기 클록 펄스의 조정은 연구/조사 단계에서 측정되는 저항값이 10% 시프트되는 시간으로 주파수를 설정함으로써 수행될 수 있다. 신뢰성을 향상시키기 위해, 그 주파수는 그 수분의 1 배∼백분의 1 배로 설정되는 것이 바람직하다. 또한, 타이머 회로는 전원이 인가될 때 모니터 셀 검지 회로(12)가 인에이블되도록 구성될 수 있다. 그것에 의해, 전원이 인가될 때 모니 터 메모리 셀의 상태를 검지할 수 있고, 신뢰성을 더욱 향상시킬 수 있다.
모니터 셀 검지 회로(12)는 보존용 모니터 셀 판정 인에이블 신호와 동기하여 보존용 모니터 셀을 식별한다. 또한, 모니터 셀 검지 회로(12)는 판독 신호와 동기하여 판독 방해용 모니터 셀을 식별한다. 그리하여, 모니터 셀 검지 회로(12)는 데이터 보존 및 판독 방해에 대해 공유된다. 보존용 모니터 셀을 식별하기 위해, 보존용 모니터 셀 열 디코더(10) 및 보존용 모니터 셀 행 디코더(11)는 보존용 모니터 셀 판정 인에이블 신호와 동기하여 보존용 모니터 셀에 대한 열 선택신호 및 보존용 모니터 셀에 대한 워드 선택신호를 출력한다. 그후, 보존용 모니터 셀 열 선택신호 및 보존용 모니터 셀 워드 선택신호는 보존용 모니터 셀 어레이(9)에 입력된다. 입력 신호에 응답하여, 보존용 모니터 셀에 기억된 데이터가 판독되고, 모니터 셀 검지 회로(12)는 저항값이 시프트되었는지의 여부를 판독 데이터에 따라서 판정한다.
판독 방해용 모니터 셀을 판정하기 위해, 메모리 어레이의 메모리 셀이 판독될 때 항상 판독 방해용 모니터 셀을 판독하고, 모니터 셀 검지 회로(12)는 판독 방해용 모니터 셀을 판정한다. 구체적으로는, 반도체 기억장치의 구성에 있어서, 메모리 어레이(1)의 메모리 셀이 판독될 때 항상 판독 방해용 모니터 셀을 판독한다. 이 경우, 판독 방해용 모니터 셀이 가장 판독 횟수가 많은 셀이 되도록, 메모리 어레이(1)를 판독하는 판독 신호가 판독 방해용 모니터 셀 열 및 행 디코더(7, 8)에 입력되고, 그후, 판독 방해용 모니터 셀이 판독 신호에 따라서 판독된다. 더욱 구체적으로는, 상기 구성에서, 판독 동작에 따르는 제1 모니터 셀에 대한 데이 터 보존 상태의 열화에 영향을 미치는 스트레스는 제1 모니터 셀의 모니터링 대상 메모리 셀에 가해지는 스트레스 보다 크다. 이와 같이, 구성에 있어서, 제1 모니터 셀의 모니터링 대상인 메모리 셀에 대해 판독 동작이 발생할 때마다, 제1 모니터 셀에 대해 적어도 1회의 판독 동작이 실행된다. 메모리 어레이의 메모리 셀이 판독될 때마다 판독 방해용 모니터 셀에 기억된 데이터를 판정할 필요는 없다. 데이터 판정 타이밍은 예컨대, 메인 어레이의 메모리 셀의 판독의 수십∼수백회 마다 1번 판독을 수행하도록, 적절히 설정되어도 좋다.
모니터 셀 검지 회로(12)가 보존용 모니터 셀 또는 판독 방해용 모니터 셀의 물리량, 즉, 저항값이 시프트되는 것을 판정하였다고 가정한다. 이 경우, 모니터 셀 검지 회로(12)는 제어 엔진(16)에 보정 신호(CORRECT)를 출력하고; 그 신호에 응답하여, 제어 엔진(16)은 하기에 설명하는 알고리즘을 실행한다.
이하, 도 4를 참조하여, 각기 4치 데이터를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀을 갖는 메모리 어레이에 대응하는 보존용 모니터 셀, 판독 방해용 모니터 셀, 및 모니터 셀 검지 회로(12)의 구체적인 구성예에 대하여 설명한다. 도 1에 나타낸 바와 같이, RRAM 소자의 저항 분포 상태에 있어서, R00이 가장 높고, R11이 가장 낮고, 심볼 Ref01, Ref11, Ref12, Ref21, Ref22, 및 Ref32(이하, 집합적으로 "Ref01∼Ref32"라고 함)은 각 분포 범위의 상한 및 하한의 설정에 대한 레퍼런스를 의미한다. 그러나, R00의 상한 및 R11의 하한은 설정할 필요가 없기 때문에, 레퍼런스가 존재하지 않는다. ReadRef1, ReadRef2, 및 ReadRef3은 각각 판독 모드에 사용되는 레퍼런스를 의미한다. 일반적으로, 상기 레퍼런스는 각각 분포 사 이의 중간에 설정된다. 메모리 셀의 저항값이 ReadRef1과 ReadRef2 사이에 있으면, 상기 메모리 셀은 R01의 상태에 있다고 판정된다. 메모리 셀이 R00∼R01의 각각의 상태에 유지되면서도, 그 시프트 경향은 서로 다를 수 있다. 이와 같이, 1셀에서 4개의 상태를 유지하기 위해, 4개의 동일 종류의 보존용 모니터 셀 및 판독 방해용 모니터 셀을 각각의 상태(즉, 도 1에 나타낸 R11, R10, R01, R00의 4개의 상태)에 대해 설치할 필요가 있다.
다시 도 4를 참조하면, 심볼 Vref01∼Vref32는 각각 도 1에서의 레퍼런스 Ref01∼Ref32에 대응하는 감지 증폭기 레퍼런스 전압을 의미한다. R00에 대해 상한을 설정할 필요가 없고 R11에 대해 하한을 설정할 필요가 없기 때문에, 하나의 감지 증폭기만을 설치하면 충분하다. 이렇게 형성된 구성에 있어서, 모니터 셀 판정 인에이블 신호가 모니터 셀 검지 회로(12), 보존용 모니터 셀 열 디코더(10), 및 보존용 모니터 셀 행 디코더(11)에 입력되어, 모니터 셀 검지 회로(12)는 보존용 모니터 셀의 저항값의 시프트를 판정한다. 또한, 판독 신호가 모니터 셀 검지 회로(12), 판독 방해용 모니터 셀 열 디코더(7), 및 판독 방해용 모니터 셀 행 디코더(8)에 입력됨으로써, 모니터 셀 검지 회로(12)는 판독 방해용 모니터 셀의 시프트를 판정한다.
모니터 셀 검지 회로(12)는 시프트 판정 회로(120∼123)를 포함한다. 시프트 판정 회로(120)는 감지 증폭기 및 2개의 인버터로 구성되고, 보존용 또는 판독 방해용 RRAM 소자(R00)로부터 판독된 전압과 감지 증폭기 레퍼런스 전압(Vref01)을 비교한다. 보존용 또는 판독 방해용 RRAM 소자(R00)로부터 판독된 전압이 레퍼런스 전압(Vref01) 보다 높으면, 시프트 판정 회로(120)는 CORRECT00에 낮은 레벨 "L"을 출력한다. 한편, 상기 판독 전압(즉, 보존용 또는 판독 방해용 RRAM 소자(R00)로부터 판독된 전압)이 레퍼런스 전압(Vref01) 보다 낮으면, 시프트 판정 회로(120)는 CORRECT00에 높은 레벨 "H"를 출력한다. 시프트 판정 회로(121)는 두개의 감지 증폭기, 인버터, 및 NAND 회로로 구성된다. 이러한 구성에 있어서, 보존용 또는 판독 방해용 RRAM 소자(R01)로부터 판독되는 전압이 감지 증폭기 레퍼런스 전압(Vref11과 Vref12) 사이에 유지되면, 시프트 판정 회로(121)는 CORRECT01에 낮은 레벨 "L"을 출력한다. 한편, 상기 판독 전압이 그 사이에 유지되지 않으면, 시프트 판정 회로(121)는 CORRECT01에 높은 레벨 "H"를 출력한다. 시프트 판정 회로(122)는 감지 증폭기, 인버터, 및 NAND 회로로 구성된다. 이러한 구성에 있어서, 보존용 또는 판독 방해용 RRAM 소자(R10)로부터 판독되는 전압이 감지 증폭기 레퍼런스 전압(Vref21과 Vref22) 사이에 유지되면, 시프트 판정 회로(122)는 CORRECT10에 낮은 레벨 "L"을 출력한다. 한편, 상기 판독 전압이 그 사이에 유지되지 않으면, 시프트 판정 회로(122)는 CORRECT10에 높은 레벨 "H"를 출력한다. 시프트 판정 회로(123)는 감지 증폭기 및 인버터로 구성된다. 이러한 구성에 있어서, 보존용 또는 판독 방해용 RRAM 소자(R11)로부터 판독되는 전압이 감지 증폭기 레퍼런스 전압(Vref32) 보다 낮으면, 시프트 판정 회로(123)는 CORRECT11에 낮은 레벨 "L"을 출력한다. 한편, 상기 판독 전압이 레퍼런스 전압(Vref32) 보다 높으면, 시프트 판정 회로(123)는 CORRECT11에 높은 레벨 "H"를 출력한다.
CORRECT00, CORRECT01, CORRET10, 및 CORRECT11(이하, 집합적으로 "CORRECT00∼01"이라고 함)의 각 신호는 OR 회로에 접속된다. OR 회로의 출력은 AND 회로의 하나의 입력에 접속된다. AND 회로의 다른 입력은, 보존용 모니터 셀 판정 인에이블 신호 및 판독 신호로 이루어지는 OR 회로의 출력에 접속된다. 여기서, AND 회로는 보정 신호(CORRECT)를 출력한다. 예컨대, R01의 상태에서 보존용 또는 판독 방해용 모니터 셀의 저항값이 Ref12 보다 높거나 Ref11 보다 낮을 경우, CORRECT01은 높은 레벨 "H"를 출력한다. OR 논리를 지나간 후, 각 상태에 대응하는 보정 신호(CORRECT)의 출력은 제어 엔진으로 입력된다. 하나의 모니터 셀이 그 상태로 시프트되더라도, 처리는 메모리 어레이(1)의 확인-보정 알고리즘으로 진행할 수 있다. 이는 신뢰성의 향상으로 이어진다.
도 5는 보존용 모니터 셀 어레이(9) 및 판독 방해용 모니터 셀 어레이(6)의 배열예를 포함하는 구성을 나타낸다. 구성에서, 보존용 모니터 셀 어레이(9)는 메모리 어레이(1)의 동일 비트라인 상에 또한 메모리 어레이(1)와 전원(프로그램 회로 및 판독 회로 등) 사이에 배치되고, 판독 방해용 모니터 셀 어레이(6)는 다른 어레이내에 배치된다. 더욱 구체적으로는, 보존용 모니터 셀 어레이(9)는 제2 모니터 셀의 모니터링 대상인 복수의 메모리 셀과, 메모리 셀에 대한 판독 동작에 필요한 전압을 공급하는 부하 회로 사이에 배치된다. 이와 같이, 보존용 모니터 셀 어레이(9)는 각 전원으로부터 모니터 셀에 접속되는 각 비트라인까지의 거리가 메모리 셀의 경우 보다 짧게 되도록 구성되어도 좋다. 이 경우, 보존용 모니터 셀의 비트라인 저항이 메모리 셀의 비트라인 저항 보다 낮기 때문에, 프로그램 및 판독 동작 동안 발생되는 스트레스가 셀에 가해지게 된다. 그리하여, 메모리 어레이(1)가 선택되었더라도, 보존용 모니터 셀 어레이는 선택되지 않은 메모리 셀 보다 더 스트레스를 받는다. 이는 모니터 셀이 메모리 셀에 비해 쉽게 시프트시키고, 따라서 메모리 셀의 시프트의 검지를 조기에 달성할 수 있다.
판독 방해 영향을 반영하는데 사용되는 판독 방해용 모니터 셀은, 그 데이터 보존 상태에서 판독 방해용 모니터 셀에 스트레스를 야기시키는 판독 동작이 판독 방해용 모니터 셀의 모니터링 대상인 메모리 셀에 대해 대응하는 스트레스 보다 크게 되도록 구성되는 것이 바람직하다. 더욱 상세하게는, 상기 구성에서, 판독 방해용 모니터 셀의 모니터링 대상인 메모리 셀에 판독 동작인 발생될 때마다, 판독 방해용 모니터 셀에 적어도 1회의 판독 동작이 실행된다.
메모리 셀 보다 큰 스트레스를 받고 시프트하기 쉬운 물리량(저항값)을 가지는 보존용 또는 판독 방해용 모니터 셀이, 규정된 범위내의 상태에 유지되어 있다고 가정한다. 이 경우, 보존용 또는 판독 방해용 모니터 셀 보다 시프트하기 어려운 메모리 셀이 규정된 범위내에 유지될 가능성이 높다. 그리하여, 본 발명에 따르면, 우선 보존용 또는 판독 방해용 모니터 셀의 상태에 시프트가 발생하였는지의 여부를 확인한다. 그 결과, 보존용 또는 판독 방해용 모니터 셀에 시프트가 발생하였을 때만, 메모리 셀의 시프트를 검지하여 그 상태를 보정한다. 이와 같이, 본 발명에 따르면, 종래의 경우와 달리, 메모리 셀의 시프트가 검지될 때마다 메모리에 스트레스가 가해지는 것이 아니며, 메모리 셀내의 검지된 시프트를 조기에 검출할 수 있고, 따라서 전력 소비를 감소시킬 수 있다.
메모리 셀에 적용되는 확인-보정 알고리즘을 도 2에 나타낸다. 이하, 알고리 즘에 대하여 예를 참조하여 설명한다. 예에 있어서, R01에 대응하는 선두 어드레스에 위치하는 메모리 셀의 저항값은 메모리 셀의 저항값이 증가하는 방향으로 시프트된다고 가정한다. 더욱 상세하게는, 셀의 상태가 Ref12와 ReadRef1의 중간 영역에 유지된다고 가정한다. 우선, 스텝 S1에서 알고리즘의 루틴은 메모리 셀의 상태가 분포 범위내에 있는지의 여부를 판정한다. 또한, 보존용 모니터 셀 검지 타이머 회로(13)에 의해 출력된 소정 주파수에서 모니터 셀 판정 인에이블 신호에 따라서, 도 1에 나타낸 바와 같이, 4종류의 보존용 모니터 셀(R00-R11)(이하, 집합적으로 "R00∼R11"이라고 함)의 상태를 보존용 모니터 셀 어레이(9)로부터 판독한다. 그후, 상기 판독 상태를 모니터 셀 검지 회로(12)에 의해 확인한다. 본 예에 있어서, 4종류의 보존용 모니터 셀 중 적어도 하나가 분포 범위 밖에 있다고 가정하고, 그리하여 모니터 셀 검지 회로는 높은 레벨 "H"의 보정 신호(CORRECT)를 출력한다. 그후, 메모리 어레이의 확인을 실행하기 위해, 루틴은 메모리 어레이의 확인을 개시하는 스텝 S2로 진행한다. 또한, 판독 방해용 모니터 셀에 대한 판독 신호에 따라서, 판독 방해용 모니터 셀 어레이(6)로부터 판독 방해용 모니터 셀(R00∼R11)의 상태를 판독한 후, 그 판독 상태를 모니터 셀 검지 회로(12)에 의해 확인한다(스텝 S1). 본 예에 있어서, 4종류의 보존용 모니터 셀 중 하나는 Ref12와 ReadRef1 사이에 있다고 가정하고, 4종류의 보존용 모니터 셀 중 적어도 하나는 분포 범위 밖에 있다고 가정한다. 따라서, 모니터 셀 검지 회로(12)는 높은 레벨 "H"의 보정 신호(CORRECT)를 출력한다. 그후, 루틴은 스텝 S2로 진행하여 메모리 어레이를 확인한다. 보존용 모니터 셀 또는 판독 방해용 모니터 셀이 분포 범위내에 있지 않으 면, 루틴은 스텝 S2로 진행한다.
선두 어드레스는 제어 엔진(16)에 입력되어, 선두 어드레스를 설정하고, 선두 어드레스를 판독하는 판독 동작을 수행한다(스텝 S2 및 S3). 판독 동작은 통상의 판독 동작과 동일하기 때문에, 레퍼런스 어레이에 기억되는 ReadRef1∼ReadRef3이 레퍼런스로서 사용된다. 본 예에 있어서, R01의 상태에 상당하는 데이터가 출력된다. 데이터 판독 상태를 유지하기 위해, 루틴은 메모리 셀의 상태가 셀의 분포 범위의 상한 이상인지의 여부를 확인하는 스텝 S4로 진행한다. 즉, 상기 스텝의 처리는 그 상태가 R01의 상한을 초과하지 않는지의 여부를 확인한다. 본 예에 있어서, 상태를 Ref12와 비교하고; 그 결과, 상태가 상한 이상이라고 판정되기 때문에, 루틴은 메모리 셀을 소거하여 R11의 상태에 있도록 하는 스텝 S5로 진행한다. 그후, 루틴은 스텝 S7로 진행하여 메모리 셀의 상태가 분포 범위내에, 특히, R01의 분포 범위내에 들어갈 때까지 프로그램 동작을 수행한다.
이어서, 모니터 셀의 상태가 원래의 분포 범위내에 있도록 보정하는 보존용 또는 판독 방해용 모니터 셀의 상태에 대한 보정 동작을 수행한다. 보존용 또는 판독 방해용 모니터 셀의 보정 동작은 메모리 셀에 대해 수행되는 보정 동작(상술한 바와 같이, 스텝 S4∼S7)과 유사하게 수행된다. 모든 나머지 메모리 셀에 대해 상술한 스텝을 실행할 필요는 없기 때문에, 스텝 S2에서 어드레스를 재설정하여 최종 어드레스에 도달할 때까지 상기 스텝을 반복적으로 실행한다.
이하, R01에 대응하는 선두 어드레스에 위치하는 메모리 셀의 저항값이 메모리 셀의 저항값이 감소하는 방향으로 시프트된다고 가정한 경우의 예를 참조하여 알고리즘을 설명한다. 더욱 상세하게는, 셀의 상태는 Ref11과 ReadRef2의 중간 영역에 유지된다고 가정한다. 우선, 보존용 모니터 셀 검지 타이머 회로(13)는 소정 주파수에서 모니터 셀 판정 인에이블 신호를 출력한다. 모니터 셀 판정 인에이블 신호에 따라서, 도 1에 나타낸 바와 같이, 4종류의 보존용 모니터 셀(R00∼R11)의 상태를 보존용 모니터 셀 어레이(9)로부터 판독하고, 그 판독 상태를 모니터 셀 검지 회로(12)에 의해 확인한다(스텝 S1). 본 예에 있어서, 4종류의 보존용 모니터 셀 중 적어도 하나는 분포 범위 밖에 있다고 가정하고, 그리하여 모니터 셀 검지 회로(12)는 높은 레벨 "H"의 보정 신호(CORRECT)를 출력한다. 그후, 메모리 어레이의 확인을 실행하기 위해, 루틴은 메모리 어레이의 확인을 개시하는 스텝 S2로 진행한다. 또한, 판독 신호에 따라서, 판독 방해용 모니터 셀 어레이(6)로부터 판독 방해용 모니터 셀(R00∼R11)의 상태를 판독한 후, 그 판독 상태를 모니터 셀 검지 회로(12)에 의해 확인한다(스텝 S1). 본 예에 있어서, 4종류의 판독 방해용 모니터 셀 중 적어도 하나는 분포 범위 밖에 있다고 가정한다. 따라서, 모니터 셀 검지 회로(12)는 높은 레벨 "H"의 보정 신호(CORRECT)를 출력한다. 그후, 루틴은 스텝 S2로 진행하여 메모리 어레이를 확인한다. 보존용 모니터 셀 및 판독 방해용 모니터 셀 중 어느 하나가 분포 범위내에 있지 않으면, 루틴은 스텝 S2로 진행한다.
선두 어드레스는 제어 엔진에 입력되어, 선두 어드레스를 설정하고, 선두 어드레스를 판독하는 판독 동작을 수행한다(스텝 S2 및 S3). 판독 동작은 통상의 판독 동작과 동일하기 때문에, 레퍼런스 어레이에 기억되는 ReadRef1∼ReadRef3이 레퍼런스로서 사용된다. 본 예에 있어서, R01의 상태에 상당하는 데이터가 출력된다. 데이터 판독 상태를 유지하기 위해, 루틴은 메모리 셀의 상태가 R01의 분포 범위의 상한을 초과하지 않는지의 여부를 확인하는 스텝 S4로 진행한다. 본 예에 있어서, 상태를 Ref12와 비교하고; 그 결과, 상태는 상한 이상이 아니라고 판정된다. 그후, 루틴은 메모리 셀의 상태가 R01의 하한을 초과하지 않는지의 여부를 확인하는 스텝 S6으로 진행한다. 본 예에 있어서, 상태를 Ref11과 비교하고; 그 결과, 상태는 하한 이하라고 판정된다. 그후, 루틴은 스텝 S7로 진행하여 메모리 셀의 상태가 R01의 분포 범위내에 들어갈 때까지 프로그램 동작을 수행한다.
이어서, 모니터 셀의 상태가 원래의 분포 범위내에 있도록 보정하는 보존용 또는 판독 방해용 모니터 셀의 상태에 대한 보정 동작을 수행한다. 보존용 또는 판독 방해용 모니터 셀의 보정 동작은 상기 메모리 셀에 수행된 보정 동작(스텝 S4∼S7)과 유사하게 수행된다. 모든 나머지 메모리 셀에 대해 상술한 스텝을 실행할 필요는 없기 때문에, 스텝 S2에서 어드레스를 재설정하여 최종 어드레스에 도달할 때까지 상기 스텝을 반복적으로 실행한다.
도 2에 나타낸 알고리즘은 메모리 셀을 판독하고 판독 데이터가 시프트되었는지의 여부를 검지할 때, 상한을 먼저 검지한 후에 하한을 검지하는 특징을 가진다. 알고리즘에 따르면, 메모리 셀의 상태가 분포 범위의 상한 이상이 아니고 하한 이하인 경우에는, 처리는 3개의 스텝 S4 →S6 →S7 으로 수행된다. 한편, 메모리 셀의 상태가 분포 범위의 하한 이하가 아니고 상한 이상일 경우에는, 처리는 3개의 스텝 S4 →S5 →S7 으로 수행된다. 그리하여, 상기 어느 경우라도, 처리는 3개의 스텝으로 완료된다. 그러나, 도 6에 나타낸 것과 비교하면, 본 실시형태의 알고리 즘에서의 순서와 반대로 검지 동작을 수행하고; 즉, 하한을 먼저 검지한 후에 상한을 검지한다. 이 경우, 메모리 셀의 상태가 분포 범위의 하한 이하가 아니고 상한 이상인 경우에는, 처리는 4개의 스텝 S4' →S6' →S7' →S5'를 수행할 필요가 있다. 한편, 메모리 셀의 상태가 하한 이하인 경우에는, 처리는 2개의 스텝 S4' →S5'를 수행할 필요가 있다. 그리하여, 본 실시형태의 알고리즘은 상술한 처리를 위해 4개의 스텝을 필요로 하는 도 6의 알고리즘 보다 스텝 개수를 작게 감소시킬 수 있다.
상술한 바와 같이, 각기 4치 데이터를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀을 갖는 메모리 어레이에 대응하는 경우의 예를 참조하여 본 실시형태를 설명하였다. 그러나, 일반적으로, 본 발명은 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀을 갖는 메모리 어레이에 대응하도록 구성되어도 좋다.
상술한 실시형태에 있어서, 보정 수단을 설치하여 메모리 셀의 값을 항상 적당하게 유지할 수 있다. 그러나, 예컨대, 스트레스 레벨의 시험적 측정에 사용되거나 또는 모니터 셀의 이상이 확인된 시점에서 장치 서비스 수명이 끝나는 제품 사양을 갖는 반도체 기억장치에는 이러한 보정 수단을 설치할 필요가 없다. 이 경우, 확인 수단을 설치하여 그 결과를 파악하는 것만으로 충분하다.
반도체 기억장치에 대하여, 모니터 셀에 기억된 데이터값에 대응하는 모니터 셀 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하는 검지 수단으로서 전압 검지형 차동 증폭 회로를 사용하여 구성되는 예를 참조하여 설명하였다. 그러 나, 검지 수단은 상술한 증폭 회로에 한정되지 않으며, 검지 대상에 대응하여 적절히 구성되어도 좋다. 예컨대, 저항값을 간접적으로 검지하기 위해 전류 검지 차동 증폭 회로를 사용하여도 좋다. 검지 수단은 직접적으로 검지하는 형태에 한정되지 않으며, 물리량이 미리 설정된 범위내에 있는지의 여부를 직접 또는 간접적으로 검지할 수 있도록 구성된 형태이어도 좋다. 또한, 물리량을 표현하는 요소는 저항값에 한정되지 않는다. 그 요소는 메모리 셀 및 모니터 셀 등의 매체에 기억된 데이터값에 대응하는, 전하량 등의 그외 어느 것이어도 좋다.
반도체 기억장치의 메모리 셀에 대하여 비휘발성 가변 저항 소자로서 RRAM 소자를 사용하여 구성된 예를 참조하여 설명하였지만, 비휘발성 가변 저항 소자는 그것에 한정되지 않는다. 메모리 셀은 자화방향에 따라서 저항값이 변화하는 MRAM(magnetic RAM) 소자 또는 열에 의한 액정 상태의 변화에 따라서 저항값이 변화하는 OUM(ovonic unified memory) 소자 등의 외부 스트레스에 의해 저항값이 변화하는 소자를 사용하여 구성되어도 좋다.
상술한 바와 같이, 본 발명에 따르면, 우선, 모니터 셀의 상태가 시프트되었는지의 여부를 확인하고; 모니터 셀이 시프트되었을 때만, 메모리 셀의 시프트를 검지한다. 그리하여, 본 발명에 따르면, 종래의 경우와 달리, 메모리 셀 시프트를 자주 검지하지 않으며, 따라서 메모리 셀에 과잉 스트레스를 가하지 않고, 시프트 검지를 효율적으로 조기에 검출할 수 있다.
또한, 2종류의 모니터 셀, 즉, 보존용 및 판독 방해용 모니터 셀을 설치함으 로써, 저항값 시프트의 원인을 구별할 수 있으므로, 그 각각의 영향을 식별할 수 있다. 또한, 보존용 모니터 셀 검지 타이머 회로를 사용하여, 일정 주파수의 보존용 모니터 셀 상태의 확인 및 메모리 어레이로부터 데이터 판독시에 판독 방해용 모니터 셀 상태의 확인을, 종래에 필요하였던 외부 입력 없이 자동적으로 수행할 수 있다. 따라서, 이는 반도체 기억장치의 장기 안정적인 동작을 보장할 수 있다.
또한, 비휘발성 가변 저항 소자를 사용하여 메모리 셀이 구성되기 때문에, 메모리 셀의 정상의 분포 범위에 대해 메모리 셀 단위로 저항값의 보정을 수행할 수 있다. 저항값이 증가되었을 때 뿐만 아니라, 저항값이 감소되었을 때도 보정을 수행할 수 있다. 따라서, 신뢰성을 향상시킬 수 있다.
본 발명을 바람직한 실시형태에 의해 설명하였지만, 본 발명의 사상 및 범위로부터 벗어나지 않게 당업자에 의해 각종 수정 및 변형이 가해질 수 있다.

Claims (16)

  1. 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 복수의 메모리 셀;
    상기 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 모니터 셀;
    상기 모니터 셀에 기억된 데이터값에 대응하는 상기 모니터 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하는 검지 수단; 및
    상기 검지 수단에 의해 상기 모니터 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 검지하였을 때, 상기 메모리 셀에 기억된 데이터값에 대응하는 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있는지의 여부를 확인하는 확인 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서,
    상기 메모리 셀의 데이터 보존 상태에 대한 판독 동작시에 야기되는 열화를 모니터링하는 제1 모니터 셀과, 상기 메모리 셀의 데이터 보존 상태의 시간 경과에 따른 열화를 모니터링하는 제2 모니터 셀 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서,
    판독 동작에 의해 발생되는 상기 제1 모니터 셀에 대한 데이터 보존 상태의 열화에 영향을 미치는 스트레스가 상기 제1 모니터 셀의 모니터링 대상인 상기 메모리 셀에 대한 스트레스 보다 크게 되도록 구성되는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서,
    상기 제1 모니터 셀의 모니터링 대상인 상기 메모리 셀에 대해 판독 동작이 발생할 때마다, 상기 제1 모니터 셀에 대해 1회 이상의 판독 동작이 실행되도록 구성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서,
    판독 동작, 프로그램 동작, 및 소거 동작을 직접 받지 않는 상태에서의 상기 제2 모니터 셀에 대한 데이터 보존 상태의 열화에 영향을 미치는 스트레스가 상기 제2 모니터 셀의 모니터링 대상인 상기 메모리 셀에 대한 스트레스 보다 크게 되도록 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서,
    상기 복수의 모니터 셀은 상기 제2 모니터 셀의 모니터링 대상인 상기 복수의 메모리 셀과, 상기 메모리 셀에 대한 판독 동작에 필요한 전압을 공급하는 부하 회로 사이에 배치되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서,
    상기 검지 수단이 상기 모니터 셀의 상기 물리량의 검지를 소정 타이밍으로 실행하기 위한 동기 신호를 발생하는 타이밍 발생회로를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서,
    상기 확인 수단에 의해 상기 메모리 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 확인하였을 때, 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있도록 보정하는 보정 수단을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서,
    상기 보정 수단은 보정 대상인 상기 메모리 셀에 대해 적어도 프로그래밍 또는 보정을 실행함으로써 상기 물리량을 보정하는 것을 특징으로 반도체 기억장치.
  10. 제1항에 있어서,
    상기 메모리 셀은 선택 트랜지스터와, 전기적 스트레스에 의해 전기저항이 변화되고 상기 전기적 스트레스가 해제된 후에도 변화된 전기저항이 유지되는 비휘발성 가변 저항 소자로 구성되는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서,
    상기 비휘발성 가변 저항 소자에 있어서, 전극간에 망간을 함유하는 페로브스카이트 구조를 갖는 산화물이 형성되는 것을 특징으로 하는 반도체 기억장치.
  12. 각기 N레벨 데이터(N은 2 이상의 자연수)를 기억하고 재프로그래밍할 수 있는 메모리 셀에 기억된 데이터를 보정하는 보정방법으로서:
    상기 메모리 셀에 사용되는 방식과 동일한 방식을 사용하여 N레벨 데이터의 각 데이터값을 개별적으로 기억하는 복수의 모니터 셀을 사용하는 단계;
    상기 모니터 셀에 기억된 데이터값에 대응하는 상기 모니터 셀의 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하는 단계;
    상기 검지 수단에 의해 상기 모니터 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 검지하였을 때, 상기 메모리 셀에 기억된 데이터값에 대응하는 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있는지의 여부를 확인하는 단계; 및
    상기 메모리 셀의 상기 물리량이 미리 설정된 범위 밖에 있는 것을 확인하였을 때, 상기 메모리 셀의 상기 물리량이 미리 설정된 범위내에 있도록 보정하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 데이터의 보정방법.
  13. 제12항에 있어서,
    상기 메모리 셀의 데이터 보존 상태에 대한 판독 동작시에 야기되는 열화를 모니터링하는 제1 모니터 셀과 상기 메모리 셀의 데이터 보존 상태의 시간 경과에 따른 열화를 모니터링하는 제2 모니터 셀 중 하나 이상을 포함하는 것을 특징으로 하는 메모리 셀 데이터의 보정방법.
  14. 제12항에 있어서,
    상기 모니터 셀의 상기 물리량이 미리 설정된 범위내에 있는지의 여부를 검지하는 단계는, 상기 모니터 셀의 상기 물리량의 검지를 소정 타이밍으로 실행하기 위해 사용되는 동기 신호를 발생시키기 위해 설치된 타이밍 발생회로에 의해 발생되는 동기 신호에 기초한 타이밍으로 수행되는 것을 특징으로 하는 메모리 셀 데이터의 보정방법.
  15. 제12항에 있어서,
    상기 메모리 셀은 선택 트랜지스터와, 전기적 스트레스에 의해 전기저항이 변화되고 상기 전기적 스트레스가 해제된 후에도 변화된 전기저항이 유지되는 비휘발성 가변 저항 소자로 구성되는 것을 특징으로 하는 메모리 셀 데이터의 보정방법.
  16. 제15항에 있어서,
    상기 비휘발성 가변 저항 소자에 있어서, 전극간에 망간을 함유하는 페로브 스카이트 구조를 갖는 산화물이 형성되는 것을 특징으로 하는 메모리 셀 데이터의 보정방법.
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