JP5858036B2 - 再構成可能回路 - Google Patents

再構成可能回路 Download PDF

Info

Publication number
JP5858036B2
JP5858036B2 JP2013502051A JP2013502051A JP5858036B2 JP 5858036 B2 JP5858036 B2 JP 5858036B2 JP 2013502051 A JP2013502051 A JP 2013502051A JP 2013502051 A JP2013502051 A JP 2013502051A JP 5858036 B2 JP5858036 B2 JP 5858036B2
Authority
JP
Japan
Prior art keywords
switch element
voltage
state
resistance
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013502051A
Other languages
English (en)
Other versions
JPWO2012117467A1 (ja
Inventor
正吾 中谷
正吾 中谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2013502051A priority Critical patent/JP5858036B2/ja
Publication of JPWO2012117467A1 publication Critical patent/JPWO2012117467A1/ja
Application granted granted Critical
Publication of JP5858036B2 publication Critical patent/JP5858036B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Description

本発明は再構成可能回路および再構成可能回路のリフレッシュ方法に関し、特に抵抗状態に応じてオン状態とオフ状態とを書き換え可能な抵抗変化型の書き換え可能不揮発スイッチ素子を用いた再構成可能回路および再構成可能回路のリフレッシュ方法に関する。
最近、抵抗状態に応じてオン状態とオフ状態とを書き換え可能な抵抗変化型の書き換え可能不揮発スイッチ素子（以下、抵抗変化型スイッチ素子ともいう）が開発されている（特許文献１参照）。
図１３Ａ〜図１３Ｃは、抵抗変化型の書き換え可能不揮発スイッチ素子を説明するための図である。図１３Ａに示すように、抵抗変化型スイッチ素子１０１は、第１の電極であるアノード１１０と、第２の電極であるカソード１１２と、アノード１１０およびカソード１１２に挟まれたイオン伝導体１１１とで構成されている。
アノード１１０は、金属イオンをイオン伝導体１１１に供給する電極で、主に銅などで構成されている。カソード１１２は、金属イオンをイオン伝導体１１１に供給しない電極で、白金などが用いられている。イオン伝導体１１１は、アノード１１０から供給された金属イオンが移動できる性質を持ち、酸化タンタルなどが用いられている。
図１３Ｂは、抵抗変化型スイッチ素子１０１がオン状態である場合、つまり両電極間が導通した状態を示す。アノード１１０にプログラミング電圧Ｖｏｎを、カソード１１２にグランド電圧（以下、接地電圧ともいう）Ｖｇｎｄを印加することで、抵抗変化型スイッチ素子１０１をオン状態とすることができる。
図１３Ｃは、抵抗変化型スイッチ素子１０１がオフ状態である場合、つまり両電極間が遮断した状態を示す。アノード１１０にグランド電圧Ｖｇｎｄを、カソード１１２にプログラミング電圧Ｖｏｆｆを印加することで、抵抗変化型スイッチ素子１０１をオフ状態とすることができる。
このように抵抗変化型スイッチ素子１０１をオン状態にしたりオフ状態にしたりすることをプログラミングと呼ぶ。また、プログラミング時に抵抗変化型スイッチ素子１０１に印加される電圧をプログラミング電圧と呼ぶ。なお、抵抗変化型スイッチ素子１０１のオン状態およびオフ状態は電源を切っても保持される。
また、特許文献２にはこのような抵抗変化型スイッチ素子を用いた再構成可能回路が開示されている。特許文献２に開示されている再構成可能回路はプログラマブルセルアレイを有し、各プログラマブルセルは機能ブロックとプログラマブル配線を持つ。機能ブロックはプログラムに応じて種々の論理演算機能を実現する回路である。また、プログラマブル配線はプログラムに応じて機能ブロック間を接続する配線である。特許文献２には、プログラマビリティを実現する素子として、抵抗変化型の書き換え可能不揮発スイッチ素子を用いる例が開示されている。
特許文献２に開示されている再構成可能回路では、再構成可能回路を構成する各々の抵抗変化型スイッチ素子にプログラミング電圧を印加し、抵抗変化型スイッチ素子のオン状態とオフ状態とを所望の状態に切り換えることで、回路を再構成することができる。
特開２００８−５３４３３号公報 特許第４３５６５４２号公報
しかしながら、背景技術で説明したような抵抗変化型スイッチ素子を用いた再構成可能回路では、プログラミング電圧Ｖｏｎよりも低い電源電圧で再構成可能回路を長時間使用し続けると、抵抗変化型スイッチ素子のプログラミング状態が徐々に劣化するという問題があった。このように、抵抗変化型スイッチ素子のプログラミング状態が徐々に劣化すると、回路の性能が低下したり、消費電力が増大したり、回路が機能しなくなるという問題がある。このため、抵抗変化型スイッチ素子を用いた再構成可能回路は安定性に乏しいという問題がある。
上記課題に鑑み本発明の目的は、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することである。
本発明にかかる再構成可能回路は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する。
本発明にかかる、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備える再構成可能回路のリフレッシュ方法は、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する。
本発明により、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することが可能となる。
実施の形態１にかかる再構成可能回路を示す回路図である。 実施の形態１にかかる再構成可能回路が備えるプログラミングドライバを示す回路図である。 電圧制御信号ＣＶ１、ＣＶ２とプログラミングドライバの出力Ｐとの関係を示す表である。 実施の形態１にかかる再構成可能回路が備えるコンフィギュレーションコントローラを示す回路図である。 モード信号Ｈ、コンフィギュレーション信号Ｃ、およびプログラム状態情報Ｍと、電圧制御信号ＣＶ１、ＣＶ２に応じてプログラミングドライバが出力する電圧との関係を示す表である。 コンフィギュレーション信号Ｃおよびプログラム状態情報Ｍに応じて参照信号生成部が出力する参照信号Ｒを示す表である。 実施の形態１にかかる再構成可能回路のリフレッシュ動作を示すタイミングチャートである（正常の場合）。 実施の形態１にかかる再構成可能回路のリフレッシュ動作を示すタイミングチャートである（異常を検出した場合）。 実施の形態２にかかる再構成可能回路が備えるコンフィギュレーションコントローラを示す回路図である。 実施の形態３にかかる再構成可能回路が備えるコンフィギュレーションコントローラを示す回路図である。 コンフィギュレーション信号Ｃと参照信号生成部の出力電圧ＲＭとの関係を示す表である。 検査モードにおける、テスト入力ＴＩの電圧、抵抗変化型スイッチ素子の状態、参照信号生成部６５の出力電圧Ｒ（Ｖｔｌ、Ｖｔｈ）、参照信号生成部８４の出力電圧ＲＭ（電圧Ｖｔｍ）、および比較器８５の出力信号Ｍの関係を示す図である。 抵抗変化型の書き換え可能不揮発スイッチ素子を示す図である。 オン状態にプログラムされた抵抗変化型の書き換え可能不揮発スイッチ素子を示す図である。 オフ状態にプログラムされた抵抗変化型の書き換え可能不揮発スイッチ素子を示す図である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、実施の形態１にかかる再構成可能回路１０を示す回路図である。図１に示す再構成可能回路１０は、複数の抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３が二次元アレイ状に配置されている。各抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３は、配線間の接続をプログラマブルに設定することができる。図１では、例えば抵抗変化型スイッチ素子１_１は配線６_１と配線６_２との間に接続され、配線６_１と配線６_２とが導通する場合と導通しない場合とを切り替えることができる。
つまり、抵抗変化型スイッチ素子１_iは配線６_iと配線６_i＋１との間に接続されており、配線６_ｉと配線６_ｉ＋１とが導通する場合と導通しない場合とを切り替えることができる。同様に、抵抗変化型スイッチ素子２_iは配線７_iと配線７_i＋１との間に接続されており、配線７_ｉと配線７_ｉ＋１とが導通する場合と導通しない場合とを切り替えることができる。なお、ｉは１以上の整数とする。また、例えば抵抗変化型スイッチ素子１_iを総称して示す場合は、ｉを用いずに単に抵抗変化型スイッチ素子１と表示する場合もある。他の構成要素についても同様である。
また、本実施の形態にかかる再構成可能回路で用いられる抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子である。抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３の構成は、図１３Ａ〜図１３Ｃに示した抵抗変化型スイッチ素子１０１と基本的に同様である。すなわち、抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３は極性を持っており、太線で示した側の電極はアノードであり、反対側の電極はカソードである。そして、抵抗変化型スイッチ素子は、アノードにプログラミング電圧として所定の正電圧（オン電圧Ｖｏｎ）以上の電圧を、カソードにグランド電圧Ｖｇｎｄを印加することで低抵抗状態（オン状態）にプログラムされる。また、抵抗変化型スイッチ素子は、アノードにグランド電圧Ｖｇｎｄを、カソードにプログラミング電圧として所定の正電圧（オフ電圧Ｖｏｆｆ）以上の電圧を印加し、カソードからアノードへ所定の電流以上の電流を流すことで高抵抗状態（オフ状態）にプログラムされる。ここで、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆは、例えばＶｏｎ＞Ｖｏｆｆの関係である。
本実施の形態では、各抵抗変化型スイッチ素子１_１〜１_３、２_１〜２_３にプログラミング電圧を印加するために、コンフィギュレーションコントローラ６０、プログラミングドライバ１１_１〜１１_３、プログラミングデコーダ１２_１、１２_２、プログラミング線５_１〜５_３、ゲート線８_１、８_２、およびプログラミングトランジスタ（例えば、Ｎ型のトランジスタとする）３_１〜３_３、４_１〜４_３が設けられている。
例えば、プログラミングトランジスタ３_１のソースは、抵抗変化型スイッチ素子１_１のアノード側の配線６_１に接続され、ドレインはプログラミング線５_１に接続され、ゲートはゲート線８_１に接続されている。プログラミングトランジスタ３_２のソースは、抵抗変化型スイッチ素子１_１のカソード側（抵抗変化型スイッチ素子１_２のアノード側でもある）の配線６_２に接続され、ドレインはプログラミング線５_２に接続され、ゲートはゲート線８_１に接続されている。他のプログラミングトランジスタについても同様である。
プログラミングドライバ１１_ｉは、コンフィギュレーションコントローラ６０から出力されたプログラミング制御信号Ｂを配線１３を介して入力し、プログラミング制御信号Ｂに応じた出力Ｐ（プログラミング電圧）をプログラミング線５_ｉに出力する。
プログラミングデコーダ１２_ｉは、コンフィギュレーションコントローラ６０から出力された行アドレス信号ＲＡを配線１４を介して入力する。各プログラミングデコーダ１２_ｉは固有のＩＤを有し、行アドレス信号ＲＡが自身のＩＤと一致したプログラミングデコーダのみがゲート線８_ｉをハイレベルにし、それ以外のプログラミングデコーダはゲート線８_ｉをローレベルにする。
図１に示す再構成可能回路１０において、例えば抵抗変化型スイッチ素子１_１をプログラムするにはその両電極にプログラミング電圧を印加する必要がある。この場合は、まず、コンフィギュレーションコントローラ６０はプログラミングデコーダ１２_１の固有のＩＤを示す行アドレス信号ＲＡを出力する。この行アドレス信号ＲＡが供給されたプログラミングデコーダ１２_１は、ゲート線８_１をハイレベルにして、抵抗変化型スイッチ素子１_１が属する一行分のプログラミングトランジスタ３_ｉをオン状態にする。このとき、ゲート線８_１以外のゲート線８_ｊ（ｊは１以外の整数）はローレベルとなり、プログラミングトランジスタ３_ｉ以外のプログラミングトランジスタをオフ状態とする。
次に、コンフィギュレーションコントローラ６０は、プログラミングドライバ１１_１および１１_２をプログラミング状態に設定する。プログラミングドライバ１１_１および１１_２は、プログラミング線５_１および５_２を介して、抵抗変化型スイッチ素子１_１の両電極にプログラミング電圧を供給する。このとき、プログラミングドライバ１１_１および１１_２以外のプログラミングドライバ１１_ｋ（ｋは１、２以外の整数）は、ハイインピーダンス状態に設定される。
ここで、プログラミング状態とは、抵抗変化型スイッチ素子１_１をオン状態にプログラムする場合は、アノード側に繋がるプログラミングドライバ１１_１の出力Ｐをオン電圧Ｖｏｎに、カソード側に繋がるプログラミングドライバ１１_２の出力Ｐをグランド電圧Ｖｇｎｄにすることである。また、抵抗変化型スイッチ素子１_１をオフ状態にプログラムする場合は、アノード側に繋がるプログラミングドライバ１１_１の出力Ｐをグランド電圧Ｖｇｎｄに、カソード側に繋がるプログラミングドライバ１１_２の出力Ｐをオフ電圧Ｖｏｆｆにすることである。
ここで、各プログラミングドライバ１１_ｉの出力状態は、コンフィギュレーションコントローラ６０から出力されるプログラミング制御信号Ｂを用いて制御される。図２は、本実施の形態にかかる再構成可能回路が備えるプログラミングドライバ１１を示す回路図である。プログラミングドライバ１１は、ドライバデコーダ２１と、電源制御トランジスタ２２と、テストトランジスタ２３とを備える。プログラミング制御信号Ｂは、列アドレスＣＡ１、ＣＡ２および電圧制御信号ＣＶ１、ＣＶ２を含む。
各プログラミングドライバ１１_ｉは固有のＩＤを有し、列アドレスＣＶ１が自身のＩＤと一致したドライバは電圧制御信号ＣＶ１によって、列アドレスＣＡ２が自身のＩＤと一致したドライバは電圧制御信号ＣＶ２によって、それぞれ出力Ｐが制御される。自身のＩＤが列アドレスＣＡ１、ＣＶ２と一致しないプログラミングドライバはハイインピーダンス状態となる。ドライバデコーダ２１は、プログラミング制御信号Ｂの電圧制御信号ＣＶ１、ＣＶ２に応じて電源制御トランジスタ２２を制御する。つまり、プログラミングドライバ１１の出力Ｐとして、電圧制御信号ＣＶ１、ＣＶ２に応じた電圧が出力される。
図３は、電圧制御信号ＣＶ１、ＣＶ２とプログラミングドライバ１１の出力Ｐとの関係を示す表である。図３に示すように、プログラミングドライバ１１は、電圧制御信号ＣＶ１またはＣＶ２が"１０"の時は出力Ｐとして"Ｖｏｎ"を、"０１"の時は出力Ｐとして"Ｖｏｆｆ"を、"１１"の時は出力Ｐとして"Ｖｍｄｌ"を、"００"の時は出力Ｐとして"Ｖｇｎｄ"をそれぞれ出力する。なお、プログラミングに使用する電圧としてＶｏｎ、Ｖｏｆｆ、Ｖｇｎｄに加えて中間電圧Ｖｍｄｌが用いられる。ここで、中間電圧ＶｍｄｌはＶｏｎの約１／２の電圧であり、抵抗変化型スイッチ素子の両電極間にこの電圧が印加されても抵抗変化型スイッチ素子のプログラム状態は変化しない電圧である。
また、プログラミングドライバ１１の出力ＰがＶｇｎｄのときテストトランジスタ２３がオン状態となる。これにより、プログラミングドライバ１１は、ノードＰの電圧（つまり、抵抗変化型スイッチ素子の電極のうちＶｇｎｄが印加されている側の電極の電圧）を図１のコンフィギュレーションコントローラ６０のテスト入力ＴＩに供給することができる。プログラミング状態においてＶｇｎｄ側の電圧をモニターすることで、抵抗変化型スイッチ素子のプログラミング状態（抵抗状態）を把握することができる。
また、本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ６０は、各々の抵抗変化型スイッチ素子のリフレッシュを実施することができる。ここでリフレッシュとは、抵抗変化型スイッチ素子の劣化を修正する処理のことである。リフレッシュは再構成可能回路の電源投入時、あるいはある程度まとまった期間使用されない時間に行うことが望ましい。これにより、リフレッシュをあまり意識することなく再構成可能回路を長期間安定して使用することが可能となる。
図４は、本実施の形態にかかる再構成可能回路１０が備えるコンフィギュレーションコントローラ６０を示す図である。図４に示すコンフィギュレーションコントローラ６０は、制御部（制御手段）６１、コンフィギュレーションメモリ（アドレス生成手段）６２、アドレスゲート６３、電圧制御部（電圧制御手段）６４、参照信号生成部６５、比較器６６、および排他的論理和ゲート６７を備える。ここで、参照信号生成部６５、比較器６６、および排他的論理和ゲート６７は、抵抗変化型スイッチ素子の抵抗状態を検知する検知手段を構成する。
制御部６１は、入力端子ＣＬＫに供給されるクロック信号ＣＬＫに同期して動作する。また、制御部６１は、入力端子Ｓに供給される開始信号Ｓがハイレベルとなった場合に動作を開始する。制御部６１は、コンフィギュレーションメモリ６２にメモリアドレスＭＡを、アドレスゲート６３および電圧制御部６４にモード信号Ｈを、電圧制御部６４および参照信号生成部６５にコンフィギュレーション信号Ｃを、それぞれ出力する。
コンフィギュレーションメモリ６２は、再構成可能回路に含まれる各抵抗変化型スイッチ素子に対応したワードデータを保持する。ワードデータは対応する抵抗変化型スイッチ素子をプログラムするために必要なアドレス情報ＲＡ、ＣＡ１、ＣＡ２と、抵抗変化型スイッチ素子のプログラム状態（オン状態またはオフ状態）を示すプログラム状態情報Ｍを含む。アドレス情報ＲＡ、ＣＡ１、ＣＡ２はアドレスゲート６３を介してプログラミングドライバ１１やプログラミングデコーダ１２に供給される。
コンフィギュレーションメモリ６２は、制御部６１から供給されたメモリアドレスＭＡに対応した抵抗変化型スイッチ素子をプログラムするために必要なアドレス情報ＲＡ、ＣＡ１、ＣＡ２をアドレスゲート６３に、当該抵抗変化型スイッチ素子に対応するプログラム状態情報Ｍを電圧制御部６４および排他的論理和ゲート６７の一端にそれぞれ供給する。
アドレスゲート６３は、制御部６１から出力されたモード信号Ｈに応じて、アドレス情報ＲＡ、ＣＡ１、ＣＡ２を出力する。具体的には、アドレスゲート６３は、Ｈ＝１（ハイレベル）の場合、全てのプログラミングトランジスタがオン状態となるような行アドレスＲＡをプログラミングデコーダ１２に出力し、全てのプログラミングドライバ１１が中間電圧Ｖｍｄｌを出力するような列アドレスＣＡ１、ＣＡ２をプログラミングドライバ１１に出力する。また、アドレスゲート６３は、Ｈ＝０（ローレベル）の場合、コンフィギュレーションメモリ６２から出力されたアドレス情報ＲＡ、ＣＡ１、ＣＡ２をそのまま出力する。ここで、アドレス情報ＲＡ、ＣＡ１、ＣＡ２をプログラミングアドレスＡと呼ぶ。
電圧制御部６４は、制御部６１から出力されたモード信号Ｈおよびコンフィギュレーション信号Ｃ、並びにコンフィギュレーションメモリ６２から出力されたプログラム状態情報Ｍに応じて電圧制御信号ＣＶ１、ＣＶ２を生成し、プログラミングドライバ１１に出力する。図５は、モード信号Ｈ、コンフィギュレーション信号Ｃ、およびプログラム状態情報Ｍと、電圧制御信号ＣＶ１、ＣＶ２に応じてプログラミングドライバ１１が出力する電圧との関係を示す表である。ここで、Ｘはドントケアを意味する。
制御部６１から出力されたモード信号ＨがＨ＝１のときは中間状態、Ｈ＝０の時は非中間状態となる。ここで、中間状態とは全てのプログラミングドライバ１１が中間電圧Ｖｍｄｌを出力し、全てのプログラミングトランジスタがオン状態となる状態である。つまり、中間状態では全ての抵抗変化型スイッチ素子の両電極間に中間電圧Ｖｍｄｌが印加される。
制御部６１から出力されたコンフィギュレーション信号ＣがＣ＝１の時は、抵抗変化型スイッチ素子のプログラミングモードに対応し、Ｃ＝０の時は抵抗変化型スイッチ素子の検査モードに対応する。
プログラム状態情報ＭがＭ＝０の時は抵抗変化型スイッチ素子がオン状態（低抵抗状態）であることを示し、Ｍ＝１の時は抵抗変化型スイッチ素子がオフ状態（高抵抗状態）であることを示す。
検査モード（Ｃ＝０）では、検査対象である抵抗変化型スイッチ素子の両電極間に抵抗変化型スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して、抵抗状態が正常であるか否かを検査する。つまり、検査対象である抵抗変化型スイッチ素子の両電極間に中間電圧Ｖｍｄｌおよびグランド電圧Ｖｇｎｄを印加して、抵抗状態が正常であるか否かを検査する。ここで、中間電圧Ｖｍｄｌは抵抗変化型スイッチ素子の抵抗状態を変化さない電圧ではあるものの、より安全のため抵抗変化型スイッチ素子のプログラム状態を強める方向に電圧を加えるのが望ましい。したがって図５では、検査対象である抵抗変化型スイッチ素子のプログラム状態を示すプログラム状態情報Ｍに応じて印加する電圧の方向を変えている。
なお、列アドレスＣＡ１、電圧制御信号ＣＶ１は抵抗変化型スイッチ素子のアノード側に繋がるプログラミングドライバ１１_iのアドレスと電圧制御信号に対応し、列アドレスＣＡ２、電圧制御信号ＣＶ２は抵抗変化型スイッチ素子のカソード側に繋がるプログラミングドライバ１１_ｉ＋１のアドレスと電圧制御信号に対応するものとする。
プログラミングモード（Ｃ＝１）では、抵抗変化型スイッチ素子がオン状態であるべき場合（Ｍ＝０）は、アノード側のプログラミングドライバ１１_iの出力をＶｏｎ、カソード側のプログラミングドライバ１１_i＋１の出力をＶｇｎｄとする。一方、抵抗変化型スイッチ素子がオフ状態であるべき場合（Ｍ＝１）は、アノード側のプログラミングドライバ１１_iの出力をＶｇｎｄ、カソード側のプログラミングドライバ１１_i＋１の出力をＶｏｆｆとする。ここで、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆは、例えばＶｏｎ＞Ｖｏｆｆの関係である。
図４に示す参照信号生成部６５は、制御部６１から出力されたコンフィギュレーション信号Ｃおよびコンフィギュレーションメモリ６２から出力されたプログラム状態情報Ｍに応じて参照信号Ｒを生成し、比較器６６の入力端子の一つに出力する。図６は、コンフィギュレーション信号Ｃおよびプログラム状態情報Ｍに応じて参照信号生成部６５が出力する参照信号Ｒを示す表である。
図４に示す比較器６６は、これらの参照信号Ｒの電圧とテスト入力ＴＩの電圧（テスト電圧）とを比較し、テスト入力ＴＩの電圧の方が高い場合はハイレベルの信号を、低い場合はローレベルの信号を出力する。ここで、テスト入力ＴＩの電圧は、抵抗変化型スイッチ素子の電極のうち、Ｖｇｎｄが供給されている側の電極の電圧に対応している。
検査モード（Ｃ＝０）において、検査対象である抵抗変化型スイッチ素子がオン状態であるべきとき（Ｍ＝０）、テスト入力ＴＩの電圧がＶｔｈ（第１の電圧）よりも高ければ正常と判断される。一方、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきとき（Ｍ＝１）、テスト入力ＴＩの電圧がＶｔｌ（第２の電圧）よりも低ければ正常と判断される。
排他的論理和ゲート６７は、一端にプログラム状態情報Ｍを入力し、他端に比較器６６の出力を反転した信号を入力し、これらの排他的論理和を出力する。つまり、検査対象である抵抗変化型スイッチ素子がオン状態であるべきとき（Ｍ＝０）、テスト入力ＴＩの電圧がＶｔｈよりも高ければ正常であるので、比較器６６はハイレベルの信号を出力する。この場合、排他的論理和ゲート６７は検査結果信号Ｄとしてローレベルの信号を制御部６１に出力する。一方、検査対象である抵抗変化型スイッチ素子がオン状態であるべきとき（Ｍ＝０）、テスト入力ＴＩの電圧がＶｔｈよりも低ければ比較器６６はローレベルの信号を出力する（異常状態）。この場合、排他的論理和ゲート６７は検査結果信号Ｄとしてハイレベルの信号を制御部６１に出力する。
また、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきとき（Ｍ＝１）、テスト入力ＴＩの電圧がＶｔｌよりも低ければ正常であるので、比較器６６はローレベルの信号を出力する。この場合、排他的論理和ゲート６７は検査結果信号Ｄとしてローレベルの信号を制御部６１に出力する。一方、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきとき（Ｍ＝１）、テスト入力ＴＩの電圧がＶｔｌよりも高ければ比較器６６はハイレベルの信号を出力する（異常状態）。この場合、排他的論理和ゲート６７は検査結果信号Ｄとしてハイレベルの信号を制御部６１に出力する。
本実施の形態にかかる再構成可能回路では、異常状態を検出した場合、抵抗変化型スイッチ素子のリフレッシュを実施するために、制御部６１から出力されるコンフィギュレーション信号ＣをＣ＝１とし、コンフィギュレーションモードに切り換える。つまり、異常状態を検出した場合、抵抗変化型スイッチ素子の抵抗状態がプログラムされた抵抗状態となるように抵抗変化型スイッチ素子の両電極間にプログラミング電圧を印加する。
コンフィギュレーションモード（Ｃ＝１）の場合、電圧制御部６４からはプログラミングドライバ１１がプログラミング電圧を出力するための電圧制御信号ＣＶ１、ＣＶ２が出力される。ここで、プログラミング電圧Ｖｏｎ、Ｖｏｆｆは検査モードにおける電圧Ｖｍｄｌに比べて高電圧であるため、抵抗変化型スイッチ素子の状態の判定（つまり、正しくオン状態またはオフ状態になっているか）の判断基準が変わる。図６に示すＶｐｈは、コンフィギュレーションモード時のオン状態における参照信号Ｒの電圧であり、テスト入力ＴＩの電圧がＶｐｈよりも高い場合は、抵抗変化型スイッチ素子は正常にオン状態にプログラムされたことになる。一方、図６に示すＶｐｌは、コンフィギュレーションモード時のオフ状態における参照信号Ｒの電圧であり、テスト入力ＴＩの電圧がＶｐｌよりも低い場合は、抵抗変化型スイッチ素子は正常にオフ状態にプログラムされたことになる。
ここで、Ｖｔｈ＜Ｖｐｈ、Ｖｔｌ＜Ｖｐｌの関係がある。コンフィギュレーションモードにおいても、抵抗変化型スイッチ素子が正常状態であれば、排他的論理和ゲート６７は検査結果信号Ｄとしてローレベルの信号を制御部６１に出力する。
次に、本実施の形態にかかる再構成可能回路の動作について説明する。図７は、本実施の形態にかかる再構成可能回路のリフレッシュ動作を示すタイミングチャートである。図７に示すタイミングチャートは、抵抗変化型スイッチ素子の検査モードにおいて、正常と判断された場合の動作を示している。
図７に示すように、Ｔ１からＴ３のタイミングでは開始信号Ｓがローレベルであるので再構成可能回路は中間状態となる。すなわち、全てのプログラミングトランジスタ３、４がオン状態となり、全てのプログラミングドライバ１１が中間電圧Ｖｍｄｌを出力するようなプログラミングアドレスＡ（すなわち、アドレス情報ＲＡ、ＣＡ１、ＣＡ２）および電圧制御信号ＣＶ１、ＣＶ２が出力される。図７に示す"Ａｌｌ ＯＮ"は全てのプログラミングトランジスタがオン状態であることを意味し、"Ｍｉｄｄｌｅ"は全てのプログラミングドライバ１１が中間電圧Ｖｍｄｌを出力していることを意味している。中間状態は、図４に示した制御部６１がモード信号Ｈ＝１を出力することで実現される。
そして、Ｔ３のタイミングにおいて開始信号Ｓがハイレベルに立ち上がると、検査モードが開始される。すなわち、開始信号Ｓが立ち上がるとモード信号ＨはＨ＝０となり、制御部６１から出力されるメモリアドレスＭＡ＝０に対応したプログラミングアドレスＡ０が出力される。
そして、モード信号Ｈの立ち下がりから１クロック遅れたＴ４のタイミングで、電圧制御信号ＣＶ１、ＣＶ２は検査用の電圧制御信号ＣＶ１、ＣＶ２（つまり、図５のＣ＝０の電圧に対応する信号）になり検査状態となる。図７のＣＶ１、ＣＶ２において"Ｔｅｓｔ"と示している部分は、検査用の電圧が抵抗変化型スイッチ素子に印加されていることを意味する。また、図７において、一点鎖線矢印は、原因イベントから結果イベントへ引かれ、何が原因で何が生じたかを示している。
Ｔ５のタイミング、つまり検査状態の終わりでクロックＣＬＫが立ち上がるタイミングで制御部６１に検査結果信号Ｄとしてローレベルの信号が供給されると、プログラミングアドレスＡ０に対応する抵抗変化型スイッチ素子は正常状態（つまり、抵抗状態が正常）であると判定される。プログラミングアドレスＡ０に対応する抵抗変化型スイッチ素子が正常であると判定されると、電圧制御信号ＣＶ１、ＣＶ２は中間電圧Ｖｍｄｌに対応する電圧制御信号ＣＶ１、ＣＶ２となる。
そして、中間電圧Ｖｍｄｌを出力したタイミングの１クロック後のタイミング（Ｔ６）で、モード信号ＨがＨ＝１になり、再び中間状態となる。このとき、全てのプログラミングトランジスタ３、４がオン状態となり、全てのプログラミングドライバ１１が中間電圧Ｖｍｄｌを出力するようなプログラミングアドレスＡ（すなわち、アドレス情報ＲＡ、ＣＡ１、ＣＡ２）および電圧制御信号ＣＶ１、ＣＶ２が出力される。また、中間状態となるＴ６のタイミングで、制御部６１から出力されるメモリアドレスＭＡがインクリメントされてＭＡ＝１となる。
Ｔ７のタイミング以降の動作は、前述のＴ３のタイミング以降の動作と同様であり、全ての抵抗変化型スイッチ素子の検査が終了するまで続けられる。ここで、中間状態から次の中間状態までの間の一連の動作（Ｔ６〜Ｔ１０）を、テスト単位動作と呼ぶ。抵抗変化型スイッチ素子の検査は、メモリアドレスＭＡをインクリメントしながらテスト単位動作を繰り返すことで実施される。
次に、抵抗変化型スイッチ素子の検査モードにおいて、異常と判断された場合の動作について、図８に示すタイミングチャートを用いて説明する。図８に示すタイミングチャートでは、メモリアドレスＭＡ＝１のテスト動作単位において異常を検出した場合を示している。Ｔ２１〜Ｔ２３までの動作は、図７に示したタイミングチャートにおける動作と同様であるので、重複した説明は省略する。
Ｔ２４のタイミング、つまり検査状態の終わりでクロックＣＬＫが立ち上がるタイミングで制御部６１に検査結果信号Ｄとしてハイレベルの信号が供給されると、プログラミングアドレスＡ１に対応する抵抗変化型スイッチ素子は異常状態（つまり、抵抗状態が異常）であると判定される。プログラミングアドレスＡ１に対応する抵抗変化型スイッチ素子が異常であると判定されると、コンフィギュレーション信号Ｃが立ち上がりコンフィギュレーションモードとなる。このとき、電圧制御信号ＣＶ１、ＣＶ２はプログラミング電圧（ＶｏｎまたはＶｏｆｆ）を発生させる電圧制御信号ＣＶ１、ＣＶ２となる。そして、プログラミングアドレスＡ１に対応する抵抗変化型スイッチ素子の両電極間にプログラミング電圧が印加される。
例えば、抵抗変化型スイッチ素子がオン状態であるべき場合（Ｍ＝０）は、抵抗変化型スイッチ素子のアノード側にプログラミング電圧Ｖｏｎを、カソード側にプログラミング電圧Ｖｇｎｄを印加する。一方、抵抗変化型スイッチ素子がオフ状態であるべき場合（Ｍ＝１）は、抵抗変化型スイッチ素子のアノード側にプログラミング電圧Ｖｇｎｄを、カソード側にプログラミング電圧Ｖｏｆｆを印加する。
コンフィギュレーションモードは、検査結果信号Ｄとしてローレベルの信号が供給されるまで、つまり正しくプログラムされるまで継続される。そして、検査結果信号ＤがローレベルとなるＴ２６のタイミングの次のクロックＣＬＫの立ち上がりのタイミング（Ｔ２７）で、コンフィギュレーション信号Ｃが立ち下がり、検査モードに戻る。このＴ２６のタイミングで、電圧制御信号ＣＶ１、ＣＶ２は中間電圧Ｖｍｄｌに対応した電圧制御信号ＣＶ１、ＣＶ２となる。
そして、中間電圧Ｖｍｄｌを出力したタイミングの１クロック後のＴ２８のタイミングで、モード信号ＨがＨ＝１になり、再び中間状態となる。また、中間状態となるＴ２８のタイミングで、制御部６１から出力されるメモリアドレスＭＡがインクリメントされてＭＡ＝２となる。そして、再びテスト単位動作が開始される。
以上で説明した本実施の形態にかかる再構成可能回路では、検査において異常と判断された抵抗変化型スイッチ素子を再度プログラミングし直しているので、再構成可能回路の信頼性を向上させることができ、更に動作の安定性を向上させることができる。また、本実施の形態にかかる再構成可能回路では、検査において異常と判断された抵抗変化型スイッチ素子のみを再度プログラミングし直している。よって、リフレッシュ動作における消費電力を抑えることができる。
すなわち、抵抗変化型スイッチ素子のプログラミングには多くの電力が必要である。このため、抵抗変化型スイッチ素子の検査をすることなく、単純に抵抗変化型スイッチ素子のコンフィギュレーションをし直す方法だと、プログラミングが不要である抵抗変化型スイッチ素子まで再度プログラムすることになり、無駄な消費電力を費やすこととなる。したがって、プログラミングし直す抵抗変化型スイッチ素子は最小限にとどめることが望ましい。よって、本実施の形態にかかる再構成可能回路のように、検査において異常と判断された抵抗変化型スイッチ素子のみを再度プログラミングし直すことで、リフレッシュ動作における消費電力を抑えることができる。
更に、本実施の形態にかかる再構成可能回路では、コンフィギュレーションコントローラ内で、抵抗変化型スイッチ素子の検査と異常検出時における再プログラミングを自動的に実施している。この回路は再構成可能回路のチップ内に収めることが可能であり、別途、外部装置や人手を必要としない。このように再構成可能回路のチップ内で抵抗変化型スイッチ素子の検査と再プログラミングを行うことが出来るため、簡単かつ低コストで再構成可能回路のリフレッシュ処理を実現することができる。
また、再構成可能回路が中間電圧Ｖｍｄｌを供給可能に構成されている場合は、抵抗変化型スイッチ素子の検査に中間電圧Ｖｍｄｌを利用することができ、別途検査用の電源を設ける必要はない。
以上で説明したように、本実施の形態にかかる発明により、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することが可能となる。
実施の形態２
次に、本発明の実施の形態２について説明する。図９は本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ７０を示す図である。本実施の形態にかかる再構成可能回路は、コンフィギュレーションコントローラとして図９に示すコンフィギュレーションコントローラ７０を用いている。これ以外の構成および動作は実施の形態１で説明した再構成可能回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
図９に示すコンフィギュレーションコントローラ７０では、図４に示したコンフィギュレーションコントローラ６０の制御部６１を制御部７１に、コンフィギュレーションメモリ６２およびアドレスゲート６３をアドレス生成部７２および状態情報メモリ（記憶手段）７３にそれぞれ置き換えている。なお、図９に示すコンフィギュレーションコントローラ７０が備える電圧制御部６４、参照信号生成部６５、比較器６６、および排他的論理和ゲート６７の構成および動作は、実施の形態１で説明したコンフィギュレーションコントローラ６０（図４）の場合と同様である。
制御部７１は、入力端子ＣＬＫに供給されるクロック信号ＣＬＫに同期して動作する。また、制御部７１は、入力端子Ｓに供給される開始信号Ｓがハイレベルとなった場合に動作を開始する。制御部７１は、アドレス生成部７２および状態情報メモリ７３にアドレスインクリメント信号ＩＮＣを、アドレス生成部７２および電圧制御部６４にモード信号Ｈを、電圧制御部６４および参照信号生成部６５にコンフィギュレーション信号Ｃを、それぞれ出力する。
アドレス生成部７２はカウンタを備える回路であり、クロック信号ＣＬＫに同期して動作する。開始信号Ｓがローレベルの時、全てのカウンタはリセットされ、開始信号Ｓがハイレベルの時、リセットが解除される。アドレス生成部７２に入力されるアドレスインクリメント信号ＩＮＣは、実施の形態１におけるメモリアドレスＭＡの代わりに用いられる信号である。アドレスインクリメント信号ＩＮＣは、メモリアドレスＭＡが変化するクロックの立ち上がりにおいてＩＮＣ＝１となり、それ以外のタイミングではＩＮＣ＝０となる。換言すると、アドレスインクリメント信号ＩＮＣは、制御部７１においてメモリアドレスＭＡが変化したことを通知するための信号である。
アドレス生成部７２は、アドレスインクリメント信号ＩＮＣ＝１の時にのみ内部カウンタをインクリメントしてアドレス（すなわち、プログラミングアドレスＡであるＲＡ、ＣＡ１、ＣＡ２）を生成する。なお、アドレス生成部７２は、アドレスインクリメント信号ＩＮＣ＝０の時はいずれのカウンタもカウントアップしない。そして、アドレス生成部７２は、生成されたプログラミングアドレスＡを出力する。
状態情報メモリ７３もアドレス生成部７２と同様にカウンタを備える回路であり、クロック信号ＣＬＫに同期して動作する。開始信号Ｓがローレベルの時、全てのカウンタはリセットされ、開始信号Ｓがハイレベルの時、リセットが解除される。状態情報メモリ７３もアドレスインクリメント信号ＩＮＣを入力し、アドレスインクリメント信号ＩＮＣ＝１の時にのみ内部カウンタをインクリメントしてアドレスを生成する。この場合も、アドレスインクリメント信号ＩＮＣ＝０の時はいずれのカウンタもカウントアップしない。
状態情報メモリ７３には、生成されたアドレスに対応する抵抗変化型スイッチ素子のプログラム状態を示すプログラム状態情報Ｍが格納されている。そして、状態情報メモリ７３は、生成されたアドレスに対応するプログラム状態情報Ｍを電圧制御部６４に出力する。
なお、状態情報メモリ７３は、実施の形態１におけるコンフィギュレーションメモリ６２と同様に、カウンタを含まずにメモリアドレスＭＡを外部から入力し、当該メモリアドレスに対応したプログラム状態情報Ｍを出力する構成であってもよい。この場合は、制御部７１はメモリアドレスＭＡを生成し、このメモリアドレスＭＡを状態情報メモリ７３に出力可能に構成する。
上記以外の構成および動作は、実施の形態１で説明した再構成可能回路の場合と同様であるので、重複した説明は省略する。
実施の形態１で説明したコンフィギュレーションコントローラ６０では、プログラミングアドレスＡをコンフィギュレーションメモリ６２に保持している。このため、コンフィギュレーションメモリ６２として大容量のメモリが必要となる。
一方、本実施の形態にかかるコンフィギュレーションコントローラ７０では、プログラミングアドレスＡをカウンタを用いたアドレス生成部７３で生成している。すなわち、プログラミングアドレスＡは規則性を有するため、少数のカウンタとそれらに付随する論理回路で実現することが出来る。このように、本実施の形態にかかるコンフィギュレーションコントローラ７０では、メモリとしてプログラム状態情報Ｍを保持する状態情報メモリ７３のみを備えていればよいので、プログラミングアドレスＡの保持のためにメモリを使用する実施の形態１の構成と比べて、回路面積を小さくすることができる。
実施の形態３
次に、本発明の実施の形態３について説明する。図１０は本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ８０を示す図である。本実施の形態にかかる再構成可能回路は、コンフィギュレーションコントローラとして図１０に示すコンフィギュレーションコントローラ８０を用いている。これ以外の構成および動作は実施の形態１および２で説明した再構成可能回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
図１０に示すコンフィギュレーションコントローラ８０では、図９に示したコンフィギュレーションコントローラ７０の状態情報メモリ７３を、比較器８５と参照信号生成部８４とで置き換えている。なお、図１０に示すコンフィギュレーションコントローラ８０が備える電圧制御部６４、参照信号生成部６５、比較器６６、および排他的論理和ゲート６７の構成および動作は、実施の形態１で説明したコンフィギュレーションコントローラ６０（図４）と同様である。また、図１０に示すコンフィギュレーションコントローラ８０が備える制御部７１およびアドレス生成部７２の構成および動作は、実施の形態２で説明したコンフィギュレーションコントローラ８０（図９）と同様である。
プログラム状態情報Ｍは、再構成可能回路にマッピングするアプリケーション回路に応じて、各抵抗変化型スイッチ素子の状態（つまり、オン状態であるかオフ状態であるか）を示すものである。一般に、抵抗変化型スイッチ素子の抵抗状態は徐々に劣化するため、劣化があまり進んでいない状況では抵抗変化型スイッチ素子の抵抗ｒは中途半端な状態になる。
すなわち、正常なオン状態（ｒ＜ｒｌ）であるべき抵抗変化型スイッチ素子が劣化により弱いオン状態（ｒｌ＜ｒ＜ｒｍ）となる。また、正常なオフ状態（ｒｈ＜ｒ）であるべき抵抗変化型スイッチ素子が劣化により弱いオフ状態（ｒｍ＜ｒ＜ｒｈ）となる。ここで、抵抗ｒｌは抵抗変化型スイッチ素子が正常なオン状態であると判断するための基準抵抗値である。抵抗ｒｈは抵抗変化型スイッチ素子が正常なオフ状態であると判断するための基準抵抗値である。抵抗ｒｍは、抵抗ｒｈと抵抗ｒｌの中間の抵抗値である。
このため、劣化があまり進んでいない状況では、抵抗変化型スイッチ素子の抵抗ｒが中間抵抗ｒｍより低い場合、本来正常なオン状態であるべき抵抗変化型スイッチ素子として判断され、抵抗変化型スイッチ素子の抵抗ｒがｒｌより低くなるようにプログラミングし直す。
また、抵抗変化型スイッチ素子の抵抗ｒが中間抵抗ｒｍよりも高い場合、本来正常なオフ状態であるべき素子として判断され、抵抗変化型スイッチ素子の抵抗ｒがｒｈより高くなるようにプログラミングし直す。これにより、各抵抗変化型スイッチ素子を本来あるべき状態にすることが出来る。
参照信号生成部８４と比較器８５は、抵抗変化型スイッチ素子の抵抗ｒがｒｍよりも高いか低いかを示す信号を生成する。この抵抗ｒがｒｍよりも高いか低いかを示す信号は、実施の形態１および実施の形態２におけるプログラム状態情報Ｍに対応する信号である。抵抗変化型スイッチ素子の劣化があまり進んでいない場合、比較器８５の出力はプログラム状態情報Ｍと一致する。つまり、抵抗変化型スイッチ素子の抵抗ｒがｒｍよりも高い場合、抵抗変化型スイッチ素子は本来正常なオフ状態であるべき素子として判断される。一方、抵抗変化型スイッチ素子の抵抗ｒがｒｍよりも低い場合、抵抗変化型スイッチ素子は本来正常なオン状態であるべき素子として判断される。
参照信号生成部８４は、コンフィギュレーション信号Ｃに応じた出力電圧ＲＭを比較器８５の入力端子ＲＭに出力する。図１１に、コンフィギュレーション信号Ｃと参照信号生成部８４の出力電圧ＲＭとの関係を示す。比較器８５は、参照信号生成部８４から出力された出力電圧ＲＭとテスト入力ＴＩの電圧とを比較し、テスト入力ＴＩの電圧が出力電圧ＲＭよりも高い場合はローレベルの信号を出力し、テスト入力ＴＩの電圧が出力電圧ＲＭよりも低い場合はハイレベルの信号を出力する。
つまり、検査モード（Ｃ＝０）では、テスト入力ＴＩの電圧がＶｔｍ（第３の電圧）よりも高い場合、検査対象である抵抗変化型スイッチ素子の抵抗がｒｍよりも低いと比較器８５によって判定される。この場合、比較器８５はローレベルの信号を出力する。この信号はプログラム状態情報Ｍ＝０に対応している。一方、テスト入力ＴＩの電圧がＶｔｍよりも低い場合、検査対象である抵抗変化型スイッチ素子の抵抗がｒｍよりも高いと比較器８５によって判定される。この場合、比較器８５はハイレベルの信号を出力する。この信号はプログラム状態情報Ｍ＝１に対応している。
プログラミングモード（Ｃ＝１）では、テスト入力ＴＩの電圧がＶｐｍよりも高い場合、検査対象である抵抗変化型スイッチ素子の抵抗がｒｍよりも低いと比較器８５によって判定される。この場合、比較器８５はローレベルの信号を出力する。この信号はプログラム状態情報Ｍ＝０に対応している。一方、テスト入力ＴＩの電圧がＶｐｍよりも低い場合、検査対象である抵抗変化型スイッチ素子の抵抗がｒｍよりも高いと比較器８５によって判定される。この場合、比較器８５はハイレベルの信号を出力する。この信号はプログラム状態情報Ｍ＝１に対応している。
図１２に、検査モード（Ｃ＝０）における、テスト入力ＴＩの電圧、抵抗変化型スイッチ素子の状態、参照信号生成部６５の出力電圧Ｒ（Ｖｔｌ、Ｖｔｈ）、参照信号生成部８４の出力電圧ＲＭ（電圧Ｖｔｍ）、および比較器８５の出力信号Ｍの関係を示す。なお、プログラミングモード（Ｃ＝１）では、Ｖｔｌ、Ｖｔｈ、ＶｔｍがそれぞれＶｐｌ、Ｖｐｈ、Ｖｐｍになる。
図１２に示すように、テスト入力ＴＩの電圧がＶｔｍよりも高い場合は、プログラム状態情報Ｍがオン状態（Ｍ＝０）であることを示す。また、テスト入力ＴＩの電圧がＶｔｈよりも高い場合は正常なオン状態であることを示し、テスト入力ＴＩの電圧がＶｔｍよりも高くＶｔｈよりも低い場合は、弱いオン状態（つまり、劣化が進んだオン状態）であることを示している。
一方、図１２に示すように、テスト入力ＴＩの電圧がＶｔｍよりも低い場合は、プログラム状態情報Ｍがオフ状態（Ｍ＝１）であることを示す。また、テスト入力ＴＩの電圧がＶｔｌよりも低い場合は正常なオフ状態であることを示し、テスト入力ＴＩの電圧がＶｔｌよりも高くＶｔｍよりも低い場合は、弱いオフ状態（つまり、劣化が進んだオフ状態）であることを示している。
以上で説明したように、本実施の形態にかかる再構成可能回路では、参照信号生成部８４と比較器８５とを用いてプログラム状態情報Ｍを生成している。これ以外の構成および動作は、実施の形態１および２で説明した再構成可能回路の場合と同様であるので、重複した説明は省略する。
実施の形態２で説明したコンフィギュレーションコントローラ７０では、プログラム状態情報Ｍを保持するための状態情報メモリ７３を備えているため、その分だけ回路面積が大きくなっていた。これに対して本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ８０では、この状態情報メモリ７３を使用していないためコンフィギュレーションコントローラ８０の回路面積を小さくすることができる。
すなわち、本実施の形態にかかる再構成可能回路では、コンフィギュレーションに関する情報を保持するメモリを持つ必要がないため、他の実施の形態にかかる再構成可能回路と比べて、回路面積を小さくすることができる。更に、メモリはリーク電流が大きいためメモリを備えた再構成可能回路では消費電力が大きくなるが、本実施の形態にかかる再構成可能回路ではメモリを持たないため、その分だけ消費電力を低減することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図３、図５、および図６に示した信号の論理値は一例であり、各信号の論理値の割り当ては任意に決定することができる。
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
上記の実施の形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、
前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、
前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、
再構成可能回路。
（付記２）前記コンフィギュレーションコントローラは、
前記検査用電圧および前記プログラミング電圧を印加するスイッチ素子に対応するアドレスを生成するアドレス生成手段と、
前記スイッチ素子に前記検査用電圧および前記プログラミング電圧を印加する電圧制御手段と、
前記スイッチ素子の両電極間に前記検査用電圧が印加された際の前記スイッチ素子の抵抗状態を検知する検知手段と、
前記アドレッシング手段と、前記電圧印加手段と、前記検知手段とを制御する制御手段と、を備える、付記１に記載の再構成可能回路。
（付記３）前記コンフィギュレーションコントローラは更に記憶手段を含み、
前記記憶手段は、前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関する情報を保持する、付記２に記載の再構成可能回路。
（付記４）前記コンフィギュレーションコントローラが備える前記記憶手段は、前記アドレス生成手段で使用するアドレス情報を保持する、付記３に記載の再構成可能回路。
（付記５）前記アドレス生成手段はカウンタを備え、
前記制御手段から出力されたアドレスインクリメント信号に応じてカウント値をインクリメントすることで前記アドレスを生成する、付記２または３に記載の再構成可能回路。
（付記６）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、
前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、
付記１乃至５のいずれか一項に記載の再構成可能回路。
（付記７）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、付記６に記載の再構成可能回路。
（付記８）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第１の電圧よりも低い場合に異常であると判断し、
前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第２の電圧よりも高い場合に異常であると判断する、
付記７に記載の再構成可能回路。
（付記９）前記コンフィギュレーションコントローラは、
前記テスト電圧が所定の第３の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、
前記テスト電圧が前記所定の第３の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、
付記７または８に記載の再構成可能回路。
（付記１０）前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、付記１乃至９のいずれか一項に記載の再構成可能回路。
（付記１１）前記コンフィギュレーションコントローラは、前記スイッチ素子に前記プログラミング電圧を印加する際に、
前記スイッチ素子をオン状態にプログラムする場合は、前記スイッチ素子のアノード側に前記検査用電圧よりも高いオン電圧をカソード側に接地電圧をそれぞれ印加し、
前記スイッチ素子をオフ状態にプログラムする場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧よりも高く前記オン電圧よりも低いオフ電圧をそれぞれ印加する、
付記１乃至１０のいずれか一項に記載の再構成可能回路。
（付記１２）再構成可能回路のリフレッシュ方法であって、
前記再構成可能回路は、
両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、
前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、
前記コンフィギュレーションコントローラは、
前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、
当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、
再構成可能回路のリフレッシュ方法。
（付記１３）前記コンフィギュレーションコントローラは、前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関する情報を用いて、前記スイッチ素子に印加する検査用電圧およびプログラミング電圧を決定する、付記１２に記載の再構成可能回路のリフレッシュ方法。
（付記１４）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、
前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、
付記１２または１３に記載の再構成可能回路のリフレッシュ方法。
（付記１５）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、付記１４に記載の再構成可能回路のリフレッシュ方法。
（付記１６）前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第１の電圧よりも低い場合に異常であると判断し、
前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第２の電圧よりも高い場合に異常であると判断する、
付記１５に記載の再構成可能回路のリフレッシュ方法。
（付記１７）前記コンフィギュレーションコントローラは、
前記テスト電圧が所定の第３の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、
前記テスト電圧が前記所定の第３の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、
付記１５または１６に記載のリフレッシュ方法。
（付記１８）前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、付記１２乃至１７のいずれか一項に記載の再構成可能回路のリフレッシュ方法。
この出願は、２０１１年３月２日に出願された日本出願特願２０１１−０４４９６４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１_１〜１_３、２_１〜２_３ 抵抗変化型スイッチ素子
３_１〜３_３、４_１〜４_３ プログラミングトランジスタ
５_１〜５_３ プログラミング線
６_１〜６_４、７_１〜７_４ 配線
８_１、８_２ ゲート線
１０ 再構成可能回路
１１_１〜１１_３ プログラミングドライバ
１２_１、１２_２ プログラミングデコーダ
１３、１４ 配線
２１ ドライバデコーダ
２２ 電源制御トランジスタ
２３ テストトランジスタ
６０ コンフィギュレーションコントローラ
６１、７１ 制御部
６２ コンフィギュレーションメモリ
６３ アドレスゲート
６４ 電圧制御部
６５ 参照信号生成部
６６ 比較器
６７ 排他的論理和ゲート
７０ コンフィギュレーションコントローラ
７２ アドレス生成部
７３ 状態情報メモリ
８４ 参照信号生成部
８５ 比較器
７０、８０ コンフィギュレーションコントローラ

Claims (9)

  1. 両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、
    前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、
    前記コンフィギュレーションコントローラは前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関するプログラム状態情報を保持する記憶手段を含み、
    前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、前記プログラム状態情報に基づいて当該検知された抵抗状態が異常であるか否か判定し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、
    再構成可能回路。
  2. 前記コンフィギュレーションコントローラは、
    前記検査用電圧および前記プログラミング電圧を印加するスイッチ素子に対応するアドレスを生成するアドレス生成手段と、
    前記スイッチ素子に前記検査用電圧および前記プログラミング電圧を印加する電圧制御手段と、
    前記スイッチ素子の両電極間に前記検査用電圧が印加された際の前記スイッチ素子の抵抗状態を検知する検知手段と、
    前記アドレス生成手段と、前記電圧制御手段と、前記検知手段とを制御する制御手段と、を備える、請求項１に記載の再構成可能回路。
  3. 前記アドレス生成手段はカウンタを備え、
    前記制御手段から出力されたアドレスインクリメント信号に応じてカウント値をインクリメントすることで前記アドレスを生成する、請求項２に記載の再構成可能回路。
  4. 前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
    前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、
    前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、
    請求項１乃至３のいずれか一項に記載の再構成可能回路。
  5. 前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、請求項４に記載の再構成可能回路。
  6. 前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、
    前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第１の電圧よりも低い場合に異常であると判断し、
    前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第２の電圧よりも高い場合に異常であると判断する、
    請求項５に記載の再構成可能回路。
  7. 前記コンフィギュレーションコントローラは、
    前記テスト電圧が所定の第３の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、
    前記テスト電圧が前記所定の第３の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、
    請求項５または６に記載の再構成可能回路。
  8. 前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、請求項１乃至７のいずれか一項に記載の再構成可能回路。
  9. 再構成可能回路のリフレッシュ方法であって、
    前記再構成可能回路は、
    両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、
    前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、
    前記コンフィギュレーションコントローラは前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関するプログラム状態情報を保持する記憶手段を含み、
    前記コンフィギュレーションコントローラは、
    前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、
    前記プログラム状態情報に基づいて当該検知された抵抗状態が異常であるか否か判定し、
    当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、
    再構成可能回路のリフレッシュ方法。
JP2013502051A 2011-03-02 2011-10-26 再構成可能回路 Expired - Fee Related JP5858036B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013502051A JP5858036B2 (ja) 2011-03-02 2011-10-26 再構成可能回路

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011044964 2011-03-02
JP2011044964 2011-03-02
PCT/JP2011/005972 WO2012117467A1 (ja) 2011-03-02 2011-10-26 再構成可能回路
JP2013502051A JP5858036B2 (ja) 2011-03-02 2011-10-26 再構成可能回路

Publications (2)

Publication Number Publication Date
JPWO2012117467A1 JPWO2012117467A1 (ja) 2014-07-07
JP5858036B2 true JP5858036B2 (ja) 2016-02-10

Family

ID=46757437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013502051A Expired - Fee Related JP5858036B2 (ja) 2011-03-02 2011-10-26 再構成可能回路

Country Status (3)

Country Link
US (1) US9299424B2 (ja)
JP (1) JP5858036B2 (ja)
WO (1) WO2012117467A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130300456A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor chip and semiconductor device
FR3011117A1 (fr) * 2013-09-24 2015-03-27 St Microelectronics Sa Procede et dispositif de commande d'une memoire reram
WO2017195236A1 (en) * 2016-05-13 2017-11-16 Nec Corporation Reconfigurable circuit and the method for using the same
US10931282B2 (en) 2016-06-16 2021-02-23 Board Of Regents, The University Of Texas System Self-contained reconfigurable personal laboratory
JP7100804B2 (ja) * 2018-11-28 2022-07-14 トヨタ自動車株式会社 電源システム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185753A (ja) * 2002-12-05 2004-07-02 Sharp Corp 半導体記憶装置及びメモリセルの記憶データ補正方法
JP2006024714A (ja) * 2004-07-07 2006-01-26 Matsushita Electric Ind Co Ltd プログラマブルロジックデバイス
JP2006190376A (ja) * 2005-01-05 2006-07-20 Sharp Corp 不揮発性半導体記憶装置
WO2007111319A1 (ja) * 2006-03-28 2007-10-04 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法
JP2007329760A (ja) * 2006-06-08 2007-12-20 Toshiba Corp プログラマブル論理デバイス、回路情報入力制御装置および半導体装置
WO2009066500A1 (ja) * 2007-11-21 2009-05-28 Nec Corporation 半導体装置のコンフィギュレーション方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
JP4282612B2 (ja) 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
JP5023615B2 (ja) 2006-08-24 2012-09-12 日本電気株式会社 スイッチング素子の駆動方法
WO2012032937A1 (ja) * 2010-09-08 2012-03-15 日本電気株式会社 再構成可能回路
US8872542B2 (en) * 2010-09-21 2014-10-28 Nec Corporation Semiconductor device and semiconductor device control method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185753A (ja) * 2002-12-05 2004-07-02 Sharp Corp 半導体記憶装置及びメモリセルの記憶データ補正方法
JP2006024714A (ja) * 2004-07-07 2006-01-26 Matsushita Electric Ind Co Ltd プログラマブルロジックデバイス
JP2006190376A (ja) * 2005-01-05 2006-07-20 Sharp Corp 不揮発性半導体記憶装置
WO2007111319A1 (ja) * 2006-03-28 2007-10-04 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法
JP2007329760A (ja) * 2006-06-08 2007-12-20 Toshiba Corp プログラマブル論理デバイス、回路情報入力制御装置および半導体装置
WO2009066500A1 (ja) * 2007-11-21 2009-05-28 Nec Corporation 半導体装置のコンフィギュレーション方法

Also Published As

Publication number Publication date
US20130335116A1 (en) 2013-12-19
JPWO2012117467A1 (ja) 2014-07-07
WO2012117467A1 (ja) 2012-09-07
US9299424B2 (en) 2016-03-29

Similar Documents

Publication Publication Date Title
US9720771B2 (en) Methods and systems for nonvolatile memory data management
JP4129170B2 (ja) 半導体記憶装置及びメモリセルの記憶データ補正方法
JP5858036B2 (ja) 再構成可能回路
CN108292283B (zh) 用于基于写入计数调整写入参数的设备及方法
US20170229175A1 (en) Memory Systems and Memory Programming Methods
CN102420013B (zh) 半导体存储器设备
US8872542B2 (en) Semiconductor device and semiconductor device control method
JP2645417B2 (ja) 不揮発性メモリ装置
US20100208510A1 (en) Semiconductor memory device and method of operating the same
TW201409471A (zh) 記憶體裝置及積體電路
US9401207B2 (en) Pseudo SRAM using resistive elements for non-volatile storage
US20100107006A1 (en) Method and Semiconductor Memory With A Device For Detecting Addressing Errors
US10366750B2 (en) Nonvolatile memory device
US20160141030A1 (en) Semiconductor memory device
JP2835107B2 (ja) 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法
US7551498B2 (en) Implementation of column redundancy for a flash memory with a high write parallelism
CN102543171B (zh) 一种具有冗余电路的相变存储器及其实现冗余的方法
JP2009080884A (ja) 不揮発性半導体記憶装置
US11068341B2 (en) Error tolerant memory array and method for performing error correction in a memory array
US9312012B2 (en) EEPROM programming with first and second programming modes
CN105280237B (zh) 半导体器件及其操作方法
JP6239056B2 (ja) 抵抗性メモリおよびそのメモリセル
US12040037B2 (en) Interrupting a memory built-in self-test
US11984180B2 (en) Enabling or disabling on-die error-correcting code for a memory built-in self-test
JP2016045972A (ja) 不揮発性メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151130

R150 Certificate of patent or registration of utility model

Ref document number: 5858036

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees