KR20000003191A - 부동 게이트 트랜지스터, 셀을 프로그래밍하고 프로그램된전하를 안정화시키기 위한 멀티-레벨 셀 메모리 장치 및 방법 - Google Patents

Abstract

본 발명은 2 이상의 다수의 가능한 상태를 갖는 멀티-레벨 셀 플래시 메모리 장치를 프로그래밍하고 안정화시키는 방법 및 장치에 관한 것으로, 각 상태는 셀의 트랜지스터에 대해 한쌍의 기준 전압에 의해 설정되는 허용가능한 임계 전압 범위에 대응하고 셀 에이징의 함수로서 가변이며, 상기 셀은 부동 게이트 내로 전하를 주입함으로써 완전 소거 상태로 부터 개시되도록 프로그래밍 되며;

상기 방법은 개별 셀의 특성을 확인하는 제1 프로그래밍 단계와, 각 셀에 펄스를 인가하는 하나 이상의 후속하는 프로그래밍 단계를 포함하되, 상기 펄스의 수 및 진폭이 각 셀에 대해 개별적으로 선택 가능하고, 상기 방법은 상기 안정화 단계에 의해 개별 셀의 전하가 리셋되는 것을 제공하는 단계를 더 포함한다.

Description

부동 게이트 트랜지스터, 셀을 프로그래밍하고 프로그램된 전하를 안정화시키기 위한 멀티-레벨 셀 메모리 장치 및 방법

본 발명은 광범위하게는 부동 게이트(floating gate transistor multi-level cell) 트랜지스터 멀티-레벨 셀 메모리 장치 및 셀 프로그래밍 방법 및 상기 프로그래밍된 전하를 안정화시키기 위한 방법에 관한 것이다.

더 상세히는, 본 발명은 상술한 종류의 장치중 고려되는 각 순간에 특정한 물리적 특성을 유지하고, 메모리 어레이의 평행성(parallelism) 즉, 기입 및 판독 동작 모두에서의 평행성을 유지함으로서 각 개별 멀티-레벨 셀의 프로그래밍을 가능케하는 장치에 관한 것으로, 프로그래밍된 값에 상관하여 통상적인 변동(variation)을 보상함으로써 각 셀 트랜지스터의 부동 또는 절연 게이트에 저장된 전하를 안정화시키는 것이 가능한 장치에 관한 것이다.

휘발성(volatile) 및 비휘발성(non-volatile) 메모리 장치 모두가 전자 장비에서 매우 일반적으로 사용된다는 것은 공지되어 있다.

더 상세히는, 각 개별 셀의 메모리 장치는 플래시형 소자(Flash type devices)로 공지된 부동 게이트 트랜지스터에 의해 형성된 주로 속도가 빠르고 크기가 작은 소거 가능 PROM(EPROM)들과, 전기 신호로 취급될 수 잇는 전기적 소거 가능 PROM과의 사이의 절충안을 채용함으로써 비휘발성의 전기적으로 프로그램 가능한 메모리 장치로서 주로 사용된다.

임계 전압은 부동 게이트에 저장된 전하에 따라 턴온되는 트랜지스터의 게이트 리드에 인가된다. 데이타 아이템은 그 부동 게이트에 저장된 전하를 적절하게 변형(modifying)함으로써 플래시 메모리 셀에 저장된다.

셀은 특정 전압을 소스, 드레인 및 게이트 리드(소스 리드는 통상 접지됨)에 인가함으로써 열(hot) 전자가 부동 게이트 내로 인가되는 공지된 기술을 사용함으로써 프로그래밍될 수 있다. 임계 전압은 부동 게이트 내로 주입되는 전하가 증가함에 따라 증가된다. 또한, 최대로 설계된 전하가 주입되는 셀을 초기에 완전히 프로그래밍하기 하고 예를 들어, 특정 전압이 소스, 게이트 및 드레인 리드에 결합된 결과로서 채널 또는 소스 영역쪽으로의 터널 효과(tunnel effect)에 의해 이를 연속적으로 방전하도록 제어 가능한 프로그래밍 기술이 제공된다.

프로그래밍 조작의 종료시, 셀은 데이타 아이템에 대응하는 상태, 및 부동 게이트에 저장된 전하 결국은 그 트랜지스터의 임계 전압에 의해 결정된 상태로 있을 것이다. 각 셀의 상태는 미리 설정된 임계 전압 범위에 대응한다.

현재, 통상적으로 이용가능한 장치는 메모리 셀에 두개의 가능한 상태를 허용함으로써 단지 1 비트 레이트로만 데이타 저장을 가능케한다.

또한 메모리 장치의 "칩"이라고도 하는 활성화 영역을 감소시키기 위한 요건은 1 비트 레이트 이상에서 데이타를 저장하도록 두개 이상의 가능한 상태를 갖는 메모리 셀을 사용할 수 있게 하는 새로운 접근 방식(approaches)을 찾아내게 되었다.

그러나, 이러한 접근 방식은 제한된 허용가능한 범위내에 셀 임계 전압을 위치시키도록 하기 위해 부동 게이트내에 전하를 주입하는데 있어 고도의 정확도를 요구하게 되었다.

상기에서 제안된 접근 방식에서 기준 전압(reference voltage) 및/또는 전류의 복잡한 시스템과, 데이타를 검색하고 저장하기에 적합한 구조를 공개하였다 하더라도, 해결되지 않은 다수의 현저한 문제점들이 있다.

우선, 주입된 전하를 결정하고 제어하는데 있어 필요한 정확도는 메모리에서 원하는 프로그래밍 스피드와는 대조된다.

더우기, 플래시 셀 특성이 시간의 함수로서 변화한다는 점에서 보면, 말하자면, 기온 등의 환경 조건, 공급 전압, 셀의 라이프 동안 수행되는 소거 및 프로그래밍 동작과 연관된 현상에 기인하여 예상하지 못하는 비율로 플래시 셀이 에이징된다. 이 관점에서, 다양한 상태의 임계 전압에 대해 허용가능한 범위를 설정하는 기준 시스템(reference system)은 상기 시간에 따른 불안정tjd(time constability) 를 고려해야만 한다. 이것이 결핍되면, 플래시 셀에서 프로그래밍된 임계 전압이 다른 시간들에서 판독된 경우, 동일한 판독 기준(reading reference)을 사용한다 하더라도 상이한 데이타가 제공될 수 있었다.

또한, 메모리 칩에서, 동일 전압 기준이 모든 셀에 대해 유지된다 하더라도 셀은 동일한 특성을 갖지 않고, 따라서 프로그래밍 동작은 각 개별 셀에 대해 특정하게 어드레스되어야만 한다. 이것이 결핍되면, 상이한 특성을 갖는 두개의 플래쉬 셀에 동일한 데이타 아이템(data item)을 저장해야 바람직한데, 그 결과로 임계 전압이 상이한 범위에 위치될 수 있으므로써 동일한 프로그래밍 파라미터들이 사용된다 하더라도, 두개의 상이한 판독 데이타 아이템을 제공하게 된다.

마지막으로, 부동 게이트 내로 주입된 전하는 저장된 전하량의 자연적인 산란(natural dispersion) 및 감소에 기인하여 셀로 하여금 한 프로그래밍 상태로 부터 다른 상태로 스위칭시키는 정도로 임계 전압을 변경할 수 있는 프로그래밍에 따라 시간의 함수로서 감소한다.

따라서, 본 발명의 목적은 부동 게이트 트랜지스터 멀티-레벨 셀 메모리를 기입 및 판독 동작 모두에서 메모리 어레이의 평행성을 유지하고 셀 에이징을 수용하기에 적합하도록 각 개별 셀에 대해 정확하고, 속도가 빠르고 특정한 방법으로 프로그래밍하는데 있다.

본 발명의 다른 목적은 프로그램된 값의 자연 드리프트(natural drift)를 보상하고, 각 셀의 에이징 특성을 고려할 뿐아니라 특정 특성을 유지하고, 기입 및 판독 동작 모두에서 메모리 어레이의 평행성 및 액세스 타임을 유지함으로써 각 개별 셀의 절연된 게이트 또는 부동 게이트에 저장된 전하를 안정화시키는데 있다.

따라서, 본 발명의 특징적 주제는 2개 이상의 다수의 가능한 상태를 갖는 부동 게이트 트랜지스터 멀티-레벨 셀 또는 멀티-레벨 플래시 메모리 장치를 프로그래밍 및 안정화하는 방법에 있어서, 상기 셀 트랜지스터의 임계 전압용으로 허용가능한 범위에 대응하고, 상기 허용가능한 범위 각각은 한쌍의 기준 전압에 의해 설정되고, 상기 셀은 소스, 드레인 및 게이트 리드에 적합한 전압을 연결함으로써 결과적으로는 전하를 상기 부동 게이트내에 주입함으로써 완전 소거 상태(full erase state)로 부터 개시하도록 프로그래밍하는 것을 특징으로 하며;

상기 방법은 제1 프로그래밍 펄스가 프로그램될 각 셀에 인가되는 프로그래밍 속도에 따라 각 셀을 소트하도록 상기 제1 펄스에 의해 발생된 상기 임계 전압을 검사하는 것을 목적으로 하는 제1 판독 동작으로 이어지는 제1 프로그래밍 단계를 포함하되, 상기 소트 동작은 적어도 두개의 셀 카테고리 동안 제공되고, 상기 제1 프로그래밍 단계는 하나 이상의 후속하는 프로그래밍 단계로 이어지는데, 상기 후속하는 프로그래밍 단계 각각에서 프로그래밍 펄스가 각 셀에 인가되고 동일한 지속 시간(duration)을 가지며, 상기 펄스 수는 제로 이상이고, 저장될 데이타 아이템 및/또는 상기 포함된 셀의 카테고리에 따라 각 셀에 대해 선택가능한 진폭을 가지며, 각 펄스 마다 상기 임계 전압을 검사하기 위한 판독 동작으로 이어지는 것을 특징으로 하며,

또한 상기 방법은 상기 셀의 상기 임계 전압 검사하기 위한 판독 동작을 제공하는 단계, 리셋될 필요가 있는 전하들이 있는 셀들에만 하나 이상의 프로그래밍 펄스를 결합함으로써 이어지는 안정화 단계를 더 포함하되, 상기 셀 트랜지스터의 상기 임계 전압에 대해 허용가능한 전압 범위는 상기 셀의 상기 에이징(ageing) 조건의 함수로서 가변 가능한 각 상태에 대응하는 것을 특징으로 한다.

또한, 본 발명은 상기 프로그래밍 및 안정화 방법을 적용하기에 적합하도록 프로그래밍된 것을 특징으로 하는 플래시 멀티 레벨 셀 메모리 장치에 있어서, 셀을 프로그래밍하기 위한 수단, 셀의 상기 에이징 조건의 함수로서 상기 기준 전압을 결정하기 위한 수단, 및 상기 셀을 안정화시키는 수단을 포함하되, 상기 기준 전압은 상기 셀의 프로그래밍, 안정화 및 판독 동작에 대해 특정하게 설계되는 것을 특징으로 한다.

또한, 본 발명의 특성은 첨부된 청구항에서 설명된다.

도 1은 4-상 플래시 셀의 분포를 부동 게이트 트랜지스터의 임계 전압의 함수로서 도시한 도면.

도 2는 본 발명에 따른 메모리 셀에 대한 프로그래밍 회로의 개략도.

도 3은 본 발명의 장치의 제1 실시예의 블럭도.

도 4는 본 발명에 따른 장치의 제2 실시예의 블럭도.

도 5는 본 발명에 따른 장치의 제3 실시예의 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 펄스 발생기

2 : 스위치 부재

3 : 논리 AND 게이트

4 : 셀

5 : 카운터

6 : 저항 뱅크

이제 본 발명은 첨부된 도면을 참조하여 기술되는 바람직한 실시예들에 따라 제한되지 않는 범위로 기술될 것이다.

이하에서, 완전히 소거된 상태의 셀로 부터 개시하도록 프로그램되고, 전하를 부동 게이트에 주입함으로서, 각각이 2 비트 데이타 아이템을 실행하는 4개의 가능한 상태를 갖는 멀티 레벨 셀들을 포함하는 플래시 메모리 장치에 관하여 설명할 것이다. 그러나, 가능한 상태의 수는 본 발명의 범위를 벗어나지 않는 2 이상의 어떤 값일 수 있음을 주지해야 할 것이다.

상술한 바와 같이, 플래시 메모리 장치의 셀들에서의 종래의 기입 동작은 프로그래밍 전압을 게이트 전극에 결합함으로서 수행된다. 프로그래밍 동작은 일반적으로 체킹에 의해 또는 저장된 데이타 아이템을 판독함으로써 이어지는 다수의 기입 단계를 포함하여, 다시말해 기입 단계 동안 임계 전압이 설정된다. 프로그래밍전압과는 상이한 값을 게이트 리드에 인가함으로써, 각각이 셀의 상이한 상태에 대응하는 부동 게이트 트랜스터의 상이한 임계 전압을 얻을 수 있게 된다. 그러나, 셀들이 동일한 특성으로 제공되지는 않기 때문에, 동일한 시간 동안 동일한 프로그래밍 전압이 동일한 데이타 아이템을 저장해야 하는 셀의 게이트 리드에 대해 인가될 경우, 동일한 임계 전압을 얻게 되는 것이 가능하지는 않을 것이나, 셀은 가우스 법칙(Gaussian law)과 관계가 깊은 통계적인(stastical) 것에 따라 임계 전압의 함수로서 분산될 것이다. 이러한 분산은 2-상(two-state) 셀에 실제적인 영향을 주지않으나, 대부분의 멀티 레벨 셀 장치를 쓸모없게 만든다. 이러한 관점에서, 이러한 플래시 메모리 장치에 대한 분산은 도 1에서 4개의 가능한 상태를 갖는 셀들로 도시된다. 서로에 근접한 임계 전압으로 두개의 상태에 대응하는 벨 형상의 분산 곡선(bell-shaped curves)은 오버랩될 수 있고 프로그램된 셀들에 후속하는 판독 에러를 야기시킬 수 있다.

따라서, 그 특성을 예비적으로 분류한 다음 적합한 프로그래밍 전압을 게이트 리드에 결합함으로써, 관련된 플래시 메모리 장치의 개별 멀티 레벨 셀에 대해 특정 프로그래밍 동작을 저장될 데이타 아이템에 대응하여 벨 내에 임계 전압을 지정하기에 충분한 시간으로 수행하는 것이 필요하다.

충분히 짧은 펄스가 인가되는 경우, 주입되고 있는 전하량을 부동 게이트 내로 제공(dose)하는 것이 가능하다. 이러한 방법으로, 게이트 리드에 인가되는 프로그래밍 전압 펄스의 누적된 지속 시간에 기초하여 전하가 부동 게이트 내로 주입되는 것을 제어하는 것이 가능하다.

따라서, 셀이 특정 상태로 프로그램될 경우, 각각이 관련된 셀에 대한 특정수의 펄스에 의해 형성되는 연속적인 펄스 세트가 인가되어 임계 전압값을 점점 더 좁은 범위내로 지정하게 된다. 이러한 프로그래밍 방법에 의해, 동일한 상태에 속하는 셀에 대한 최대 임계 전압차를 수십 milliVolts로 감소시키는 것이 가능해진다.

짧은 지속 시간 동안 펄스가 사용되는 경우, 이러한 지속 시간 동안 현저한 변동의 가능성이 있다하더라도 프로그래밍된 임계 전압에서 대응하는 현저한 변동을 발생하지는 않는다.

소스 및 드레인 리드에 직렬 접속으로 저항을 삽입함으로서 부동 게이트 내로 주입되는 전하의 제어를 좀더 강화시킬 수 있다. 이러한 저항값을 변경함으로써 프로그래밍 단계 동안 트랜지스터 리드쌍에 인가되는 전압 차를 변경하는 것이 가능함으로써, 부동 게이트 내로 주입되는 전하량을 변조한다. 다른 실시예에서는 소스 또는 드레인 리드에 직렬로 접속된 한개의 저항만을 고려한다.

요약하면, 프로그래밍 동작은 하나 이상의 저항을 셀에 직렬로 삽입함으로써, 및 제1 기입 동작 후의 제1 검사에 의해 추출된 프로그래밍 펄스 세트를 모든 셀들에 대해 동일하게 인가함으로써 수행되는데, 상기 저항값은 저장될 데이타 아이템에 따라 각 셀에 대해 선택 가능하고, 상기 펄스 수 및 지속 시간은 그 특징적 특성에 따라 각 셀에 대해 선택 가능하다.

도 2를 참조하면, 메모리의 구성도 멀티-레벨 플래시 셀들이 "어레이"로서 지정된 매트릭스 구조로 구성되는 것임을 관찰할 수 있다. 행에 속하는 모든 셀들은 "워드 라인" 또는 WL 신호와 같이 나타내는 행 어드레스 신호에 의해 동작 가능하며, 셀들을 포함하는 트랜지스터의 게이트 리드들에 연결된다. 각 행은 특정 신호 WL에 의해 동작 가능하다. WL 신호 행이 "high" 일 경우, 대응하는 셀의 드레인 리드가 비트 라인 BL에 접속된다. 각 비트 라인 BL은 어레이의 열을 형성하고 대응하는 열에 속하는 모든 셀에 의해 공유된다.

본 발명에 따른 메모리 셀을 프로그래밍하기 위한 회로는 각각이 특정 지속 시간의 펄스를 발생하도록 적합하게 구성되고 스위치 부재(2)에 의해, 동일한 행 어드레스 WL을 갖는 플래시 셀(4)의 수와 동일한 다수의 AND 게이트(3)로 구성된 논리 네트워크에 접속된 한 세트의 펄스 발생기(1)를 포함한다. 각 논리 AND 게이트(3)는 특정 펄스 발생기(1)로 부터의 입력 신호와 셀(4)에 관련되어 있는 카운터(5)로 부터의 신호를 수신하고, 그 출력은 비트 라인 BL 즉, 대응하는 셀(4)의 드레인 리드에 접속된다. 셀(4)의 소스 리드는 스위치(7)에 의해 레지스턴스 뱅크중 선택 가능한 레지스턴스(6)를 경유하여 접지된다.

물리적 워드로 된 메모리는 4개의 셀과 등가의 크기이고, 도 2에 도시된 8 비트와 등가인 논리 워드 크기에 대응한다. 그러나, 물리적 워드 크기는 본 발명을 벗어나지 않는 범위에서 변화될 수 있다.

논리 AND 게이트(3)를 하나의 펄스 발생기(1)의 입력에 접속시키기 위해 각 프로그래밍 단계가 제공되나, 펄스는 초기화된 카운터(5)에 적합하게 대응하여 출력되는 신호에 의해서만 동작 가능해지는 대응 게이트(3)의 출력에 나타나는 셀 자체의 특성에 따라 각 셀(4)에 대해 특정한 회수 만큼 제공된다. 또한, 주입된 전하량을 결정하여 결과적으로 임계 전압과 저장된 데이타를 결정하는 임펄스 진폭이 스위치(7)를 통하여 실행되는 특정 소스 저항(6)의 선택에 따라 각 셀(4)에 대해 제어된다.

메모리 어레이의 특징적 구조의 함수로서 저항 뱅크를 상이한 방식으로 위치시킬 수 도 있음을 주지해야 한다. 예를 들어, 소스 리드로 된 어레이가 모두 접지되는 경우에서, 상기 저항 뱅크(6)를 비트 라인 BL 즉, 셀(4)의 드레인 리드로 이동시키는 것이 가능하다. 특히, 이 경우에서, 이러한 프로그래밍 회로의 도입이 적어도 기입 단계에서 각 비트 라인 BL에 제공될 카운터(5), 논리 AND 게이트(3) 및 저항 뱅크(6)가 메모리의 물리적인 전형적으로 제한된 워드 크기로 제한되기 때문에 메모리 장치의 글로벌 구성에 두드러진 영향을 야기시키지는 않는다.

동일 행에 속하는 셀의 게이트 리드가 공유되지 않고 사용되고 또한, 상기 게이트 리드에 인가되는 전압값을 선택가능하게 하는 프로그래밍 회로 설계가 가능한 구조이어야 함이 명백하다.

도 2에 도시된 바와 같이, 플래시 셀은 이들의 특성 뿐아니라 저장될 데이타 아이템의 함수로서 개별적으로 특정 프로그래밍 절차를 받게 되더라도 메모리의 매트릭스 구조에 따라 병렬로 프로그래밍된다.

본 발명에 따른 프로그래밍 방법의 바람직한 실시예에서, 4개의 단계로 서브 분할된 프로그래밍 알고리즘을 제공한다.

"스프레드 프로그래밍(spread programming)" 단계로 정의된 제1 단계에서,셀에 직렬로 등가인 저항값들을 삽입함으로써 "롱" 펄스가 프로그래밍될 모든 셀에 인가된다. 이러한 펄스를 인가시킴으로써 생성된 임계 전압의 검사 단계에서, 검사된 바와 같이, 셀을 프로그래밍 속도의 함수로서 즉, 느린 프로그래밍 셀인 "weak" 셀, "intermediate" 셀 및 빠른 프로그래밍 셀인 "strong" 셀로 분류 가능케 한다.

"점프 프로그래밍(jump programming)"로 지정된 제2 프로그래밍 단계, "선형 프로그래밍(linear programming)"으로 지정된 제3 단계, 및 "조정 프로그래밍(adjustment programming)"으로 지정된 제4단계에서, "롱(long)" 펄스(스프레드 단계 펄스의 지속 시간과 동일한 지속 시간을 가짐), "중간(intermediate)" 펄스("long" 펄스보다 짧음) 및 "쇼트(short)" 펄스("중간" 펄스보다 짧음) 각각이 상기 단계 각각에서 저장될 데이타 아이템 및 셀 분류(cell calssification)에 근거한 펄스수 뿐아니라 저장될 데이타 아이템에 근거하여 직렬로 삽입된 저항을 선택함으로써 프로그램될 셀에 선택적으로 인가된다.

각 펄스는 임계 전압의 변동을 야기시키기도록 부동 게이트내에 전하량을 주입시킨다. 물론, 스프레드 및 점프 단계의 롱 펄스는 셀 트랜지스터의 임계 전압을 선형 단계 펄스의 중간 펄스 및 조정 단계의 쇼트 펄스에 비교되는 정도로 크게 변형시킨다.

본 발명의 범주를 벗어나지 않고 셀의 가능한 상태의 함수, 셀 특성의 바람직한 분류 정확도의 함수, 요구되는 프로그래밍 속도의 함수, 프로그래밍 회로의 간략성(simplicity) 뿐아니라 임계 전압 프로그래밍 정확도의 함수로서 프로그래밍 단계의 수 및/또는 상이한 지속 시간에서의 펄수 수 및/또는 선택 가능한 저항의 수 및/또는 저항값을 변화시킬 수 있음을 주지하기 바란다.

이러한 목적은 후속하는 계산 절차, 허용가능한 매우 제한적인 범위로 저장될 데이타 아이템에 대응하는 벨 형상의 곡선 분포의 정점에 집중되는 임계 전압값에 의해 달성된다. 저장된 데이타 아이템에 대해 검사 판독 동작이 수행된 다음 각 펄스 이후 후속하는 펄스의 인가를 중지함으로써 펄스들이 상기 허용가능한 범위 바깥으로 임계 전압을 변위시키는 것을 방지한다.

플래시 셀의 임계 전압에 대한 기준 전압값이 도 1에 도시된다. 특히, 값 Vref 1, Vref2 및 Vref3는 예를 들어, 2진- 대수 비교(binary-logarithmic comparation)에 의해 판독 동작을 수행하고 저장된 데이타 아이템을 디코딩하는 회로 소자에 의해 사용된 값들이다. 전압값의 쌍(Vref4, Vref5), (Vref6, Vref7), (Vref8, Vref9) 및 (Vref10, Vref11)은 가능한 셀 상태의 임계 전압의 허용가능한 범위를 나타내는 것으로서, 프로그래밍된 상태를 검사하고 다양한 프로그래밍 단계를 제어하는 장치의 회로에 의해 사용된다. 다른 말로, 셀은 허용가능한 범위내에 할당되는 값을 갖는 임계 전압을 생성하는 부동 게이트 내로 전하가 주입될때 까지 프로그래밍되고, 저장될 데이타 아이템에 대응하여 상기 전압쌍중 하나에 의해 한계가 정해진다. 기입 및 안정화 동작을 위해 설정된 허용가능한 범위의 상한선이 압도되는 경우, 장치 효능이 저하되고 쓸모없어진다는 표시가 나타난다.

상기한 바와 같은, 셀의 에이징에 기인하여 이러한 기준 전압 값은 절대적인 값일 수는 없다. 예를 들어, 도 1에서 "11"로서 나타낸 프로그래밍되지 않은 상태의 임계 전압과, 도 1에서 "0"로 나타낸 완전히 프로그래밍된 상태의 임계 전압은 장치의 에이징이 증가됨에 따라 수렴하기 쉽다.

따라서, 판독 동작 및 기입 검사 동작 모두에서 에러를 피하기 위해서는 이러한 기준값의 조정이 필요하게 된다.

이러한 조정은 적합한 기준 셀의 임계 전압에 따라 절대치를 수정함으로써 달성된다. 특히, 정보의 선택적 소거를 가능케하기 위해 메모리 셀들이 블럭들로 구성된다. 상기 기준셀들은 각 블럭에 대해 특정한 것이고 블럭 자체내에 물리적으로 위치된다. 상기 기준 셀들은 메모리 셀과 같이 동일한 전기적, 열적 및 역학적 응력을 받게 되고, 또한 이들이 속하는 블럭상에서 소거 동작이 가능한 소정의 시간에 소거되고 재기입된다. 따라서, 이들은 블럭 메모리 셀의 에이징 조건을 나타낸다.

바람직한 실시예에서, 상기 기준 셀은 완전히 프로그래밍된 상태("0") 및 완전히 소거된 상태("11")를 저장하기 위해서만 사용된다. 그러나, 본 발명의 범위를 벗어나지 않고 다른 상태를 내부에 저장할 수 있음을 이해해야 할 것이다.

도 3을 참조함으로써, 본 발명에 따른 장치의 제1 실시예의 블럭도는 제어 신호(CE, OE, W) 타이밍을 해석하고 이들을 "어드레스 버스" 및 "데이타 버스" 상에 존재하는 비트 패턴으로 완료(completing)하는 "시퀀서(Sequencer)" 블럭을 포함한다. 또한 상기 시퀀서 블럭은 판독, 소거, 기입 및 기입 검증에 의해 "판독", "소거", "기입" 및 "검증" 블럭을 관리하고 또는 메모리 셀에 대한 검사 동작을 수행한다.

또한 상기 트겅한 블럭은 가능한 어레이 구조에서 특정 명령 버스를 통하여 관련된 행의 셀들 중에 공유된 게이트 리드에 적합한 전압을 선택하는 또는 행의 개별 셀 게이트 리드용으로 적합한 전압을 선택하는 "전압 Mngr" 블럭을 제어한다. 또한, 각 플래시 셀에 대해 상기 전압 Mngr 블럭은 저항(6)을 선택하고, 카운터(1)를 초기화하고 임계 전압에 대한 기준값을 선택한다.

블럭 "행 셀렉터(Row Select)" 및 "열 셀렉터(Column Select)"는 전압 Mngr 블럭에 의해 선택된 게이트 전압 및 저항에 기초하여 행 및 열 어드레스를 각각 디코딩하고, 어드레스된 셀의 게이트, 드레인 및 소스 리드를 바이어스하도록 설계된다.

블럭 "메모리 어레이(Memory Arrary)"로 나타낸 메모리 어레이는 데이타를 저장하도록 사용되는 셀과, 블럭 "Ref Cell Arr" 로 표시되고 어드레스 디코더 블럭 "Ref Cell Row Sel" 에 의해 어드레스된 것과 같은 기준셀(reference cells)을 포함한다.

판독, 기입 및 프로그래밍 검사 동작용으로 필요한 기준 전압은 블럭 "밴드 발생기(Band Gap Gent)"에 의해 발생되어, 장치의 전체 라이프 동안 항상 일정한 전압을 제공한다. 이러한 전압에 근거하여, "절대 기준 레벨(Absolute Reference Levels)" 블럭이 제1 세트의 절대 전압을 발생한다. 적합한 기준 셀로 부터 판독된 임계 전압뿐 아니라 이러한 세트에 기초하여, "상대 기준 레벨(Relative Reference Levels)" 블럭은 칩 에이징을 수용하고 플래시 셀에 대한 모든 액세스 동작에 사용되도록 적합하게 조정된 기준 전압을 발생한다. "밴드 갭 발생기", "절대 기준 레벨" 및 "상대 기준 레벨" 블럭은 실질적으로 간단한 아날로그 블럭들이다.

"감지(Sensing)" 블럭은 셀 및 참조용으로 제공된 전압 또는 전류로 부터 개시하는 판독 동작에서 4상 셀에 저장된 데이타 아이템에 대응하는 비트쌍을 재구성하기에 적합하고, 기입 동작에서 셀 부동 게이트 내로 주입된 전하가 저장될 데이타 아이템에 대응하는 레벨에 도달하는 경우 "검증(Verify)" 을 차단시키도록 적합한 양방향 증폭기 또는 센스 증폭기포함한다.

상술한 프로그래밍 방법을 실행하기 위해 필요한 회로의 도입은 칩 영역을 제한 한도까지 증가시키나, 이러한 영역 증가를 보상하는 멀티-레벨 셀을 사용함으로써, 구해진 메모리 비트 수를 증가시킴으로써 동일한 메모리 비트 수에 대한 칩 영역의 네트 감소를 가져온다. 이러한 감소는 어레이의 셀 수가 증가함에 따라 증가한다.

상술한 바와 같이, 부동 게이트에서 전하 손실을 보상하는 것이 바람작하다면 이러한 전하를 안정화시킬 필요가 있다. 본 발명에 따라 제안된 접근 방식은 동적 휘발성(dynamic volatile) DRAM 메모리에 저장된 데이타에 근거하여 실행되는 리프레시 방법(Refresh method)과 유사한 방법의 채용을 숙고하고 있으나, 프로그래밍된 값과는 현저한 임계 전압의 편차가 검출되는 경우 플래시 메모리에 저장된 데이타의 리셋이 발생한다는 점이 상이하다.

셀에 저장된 데이타를 판독함으로써, 및 그 값이 이후 집중되는 범위에 유지된다고 한다면 부동 게이트에 누산된 전하가 프로그래밍된 값보다 적은 값을 체킹함으로써, 하나 이상의 프로그래밍 펄스가 리셋될 전하가 있는 셀에만 인가되는데, 이러한 펄스는 장치의 동작이 느려지지 않고 및/또는 임계 전압이 프로그래밍된 데이타 아이템에 대응는 상태에 관련된 허용가능한 범주의 상한선을 압도하지 않도록 하는 지속 시간을 갖는다.

도 1을 참조하면, 전하가 유지되어야 하는 범주 내의 프로그래밍된 값은 특정 설계 요건에 따라 설계될 수 있으나, 그 값은 판독 동작시 두개의 기준값 예를 들어, 상태 "10"에 대한 Vref1 및 Vref2간의 차이보다 어쨌던 적어야 한다. 상기 범위는 더 크지 않는 것이 바람직하며, 예를 들어,상태 "10"에서의 (Vref6, Vref 7)의 허용가능한 임계 전압 범주보다 작은 경우가 좀더 바람직하다.

상기를 고려하여, 허용가능한 범주 및 판독 동작으로 부터 전하 레벨의 편차를 입증하도록 하기 위해 각 상태에 대해서 Vchk로 지정된 추가 기준쌍(reference pair)을 추가하면, 비록 판독 동작이 정상 동작 한도 내에 유지된다 하더라도 가능한 예외적인 동작(potentially anomalous behavior)이 입증될수 있다.

전하 레벨이 최적의 조건으로 리셋될 경우, 전체 프로그래밍 타임이 다수의 마이크로 초 지속 시간을 가질수 있다 하더라도, 수십 나노초의 범위 내의 시간 지속 시간동안에 부동 게이트 내로 전자를 주입시키기에 충분하다.

관련된 전하 안정화(charge stabilization) 절차는 장치의 파워 업 과정 동작에서 수행될 수 있는데, 여기서 시퀀서는 전체 메모리를 스캐닝하고 임계 전압이 프로그래밍된 상태에 대응하여 Vchk 기준에 의해 결정되는 범위로 부터 변위되는 곳의 셀들에서 완전한 전하 리셋을 수행한다. 이 경우, 도 3의 도면을 적용하여 전압 Mngr에서 기준값이 Vchk인 파워를 선택할 수 있다. 이러한 접근은 파워 업 타임(power up time)을 증가시키고 플래시 메모리 장치에 접속된 프로세서를 고려해야만 하는 문제점을 수반한다.

또한, 상기 전하 안정화 절차는 장치의 특정 제어 함수 또는 장치의 테스트 모드의 활성화를 통해 수행될 수 있는데, 시퀀서는 전체 메모리를 스캐닝하고 전하의 완전한 리셋을 수행한다. 또한 이러한 테스트 모드 기능은 플래시 EPROM 소자가 사용되는 모빌 및 셀룰라 폰, PC, 휴대용 비디오 게임기, 텔레카메라, 비디오 카메라 및 화상 카메라 등의 많은 전자 제품에서 매우 흔하며, 비동작 지속 시간 동안 프로세서에 의해 동작 가능해질 수 있다. 또한 이러한 테스트-모드 기능은 사용자에 의해 가능해질 수 있다. 도 3의 도면 또한 테스트 모드로 적용될 수 있다.

또한 전하 안정화 절차는 장치의 정상적인 동작 즉, 메모리 워드의 판독 동작 동안 수행될 수 있다. 인가된 펄스가 부동 게이트 내에 누산된 전하량을 완전히 리셋하지 않더라도, 동일 셀에 대한 판독 시퀀스와 결과의 후속하는 안정화는 저장된 전하를 프로그래밍된 레벨로 리셋시킬 수 있다.

도 4를 참조하면, 이 기능은 통상적인 판독 동작 동안 사용된 Vref 전압과 상관하여 상이한 기준 전압 Vchk를 사용할 추가 센스 증폭기 뱅크 "Monitor Sensing"를 장치에 추가하여 실행되기에 충분함을 알 수 있다.

비교 결과 부(-)로 결정되면, 시퀀서에 이용가능한 시간의 함수로서 복잡한 변수(complexity variable) 예를 들어, 리셋 데이타 아이템을 검사하는 것을 목적으로 하는 판독 동작으로 산재된(interpersed) 하나의 프로그래밍 펄스 또는 한 세트의 프로그래밍 펄스의 함수를 갖는 정보 리셋 루틴을 활성화시킬 수 있는 표시가 제공된다.

상술한 3개의 동작 모드는 완제품 레벨(칩의 내부 레지스터에 기입) 또는 생산 단계(금속 또는 본딩 옵션)에서 프로그램 가능한 옵션에 의해 선택적으로 동작 가능해질 수 있다.

통상적으로 8, 16 또는 32 비트가 액세스 마다 판독되는 통상의 고속 구조형에서는, 판독 액세스 동작 동안 시간 허용치(time tolerance)에 제한되고 따라서, 전하 안정화를 동시 실행하는 것은 불가능하다.

또한, 도 4에 도시된 도면은 센스 증폭기를 판독용으로 제한한 장치에만 적용될 수 있다. 그러나, 일부 새로운 구조들이 예를 들어, 인터넷의 네비게이션(navigation)용으로만 예정된 엔진으로만 사용하고 전자 메일을 핸들링하기 위해 현재 설계되고 있는 비휘발성 메모리 상에 상주하는 호스트 조작 시스템의 휘발성 메모리 내에 로딩시키기 위해 실질적으로 무효인(null) 대기 시간이 필요하다. 이러한 새 구조를 플래시 메모리 인터페이스가 FPM/EDO 및 동기 인터페이스 등의 DRAM 메모리의 기능과 유사한 기능을 지지하는 방식으로 설계되고, 따라서 판독시 수천개의 센스 증폭기 사용을 고려한다. 이 경우에서, 모니터 센싱 블럭에 의해 결정된 대로 센스 증폭기의 수의 더블링이 금지될 것이다.

이 경우에서, 병렬 리드-솔로몬 기술(pararell Reed-Solomon technique)과 같은 고효율 에러 정정 기술을 사용하는 것이 편리하다. 그리하여, 극히 속도가 빠른 장치에서 조차, 메모리 내로의 액세스 동작 동안 픽업되는 수천개의 데이타가 프로세서에 의해 선택된 경우의 대응하는 센스 증폭기의 출력으로 유지되기 때문에, 상기 리셋 동작이 실행되기에 충분한 시간 지속 시간 동안 에러 검출기가 에러 영향을 받은 데이타를 저장하는 셀로서 위치하는 메모리 셀에서 메모리의 표준 동작 동안 전하를 리셋하는 것이 가능해진다.

12%에 달하는 리던던시(Redundancy)를 용이하게 구현할 수 있다. 에러 신드롬(error syndrome)을 계산하기에 필요한 부가 시간은 장해가 있는 셀(failing cell) 내로 후속하는 전하 주입시 필요한 시간과 비교할 경우 작은 지속 시간이다.

에러 신드롬의 계산은 장해가 있는 비트 로케이션(failing bit location)에 관련한 정보를 제공함으로써, 원래의 코드 워드를 쉽게 재구성할 수 있다.

도 5를 참조하면, 이 기능을 구현할 경우, 정정된 데이타를 제공하고 전하 리셋 루틴을 개시하기 위gks 신호를 시퀀서 블럭에 전송하도록 "에러 디코더(Error Decoder)"블럭과 "신드롬 데이타" 블럭을 도 3의 장치에 추가하기에 충분한 것으로 고찰될 수 있다. 또한, "검사 비트(check Bits)" 블럭이 특정하게 사용된 에러 정정 기술에 의해 요구된 바와 같이 필요한 셀들을 인도하도록 추가된다.

좀더 복잡한 센스 증폭기들로 제공되는 프로그래밍 평행성은 전형적으로는 8, 16 또는 32인 메모리의 물리적인 워드 크기에 제한되는 한편 판독 평행성은 수천 비트로 까지 확장될 수 있다.

또한 이 경우에서도 전체 메모리 어레이의 스캔 모드(scan mode)는 파워-업 및 테스트 모드에서 적용 가능하고, 다양한 동작 모드가 선택적으로 동작 가능해진다.

본 발명의 바람직한 실시예들과 이의 다수의 변형들이 상기에서 제안되어 있으나, 본 분야에 익숙한 자라면 본 발명의 범주를 벗어나지 않는 범위내에서 다른 변형 및 변경도 가능하다.

상술한 바와 같이 본 발명은 부동 게이트 트랜지스터 멀티-레벨 셀 메모리를 기입 및 판독 동작 모두에서 메모리 어레이의 평행성을 유지하고 셀 에이징을 수용하기에 적합하도록 각 개별 셀에 대해 정확하고, 속도가 빠르고 특정한 방법으로 프로그래밍할 수 있고, 프로그램된 값의 자연 드리프트(natural drift)를 보상하고, 각 셀의 에이징 특성을 고려할 뿐아니라 특정 특성을 유지하고, 기입 및 판독 동작 모두에서 메모리 어레이의 평행성 및 액세스 타임을 유지함으로써 각 개별 셀의 절연된 게이트 또는 부동 게이트에 저장된 전하를 안정화시킬 수 있다.

Claims (20)

1. 두개 이상의 다수의 가능한 상태를 갖는 부동 게이트 트랜지스터 멀티-레벨 셀 또는 멀티-레벨 플래시 셀 메모리 장치를 프로그래밍 및 안정화하는 방법에 있어서,

   상기 각 상태는 상기 셀 트랜지스터의 임계 전압에 대한 허용가능 범위에 대응하고, 상기 허용가능한 범위 각각은 한쌍의 기준 전압에 의해 설정되고, 상기 셀은 소스, 드레인 및 게이트 리드들에 적합한 전압을 연결하여 결과적으로는 전하를 상기 부동 게이트에 주입함으로써 완전 소거 상태로 부터 개시하도록 프로그래밍되며;

   상기 방법은 제1 프로그래밍 펄스가 프로그래밍될 각 셀에 인가되고, 상기 제1 펄스에 의해 발생된 상기 임계 전압을 검사하기 위한 제1 판독 동작으로 이어져서 프로그래밍 속도에 따라 각 셀을 소트(sort)하는 제1 프로그래밍 단계를 제공함으로써 특징지어지며, 상기 소트 동작은 적어도 두개의 셀 카테고리에 대해서 제공되고, 상기 제1 프로그래밍 단계는 하나 이상의 후속하는 프로그래밍 단계로 이어지며, 상기 프로그래밍 펄스는 각 셀에 인가되고 상기 후속하는 각각의 프로그래밍 단계에서 동일한 지속 시간(duration)을 가지며, 상기 펄스 수는 제로 이상이고, 상기 펄스의 진폭은 저장될 데이타 아이템 및/또는 상기 포함된 셀의 카테고리에 따라 각 셀에 대해 선택가능하고, 상기 각 펄스는 상기 임계 전압을 검사하기 위한 판독 동작으로 이어지며;

   상기 안정화 단계는 상기 셀의 임계 전압을 검사하기 위한 판독 동작을 제공하고, 이어서 리셋될 필요가 있는 전하를 포함하는 셀들에만 하나 이상의 프로그래밍 펄스를 인가하며, 각 상태에 대응하는 상기 셀 트랜지스터의 상기 임계 전압에 대한 상기 허용가능한 전압 범위는 상기 셀의 에이징 조건 함수(a function of the ageing condition) 로서 가변 가능한 것을 특징으로 하는 프로그래밍 및 안정화 방법.
2. 제1항에 있어서, 상기 셀 에이징은 상기 메모리 장치내에 분산된 적합한 기준 셀의 상기 임계 전압을 판독함으로써 검출되어, 각각이 상기 장치의 표준 셀의 어셈블리에 관계되고, 상기 기준 셀은 상기 장치의 상기 셀에 대해 상기 다수의 가능한 상태로 프로그래밍되며, 상기 기준 셀 각각은 소거 동작이 관련된 상기 장치 셀 어셈블리 상에서 수행될때 마다 소거 및 프로그래밍되는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
3. 제2항에 있어서, 상기 기준 셀은 완전히 프로그램된 상태(fully programmed state)와 완전히 소거된 상태(fully erased state)를 배타적(exclusively)으로 저장하는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
4. 제1항 내지 제3항 중 어느 한항에 있어서, 소정의 프로그래밍 단계에서의 펄스 지속 시간(pulse duration)은 누진 단계 수의 함수로서 증가하지 않는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
5. 제1항 내지 제4항 중 어느 한항에 있어서, 상기 제1 단계에 후속하는 소정의 프로그래밍 단계에서, 또 다른 펄스 인가가 저장될 데이타 아이템에 대응하는 상기 허용가능한 범위의 상한선을 초과하여 상기 임계 전압을 시프트(shift)하는 경우에 상기 펄스의 인가가 중단되는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
6. 제1항 내지 제5항 중 어느 한항에 있어서, 상기 안정화 동작 동안 인가되는 상기 하나 이상의 펄스는 동일한 지속 시간을 갖고, 상기 지속 시간은 상기 임계 전압이 상기 프로그램된 데이타 아이템에 대응하는 상태에 대해 상기 허용가능한 범위의 상한선을 초과하지 않도록 되어 있는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
7. 제1항 내지 제5항 중 어느 한항에 있어서, 상기 안정화 동작 동안 인가되는 상기 하나 이상의 펄스는 리셋될 전하량에 기초한 가변 지속 시간을 갖고, 상기 지속 시간은 상기 임계 전압이 상기 프로그램된 데이타 아이템에 대응하는 상태에 대해 상기 허용가능한 범위의 상한선을 초과하지 않도록 되어 있는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
8. 제1항 내지 제7항 중 어느 한항에 있어서, 제어 간격이 상기 가능한 상태들 각각에 제공되되, 상기 각 제어 간격은 기준 전압쌍(Vchk)에 의해 설정되고 상기 동일한 상태에 대응하는 상기 허용가능한 범위 내에 포함되며, 상기 기준 전압쌍(Vchk)은 상기 안정화 동작에 의해 실행되는 상기 검사 판독 동작에서 사용되는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
9. 제1항 내지 제7항 중 어느 한항에 있어서, 상기 안정화 동작은 에러 정정 기술을 이용하여 실패 데이타(failing data)가 저장되어 있는 셀들을 검출하는 표준 판독 액세스 동안 어드레스된 셀들 내의 전하를 리셋함으로써 상기 장치의 정상 동작 동안 실행되는 것을 특징으로 하는 프로그래밍 및 안정화 방법.
10. 메모리 셀이 매트릭스 구조 또는 어레이를 갖고 있고, 제1항 내지 제7항 중 어느 한 항에 따른 프로그래밍 및 안정화 방법의 응용에 적합하도록 설계된, 2개 이상의 다수의 가능한 상태를 갖는 플래시 멀티 레벨 셀 메모리 장치에 있어서,

    상기 셀을 프로그래밍하기 위한 수단, 상기 셀의 에이징 조건의 함수로서 기준 전압을 결정하기 위한 수단, 및 상기 셀을 안정화시키는 수단을 포함하되, 상기 기준 전압이 상기 셀의 프로그래밍, 안정화 및 판독 동작용으로 특정하게 설계되는 것을 특징으로 하는 메모리 장치.
11. 제10항에 있어서, 상기 셀에 대한 상기 프로그래밍 수단은 논리 네트워크에 의한 상기 프로그래밍 동작에 의해 어드레스된 플래시 셀(4)에 대해 선택 가능하고 이에 접속 가능한 펄스 발생 어셈블리(1)를 구비한 회로를 포함하고, 상기 플래시 셀(4)의 소스 리드 및/또는 드레인 리드 각각이 저항 뱅크 중에 선택 가능한 저항(6)에 직렬 접속되고, 상기 논리 네트워크는 각각의 어드레스된 플래시 셀(4)마다 논리 AND 게이트(3) 및 카운터(5)를 포함하고, 상기 프로그래밍 수단은 적합한 프로그래밍 전압을 상기 어드레스된 플래시 셀(4) 각각의 게이트 리드에 인가하는 것을 특징으로 하는 메모리 장치.
12. 제10항 또는 제11항에 있어서, 상기 메모리 어레이의 상기 동일 행에 속하는 상기 플래시 셀(4)은 공통 게이트 리드를 갖는 것을 특징으로 하는 메모리 장치.
13. 제10항 내지 제12항 중 어느 한항에 있어서, 상기 기준 전압을 결정하기 위한 상기 수단은 상기 메모리 셀이 데이타 저장 셀 및 기준 셀을 각자 포함하는 블럭들로 구성되는 방식으로 설계되되, 상기 기준 셀은 다수의 가능한 셀 상태로 프로그램되고, 자체의 블럭에서 소거 동작이 가능해질때 마다 소거 및 프로그래밍되며, 또한 상기 기준 전압 결정 수단은 절대 또는 일정 기준 전압들의 집합으로 부터 및, 상기 기준 셀들로 부터 판독된 상기 임계 전압으로 부터 개시되어, 상기 어레이 액세스시에 어드레스된 셀들을 포함하는 상기 블럭에 관련된 상기 기준 전압 들의 집합을 발생하는 회로를 포함하는 것을 특징으로 하는 메모리 장치.
14. 제13항에 있어서, 상기 기준 셀은 상기 셀의 완전히 프로그래밍된 상태와 완전히 소거된 상태를 배타적으로 저장하는 것을 특징으로 하는 메모리 장치.
15. 제10항 내지 제14항중 어느 한 항에 있어서, 상기 셀 안정화 수단은 제8항에 따른 상기 안정화 방법을 수행하고, 상기 제어 범위를 설정하는 상기 기준 전압쌍(Vchk)에 의해 어드레스된 상기 셀들에 저장된 상기 데이타 아이템을 판독하고 비교하기 위한 회로를 포함하며, 상기 회로는 상기 셀 임계 전압이 상기 제어 범위에 포함되지 않는 경우를 검출하는 경우 상기 전하 리셋 프로그래밍 동작(charge reset programming operation)을 동작 가능케하는 것을 특징으로 하는 메모리 장치.
16. 제15항에 있어서, 상기 어드레스된 셀들의 상기 안정화는 판독 액세스 동안 실행되는 것을 특징으로 하는 메모리 장치.
17. 제15항에 있어서, 상기 안정화는 상기 메모리의 스캔 및 상기 전하의 완전한 리셋을 통하여 상기 장치의 파워-업(power-up)시에 수행되는 것을 특징으로 하는 메모리 장치.
18. 제15항에 있어서, 상기 안정화는 상기 메모리의 전체적 스캔 및 상기 전하의 완전한 리셋을 통하여 장치 제어 기능 또는 테스트 모드가 동작 가능할 시에 실행되는 것을 특징으로 하는 메모리 장치.
19. 제10항 내지는 제14항중 어느 한항에 있어서, 상기 셀 활성화 수단은 제9항에 따른 상기 안정화 방법을 사용하고, 저장된 데이타 아이템을 판독하기 위한 회로를 포함하되, 상기 회로는 에러 상태 검출시 정확한 출력 데이타 아이템을 제공하고, 상기 전하 리셋 프로그래밍 동작을 개시하며, 상기 메모리 어레이는 상기 에러 정정 기술에 의해 요청된 리던던시(redundancy)를 위해 필요에 따라 추가 플래시 셀을 포함하는 것을 특징으로 하는 메모리 장치.
20. 제1항 내지 제9항 및 제10항 내지 제19항 중 어느 한항에 따라 플래시 멀티 레벨 셀 메모리 장치를 프로그래밍하고 안정화시키는 방법 및 상기 방법을 수행하기 위한 장치.