JP2009245511A

JP2009245511A - 半導体記憶装置

Info

Publication number: JP2009245511A
Application number: JP2008090529A
Authority: JP
Inventors: Takeshi Oikawa; 武史及川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2009-10-22
Also published as: US20110063015A1; US20090245006A1; US7859923B2; US8116163B2

Abstract

【課題】不良記憶素子の置換による救済工程を、製造過程の異なる段階で複数回にわたって行う半導体記憶装置に於いて、異なる置換工程で、同じ不揮発素子を記録してしまうことがないようにするための置換情報記憶回路が大型化しまた制御手順が複雑になっていた。
【手段】複数のフューズ素子を有するフューズ回路と、外部より入力されるアドレス信号を受ける内部アドレス信号線に接続されたフューズ選択回路とを有し、フューズ回路は、フューズ選択回路に接続されてその出力を受けると共に、外部から入力されてフューズ素子の不揮発的記録を許可するトリガー信号を供給され、その出力とトリガー信号とに応答して、フューズ素子のうちの内部アドレス信号線に対応するものを記録すると共に複数のフューズ素子のうちの他のものの内の少なくとも一つを記録する構成とする。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にテスト結果に基づいて不具合を救済する半導体装置に関する。

近年、半導体記憶装置は微細化、大容量化されており、選別テストも複数回行う必要がある。従来は、選別テスト実施時おいて個別に発生する不良メモリセルをスペアメモリセルへフューズ切断により置換し救済を行っていた（以降置換救済と記す）。しかしながら複数回の置換救済を実現するためにはテスト回路の追加や見直し、置換救済を制御するための専用の信号線の追加が必要となるためチップ面積が増加しコスト増加につながるため、外部操作や演算の必要のない複数回置換救済回路が求められている。置換救済回路を有する従来の半導体記憶回路は例えば特許文献１に記載されている。

図６は、従来の置換制御回路２４の構成を説明するためのブロック図である。置換制御回路２４は、置換すべきアドレスを記憶させるフューズを選択するために与えられるフューズ選択アドレス信号ＢＳＥＬを受け第１回目の置換実施時にはそのまま出力し、第２回目の置換実施時には相補アドレスを出力する相補アドレス発生回路４２と、相補アドレス発生回路の出力およびアドレスストローブ信号／ＡＳに応じてフューズ選択信号ＢＳＩＧを出力するフューズ選択回路４４と、外部から与えられるアドレス信号ＡＤおよびフューズ選択信号ＢＳＩＧに応じてスペアセレクト信号ＳＰＳＥＬを出力する置換アドレス設定回路４６と、スペアセレクト信号ＳＰＳＥＬが活性化されたときにメインアドレスデコーダ５０を非活性化するデコーダ非活性化回路４８を含む。スペアセレクト信号ＳＰＳＥＬが活性化されると、スペアアドレスデコーダはスペアセレクト信号ＳＰＳＥＬをデコードし、対応するスペアメモリセル５６を活性化する。

図７は、図６における相補アドレス発生回路４２の構成を示す回路図である。相補アドレス発生回路４２は、フューズ選択アドレス信号ＢＳＥＬ０を受けて信号ＢＳＥＬ０ａを出力する回路４２＃０と、フューズ選択アドレス信号ＢＳＥＬ１を受けて信号ＢＳＥＬ１ａを出力する回路４２＃１とを含む。回路４２＃０は、第１回目の冗長置換が終了した際に識別信号ＳＩＤをゲートに受けて活性化され高電圧ＢＶをノードＮ１に伝達するＮチャネルＭＯＳトランジスタ６８と、電源電位Ｖｃｃが与えられる電源ノードとノードＮ１との間に接続される抵抗６７と、ノードＮ１と接地ノードとの間に接続されるアンチフューズ６６とを含む。アンチフューズは電気フューズの一種で、ブローすることで電極間が導通する性質を持つ。すなわち、高電圧ＢＶがノードＮ１に与えられると、アンチフューズ６６は導通し以後ノードＮ１は接地ノードとほぼ等しい電位となる。したがって、ノードＮ１は、第１回目のフューズのブローが実施されようとするときにはＨレベルであるが、第１回目のフューズのブローが完了した後、置換救済モードを脱して、通常のリード・ライト動作や、他のテスト動作、スタンバイモード、または電源切断等の動作状態を経て、その後のテストによって第２回目のフューズのブローが必要になった場合には、その時点でノードＮ１はＬレベルとなっている。回路４２＃０は、さらに、ノードＮ２とノードＮ３との間に接続されゲートにノードＮ１が接続されるＮチャネルＭＯＳトランジスタ６２と、ノードＮ２に与えられるフューズ選択アドレス信号ＢＳＥＬ０を受けて反転しノードＮ４に出力するインバータ７０と、ノードＮ４とノードＮ３との間に接続されゲートにノードＮ１が接続されるＰチャネルＭＯＳトランジスタ６４とを含む。

ノードＮ３からは、相補アドレス発生回路４２の出力である信号ＢＳＥＬ０ａが出力される。図７では、フューズ選択アドレス信号ＢＳＥＬ０についてのみ詳細を示したが、フューズ選択アドレス信号ＢＳＥＬ１についても同様な回路４２＃１が設けられており、対応して信号ＢＳＥＬ１ａが出力される。第１回目のフューズブローを行なおうとする時においては、ノードＮ１はＨレベルであるため、ＮチャネルＭＯＳトランジスタ６２が導通し、ノードＮ２に与えられたフューズ選択アドレス信号ＢＳＥＬ０はそのままノードＮ３に伝達される。一方、第２回目のフューズブローを行なおうとする時においては、ノードＮ１は、先に説明したようにLレベルとなっているため、ＮチャネルＭＯＳトランジスタ６２は非導通状態であり、代わりにノードＮ４とノードＮ３との間に接続されるＰチャネルＭＯＳトランジスタ６４が導通状態となるため、フューズ選択アドレス信号ＢＳＥＬ０はインバータ７０によって反転される。

図８は、図６におけるフューズ選択回路４４の構成を示す回路図である。フューズ選択回路４４は、相補アドレス発生回路４２の出力信号である信号ＢＳＥＬ０ａ、ＢＳＥＬ１ａを受けてデコードするフューズ選択デコーダ８２と、行または列アドレスのストローブ信号／ＡＳを受けて反転するインバータ８４と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ０ａとインバータ８４の出力とを受けてフューズ選択信号ＢＳＩＧ０を出力するＮＯＲ回路８６と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ１ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ１を出力するＮＯＲ回路８８と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ２ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ２を出力するＮＯＲ回路９０と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ３ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ３を出力するＮＯＲ回路９２とを含む。フューズ選択デコーダ８２は、信号ＢＳＥＬ０ａ、ＢＳＥＬ１ａを受けてデコードし、出力信号ＢＳＩＧ０ａ〜ＢＳＩＧ３ａのいずれかを活性化する。ＮＯＲ回路８６〜９２は、外部から行または列アドレスが入力されるときには、ストローブ信号／ＡＳの活性化に応じてフューズ選択信号ＢＳＩＧ０〜ＢＳＩＧ３をすべて活性化し、ストローブ信号／ＡＳが非活性化されているときは、外部から与えられるフューズ選択アドレス信号ＢＳＥＬに対応してデコードされた信号ＢＳＩＧ０ａ〜ＢＳＩＧ３ａをフューズ選択信号ＢＳＩＧ０〜ＢＳＩＧ３として出力する。
特開２００１−２３３９３

上述したように、従来技術では置換情報保持回路において置換救済が必要な場合に選択フューズセットを変更する回路が必要である上、さらに、第1回目の置換救済として所要の数の不良ワード線やビット線等についての置換救済を終えた後に、第１回目の置換救済工程が実施し終了されたことを不揮発的に記憶しておくための特別の制御回路と制御手順が必要であり、置換救済の所要に応じてこのように追加する回路は繰り返し配置されるため、チップ面積が増加し、また制御手順も複雑化するという問題がある。

本願の請求項１の構成に於いては、複数のフューズ素子を有するフューズ回路と、外部より入力されるアドレス信号を受ける内部アドレス信号線に接続されたフューズ選択回路とを有し、フューズ回路は、フューズ選択回路に接続されてその出力を受けると共に、外部から入力されてフューズ素子の不揮発的記録を許可するトリガー信号を供給され、この出力とトリガー信号とに応答して、フューズ素子のうちの内部アドレス信号線に対応するものを記録すると共に複数のフューズ素子のうちの他のものの内の少なくとも一つを記録する構成となっている。

このように構成すれば、従来必要であった専用の置換情報保持回路及びフューズ選択回路ならびにフューズ選択アドレス信号を用いた制御手順が不要となり、簡単な構成で確実に置換情報を保持して、複数回の置換を実現することができる。

本実施例に拠れば、簡易な回路でかつ簡単な制御手順により、正確に複数回の置換処理が可能な半導体記憶装置を構成することが可能となる。

以下に図面を参照しつつ、具体的な実施形態の例を説明する。以下の説明は、いずれも一例であって、本願発明を限定するものではなく、また当業者であれば、本願発明の範囲内において適宜変更乃至追加した態様にて理解し実施することが可能である。

図１は第1の実施形態の構成を示したブロック図である。本発明の半導体記憶装置は、置換制御回路１０と、フューズ選択回路２０と、フューズ回路２１と、置換アドレス設定回路４００と、デコーダ非活性化回路４１０と、メインアドレスデコーダ４２０と、メインメモリセル１２と、スペアメモリセル１１とで構成される。外部より入力されるアドレス信号Ａ０、Ａ１は、置換制御回路１０のフューズ選択回路２０と置換アドレス設定回路４００とメインアドレスデコーダ４２０に接続される。外部より入力されるカットトリガー信号２０４は、フューズ回路２１に接続される。置換制御回路１０のフューズ選択回路２０とフューズ回路２１は、カット選択信号２５０ａ〜２５０ｃ、２５１ａ〜２５１ｃ、２５２ａ〜２５２ｃ、２５３ａ〜２５３ｃにより接続される。イネーブルフューズ信号２３０ｃ〜２３３ｃは、フューズ選択回路２０に接続され、出力信号２３０ａ〜２３０ｃ、２３１ａ〜２３１ｃ、２３２ａ〜２３２ｃ、２３３ａ〜２３３ｃは置換アドレス設定回路４００に接続される。置換アドレス設定回路４００の出力信号ＲＷＬ０〜３はデコーダ非活性化回路４１０と、スペアメモリセル１１に接続され、デコーダ非活性化回路４１０の出力信号４１１はメインアドレスデコーダ４２０に接続され、メインアドレスデコーダの出力信号ＷＬ０〜３はメインメモリセルに接続される。

図２は、図１の置換制御回路１０を構成するフューズ選択回路２０の回路図及びフューズ回路２１のブロック図である。図２は、フューズ選択回路２５０、２５１、２５２、２５３と回路ブロック２２０、２２１、２２２、２２３で構成される。回路ブロック２２０〜２２３はそれぞれフューズ回路２２０ａ〜２２０ｃ、２２１ａ〜２２１ｃ、２２２ａ〜２２２ｃ、２２３ａ〜２２３ｃで構成される。フューズ選択回路２５０は、２入力ＡＮＤ回路２４０ａ、２４０ｂとインバータ回路２６０で構成される、フューズ選択回路２５１は２入力ＡＮＤ回路２４１ａ、２４１ｂと２入力ＮＯＲ回路２６１と２入力ＯＲ回路２７１で構成される。フューズ選択回路２５２は２入力ＡＮＤ回路２４２ａ、２４２ｂと２入力ＮＯＲ回路２６２と２入力ＯＲ回路２７２で構成される。フューズ選択回路２５３は２入力ＡＮＤ回路２４３ａ、２４３ｂと２入力ＮＯＲ回路２６３で構成される。フューズ選択回路２５０と回路ブロック２２０において外部より入力されるアドレス信号Ａ０、Ａ１は、それぞれ２入力ＡＮＤ回路２４０ａ、２４０ｂに接続する。カットトリガー信号２０４は、フューズ回路２２０ａ〜２２０ｃに接続する。２入力ＡＮＤ回路２４０ａ、２４０ｂの出力２５０ａ、２５０ｂは、フューズ回路２２０ａ、２２０ｂにそれぞれ接続される。イネーブルフューズ信号２３０ｃは、インバータ２６０に接続され、出力２５０ｃは２入力ＡＮＤ回路２４０ａ、２４０ｂとフューズ回路２２０ｃとフューズ選択回路２５１の２入力ＮＯＲ回路２６１と２入力ＯＲ回路２７１に接続する。

フューズ選択回路２５１と回路ブロック２２１においてアドレス信号Ａ０、Ａ１は、それぞれ２入力ＡＮＤ回路２４１ａ、２４１ｂに接続する。カットトリガー信号２０４は、フューズ回路２２１ａ〜２２１ｃに接続する。２入力ＡＮＤ回路２４１ａ、２４１ｂの出力２５１ａ、２５１ｂは、フューズ回路２２１ａ、２２１ｂにそれぞれ接続される。イネーブルフューズ信号２３１ｃは、２入力ＮＯＲ回路２６１に接続され、出力２５１ｃは２入力ＡＮＤ回路２４１ａ、２４１ｂとフューズ回路２２１ｃと２入力ＯＲ回路２７１に接続する。２入力ＯＲ回路２７１の出力２８１は、フューズ選択回路２５２の２入力ＮＯＲ回路２６２と２入力ＯＲ回路２７２に接続する。

フューズ選択回路２５２と回路ブロック２２２においてアドレス信号Ａ０、Ａ１は、それぞれ２入力ＡＮＤ回路２４２ａ、２４２ｂに接続する。カットトリガー信号２０４は、フューズ回路２２２ａ〜２２２ｃに接続する。２入力ＡＮＤ回路２４２ａ、２４２ｂの出力２５２ａ、２５２ｂは、フューズ回路２２２ａ、２２２ｂにそれぞれ接続される。イネーブルフューズ信号２３２ｃは、２入力ＮＯＲ回路２６２に接続され、出力２５２ｃは２入力ＡＮＤ回路２４２ａ、２４２ｂとフューズ回路２２２ｃと２入力ＯＲ回路２７２に接続する。２入力ＯＲ回路２７２の出力２８２は、フューズ選択回路２５３の２入力ＮＯＲ回路２６３に接続される。
フューズ選択回路２５３と回路ブロック２２３においてアドレス信号Ａ０、Ａ１は、それぞれ２入力ＡＮＤ回路２４３ａ、２４３ｂに接続する。カットトリガー信号２０４は、フューズ回路２２３ａ〜２２３ｃに接続する。２入力ＡＮＤ回路２４３ａ、２４３ｂの出力２５３ａ、２５３ｂは、フューズ回路２２３ａ、２２３ｂにそれぞれ接続される。イネーブルフューズ信号２３３ｃは２入力ＮＯＲ回路２６３に入力され、出力２５３ｃは２入力ＡＮＤ回路２４３ａ、２４３ｂとフューズ回路２２３ｃに接続する。

次に１番目の置換アドレスを保持するブロック２２０の構成を説明する。
ブロック２２０は、２２０ａ、２２０ｂ、２２０ｃの３個のフューズ回路で構成される。２２０ａは、ブロック２５０からのＡ０カット選択信号２５０ａとカットトリガー信号２０４を接続し、Ａ０アドレスフューズ信号２３０ａを出力する。２２０ｂは、ブロック２５０からのＡ１カット選択信号２５０ｂとカットトリガー信号２０４を接続し、Ａ１アドレスフューズ信号２３０ｂを出力する。２２０ｃは、ブロック２５０からのフューズ使用禁止信号２５０ｃとカットトリガー信号２０４を接続し、イネーブルフューズ信号２３０ｃを出力する。２番目の置換アドレスを保持するブロック２２１の構成については、１番目と同様であり、フューズ回路２２１ａ、２２１ｂ、２２１ｃを有し、それぞれＡ０アドレスフューズ信号２３１ａ、Ａ１アドレスフューズ信号２３１ｂ、イネーブルフューズ信号２３１ｃを出力する。３番目の置換アドレスを保持するブロック２２２の構成については、１番目と同様であり、フューズ回路２２２ａ、２２２ｂ、２２２ｃを有し、それぞれＡ０アドレスフューズ信号２３２ａ、Ａ１アドレスフューズ信号２３２ｂ、イネーブルフューズ信号２３２ｃを出力する。４番目の置換アドレスを保持するブロック２２３の構成については、１番目と同様であり、フューズ回路２２３ａ、２２３ｂ、２２３ｃを有し、それぞれＡ０アドレスフューズ信号２３３ａ、Ａ１アドレスフューズ信号２３３ｂ、イネーブルフューズ信号２３３ｃを出力する。

図３は、フューズ回路ブロック２１の詳細回路図である。
ブロック２１は、ブロック２２０〜２２３で構成される。ブロック２２０は、フュー
ズ回路２２０ａ〜２２０ｃで構成されており、２入力ＡＮＤ回路３００ａ〜３００ｃ
とＮチャンネルトランジスタ３２０ａ〜３２０ｃと電気フューズ３１０ａ〜３１０ｃと高抵抗素子３３０ａ〜３３０ｃとインバータ３５０ａ〜３５０ｃで構成される。フューズ回路２２０ａにおいて、カット選択信号２５０ａとカットトリガー信号２０４が２入力ＡＮＤ回路３００ａに接続され、出力はＮチャンネルトランジスタ３２０ａのゲートに接続される。Ｎチャンネルトランジスタ３２０ａは、ソース側がＧＮＤに接続し、ドレイン側ノード３４０ａは電気フューズ３１０ａと高抵抗素子３３０ａとインバータ３５０ａに接続する。電気フューズ３１０ａは、ノード３４０ａと電源ＶＣＣに接続し、高抵抗素子３３０ａはノード３４０ａとＧＮＤに接続する。フューズ回路２２０ｂ〜２２０ｃにおいてその内部接続関係は、フューズ回路２２０ａと同等である。またブロック２２１〜２２３の内部構成、接続関係はブロック２２０と同一である。

図４は、置換アドレス設定回路４００の詳細回路図、デコーダ非活性化回路４１０の回路図、及びメインアドレスデコーダ４２０のブロック図である。
置換アドレス設定回路４００は、３入力ＡＮＤ回路４６０と２入力ＸＮＯＲ回路４５０ａ、４５０ｂ、３入力ＡＮＤ回路４６１と２入力ＸＮＯＲ回路４５１ａ、４５１ｂ、３入力ＡＮＤ回路４６２と２入力ＸＮＯＲ回路４５２ａ、４５２ｂ、３入力ＡＮＤ回路４６３と２入力ＸＮＯＲ回路４５３ａ、４５３ｂで構成される。
アドレスフューズ信号２３０ａ、２３１ａ、２３２ａ、２３３ａは、アドレス入力Ａ０とそれぞれ２入力ＸＮＯＲ回路４５０ａ、４５１ａ、４５２ａ、４５３ａに接続される。アドレスフューズ信号２３０ｂ、２３１ｂ、２３２ｂ、２３３ｂは、アドレス入力Ａ１とそれぞれ２入力ＸＮＯＲ回路４５０ｂ、４５１ｂ、４５２ｂ、４５３ｂに接続される。２入力ＸＮＯＲ回路４５０ａ、４５０ｂの出力とイネーブルフューズ信号２３０ｃは、３入力ＡＮＤ回路４６０に接続する。２入力ＸＮＯＲ回路４５１ａ、４５１ｂの出力とイネーブルフューズ信号２３１ｃは、３入力ＡＮＤ回路４６１に接続する。２入力ＸＮＯＲ回路４５２ａ、４５２ｂの出力とイネーブルフューズ信号２３２ｃは、３入力ＡＮＤ回路４６２に接続する。２入力ＸＮＯＲ回路４５３ａ、４５３ｂの出力とイネーブルフューズ信号２３３ｃは、３入力ＡＮＤ回路４６３に接続する。３入力ＡＮＤ回路４６０〜４６３の出力ＲＷＬ０〜３は、デコーダ非活性化回路４１０の４入力ＮＯＲ回路４１２に接続する。メインアドレスデコーダ４２０は、アドレス入力Ａ０、Ａ１とデコーダ非活性化回路４１０から４入力ＮＯＲ回路４１２の出力４１１が接続される。

本発明の複数回置換動作について、図１、図２、図３、図４により説明する。フューズ選択回路２０のブロック２５０においては、イネーブルフューズ信号２３０ｃと外部より入力されるアドレス信号Ａ０、Ａ１を受けてカット選択信号２５０ａ〜２５０ｃをフューズ回路２１に出力する。フューズ回路２１のブロック２２０において、カット選択信号２５０ａ〜２５０ｃとカットトリガー信号２０４を入力とし、カットトリガー信号２０４のワンショットＨｉｇｈレベル入力に基づきカット選択信号２５０ａ〜２５０ｃで選択されたフューズを切断する。ブロック２２０の出力信号２３０ａ〜２３０ｃは他に置換アドレス設定回路４００にも接続する。ブロック２５１〜２５３およびブロック２２１〜２２３においても、前述したブロック２５０、２２０同様にカット選択信号２５１ａ〜２５１ｃ、カット選択信号２５２ａ〜２５２ｃ、カット選択信号２５３ａ〜２５３ｃと出力信号２３１ａ〜２３１ｃ、出力信号２３２ａ〜２３２ｃ、出力信号２３３ａ〜２３３ｃをそれぞれ出力する。出力信号２３０ａ〜２３０ｃ、出力信号２３１ａ〜２３１ｃ、出力信号２３２ａ〜２３２ｃ、出力信号２３３ａ〜２３３ｃとアドレス信号Ａ０、Ａ１を比較し、一致すれば置換アドレス信号ＲＷＬ０〜３のいずれか一つをＨｉｇｈレベル出力し、残りの信号はＬｏｗレベル出力して、スペアメモリセル１１に接続する。また置換アドレス信号ＲＷＬ０〜３は、デコーダ非活性化回路４１０へも入力され、置換アドレス信号ＲＷＬ０〜３のいずれか一つがＨｉｇｈレベルであればデコーダ非活性化回路４１０の出力信号４１１は非選択信号としてメインアドレスデコーダ４２０に入力することで、メインアドレスデコード信号ＷＬ０〜３を全てＬｏｗレベル出力させ、メインメモリセル１２は非選択状態となる。置換アドレス信号ＲＷＬ０〜３のいずれもＬｏｗレベルの場合は、デコーダ非活性化回路４１０の出力信号４１１がＨｉｇｈレベル出力となり、メインアドレスデコーダ４２０はアドレス信号Ａ０、Ａ１を受けてメインアドレスデコード信号ＷＬ０〜３のいずれか一つをＨｉｇｈレベル出力する。

先ず１回目のテストにおいて、アドレス信号(Ａ０，Ａ１)＝（０，１）で選択されたメモリセルがフェイルした場合の動作を説明する。この場合、本実施例の半導体記憶装置は、置換救済モード状態の動作として、図２のフューズ選択回路２０において、アドレス信号(Ａ０，Ａ１)＝（０，１）を入力する。またカットトリガー信号２０４を初期値Ｌｏｗレベルにセットしておく。１番目の置換アドレスを保持するフューズ回路２２０は、初期状態ではカットされていないためイネーブルフューズ信号２３０ｃはＬｏｗレベルを出力し、フューズ使用禁止信号２５０ｃはＨｉｇｈレベル(切断許可)を出力する。フューズ回路２２０の２入力ＡＮＤ回路３００ｃ及びフューズ選択回路２５０の２入力ＡＮＤ回路２４０ａ、２４０ｂは選択状態となり、(Ａ０，Ａ１)＝（０，１）が入力されているため出力信号２５０ａがＬｏｗレベル、出力信号２５０ｂがＨｉｇｈレベルとなり２入力ＡＮＤ回路３００ａ、３００ｂはそれぞれ非選択、選択状態となる。そして、フューズの切断を許可する許可信号であるところのカットトリガー信号２０４が、ワンショットでＨｉｇｈレベルに推移すると、これに共通して応答して、２入力ＡＮＤ回路３００ｂ、３００ｃで選択されたＮチャンネルトランジスタ３２０ｂ、３２０ｃがオンし、電気フューズ３１０ｂ、３１０ｃに電流が流れフューズが切断される。これにより、ノード３４０ｂ、３４０ｃの電位は以後ローレベルとなる。

この例では、第1回目の置換救済工程として、アドレス信号(Ａ０，Ａ１)＝（０，１）について不良セルの救済を行なうためのフューズの切断を示したが、複数のアドレス信号について救済が必要であれば、同様のフューズの切断を繰り返し行い、それらを第1回目の置換救済工程としても良い。また、この例では電気的に切断することによってプログラムを行なうフューズそし３１０ｃ等を用いたが、これに代えて、初期状態において絶縁しており大電流を流すことによって電気的に同通するアンチフューズ素子を用いることもできる。その場合には、置換されている場合及びされていない場合のノード３４０ｃ等の電位は、ここで説明した例とは逆に、当初はローレベルで、プログラムされるとハイレベルとなるので、インバータ３５０ｃ等の段数を増やすなどの変更を適宜行なうことによって、信号２３０ｃ等の論理レベルを上例と同じになるようにすれば、同様の回路動作を行わせることができる。

このようにして第１回目のフューズの切断が完了した後、本実施例の半導体記憶回路は置換救済モードを脱して、通常のリード・ライト動作を行なう場合には、置換された不良アドレスに対する外部からのアクセスに対して、置換後のスペアセルの所定のものを選択することにより、正常なリード・ライトを行うことができる。または、第１回目のテスト及び第１回目の置換救済の後、この半導体記憶装置は、他のテスト動作やスタンバイモード、または電源切断等の各動作状態において正常に動作することができる。その場合、フューズ３１０ｃ等は不揮発的に置換状態を記憶しているため、半導体装置の電源切断等の動作状態によってこの置換状態の記憶が失われることは無い。

次に２回目のテストにおいて、アドレス信号(Ａ０，Ａ１)＝（０，０）及び（１，０）で選択されたメモリセルがフェイルした場合の動作を説明する。フューズ回路２２０ｃのイネーブルフューズ信号２３０ｃは、１回目のテストで電気フューズ３１０ｃが切断されているためノード３４０ｃは数ｋΩ〜数ＭΩの抵抗値をもつ高抵抗素子３３０ｃによりＬｏｗレベルとなりインバータ３５０ｃを介してＨｉｇｈレベルを出力する。またフューズ使用禁止信号２５０ｃは、Ｌｏｗレベル(切断禁止)を出力する。これによりＡ０、Ａ１カット選択信号２５０ａ、２５０ｂもＬｏｗレベルとなり、フューズ回路２２０は非選択状態となりフューズの重複切断が回避される。２番目のフューズ回路２２１のイネーブルフューズ信号２３１ｃは電気フューズ３１１ｃが未切断であるためＨｉｇｈレベル出力し、フューズ使用禁止信号２５０ｃとともにフューズ選択回路２５１の２入力ＮＯＲ回路２６１に入力し、フューズ使用禁止信号２５１ｃはＨｉｇｈレベル(切断許可)を出力する。２入力ＡＮＤ回路２４１ａ、２４１ｂは、選択状態となるがアドレス信号(Ａ０，Ａ１)＝（０，０）であるため出力２５１ａがＬｏｗレベル、出力２５１ｂがＬｏｗレベルとなり、フューズ使用禁止信号２５１ｃはＨｉｇｈレベルをフューズ回路２２１ａ、２２１ｂ、２２１ｃに入力する。カットトリガー信号２０４がワンショットでＨｉｇｈレベルに推移すると、フューズ回路２２１ｃ用の電気フューズだけが選択され切断され、フューズ回路出力２３１ａがＬｏｗレベル、フューズ回路出力２３１ｂがＬｏｗレベル、イネーブルフューズ信号２３１ｃはＨｉｇｈレベルを出力する。２入力ＮＯＲ回路２６１は、イネーブルフューズ信号２３１ｃがＨｉｇｈレベルであるため、フューズ使用禁止信号２５１ｃはＬｏｗレベルとなり、フューズ使用禁止信号２５０ｃ（Ｌｏｗレベル）とともに２入力ＯＲ回路２７１に入力され、出力２８１はＬｏｗレベルとなる。次にアドレス信号(Ａ０，Ａ１)＝（１，０）を入力すると３番目のフューズ回路２５２内の２入力ＡＮＤ回路２４２ａ、２４２ｂが選択されＡ０カット選択信号２５２ａはＨｉｇｈレベル、Ａ１カット選択信号２５２ｂはＬｏｗレベルとなる。フューズ回路２２２ａ、２２２ｂ、２２２ｃではカットトリガー信号２０４がワンショットでＨｉｇｈレベルになった時、２２２ａ、２２２ｃ用の電気フューズが選択され出力２３２ａ、２３２ｂ、イネーブルフューズ信号２３２ｃは、それぞれＨｉｇｈレベル、Ｌｏｗレベル、Ｈｉｇｈレベルを出力する。

このとき図４の置換アドレス設定回路４００においてＡ０アドレスフューズ信号２３０ａ、Ａ１アドレスフューズ信号２３０ｂが外部アドレス信号Ａ０、Ａ１と一致し、かつイネーブルフューズ信号２３０ｃがＨｉｇｈレベルの場合、３入力ＡＮＤ回路４６０はＨｉｇｈレベルを出力し、置換アドレスとしてＲＷＬ０を設定する。またＲＷＬ０はデコーダ非活性化回路４１０の４入力ＮＯＲ回路に入力し、出力４１１はＬｏｗレベルを出力となる。出力４１１は、メインアドレスデコーダ４２０に入力され、外部アドレス信号Ａ０、Ａ１のデコード信号ＷＬ０〜３を非選択（Ｌｏｗレベル）に設定する。置換アドレス設定回路４００は、１番目と同様２〜４番目の置換アドレスを保持したＡ０アドレスフューズ信号２３１ａ、２３２ａ、２３３ａとＡ１アドレスフューズ信号２３１ｂ、２３２ｂ、２３３ｂとイネーブルフューズ信号２３１ｃ、２３２ｃ、２３３ｃが入力され、それぞれ外部アドレスＡ０、Ａ１と一致し、イネーブルフューズ信号２３１ｃ、２３２ｃ、２３３ｃがそれぞれＨｉｇｈレベルの場合、３入力ＡＮＤ回路４６１、４６２、４６３より置換アドレス信号ＲＷＬ１〜３が設定され、デコーダ非活性化回路４１０の出力信号４１１はＬＯＷレベルとなり、メインアドレスデコーダの出力信号ＷＬ０〜３は非選択Ｌｏｗレベルに設定される。上述した説明において（０、１）との表記は（Ｌｏｗレベル、Ｈｉｇｈレベル）を示している。

以上説明した通り、例示した複数回置換制御回路では置換救済のために使用するフューズ回路の切断有無状態出力をフューズ使用禁止信号として使用する。置換救済のために使用するフューズ回路は、置換すべきアドレスに関してフューズを切断するための切断許可信号であるカットトリガー信号に共通に応答して切断される切断状態記憶素子を有し、切断有無状態出力を生ずる。また前段までのフューズ使用禁止信号と選択されたフューズ回路のフューズ使用禁止信号の論理和を次段に送る構成にすることで、特別に専用フューズ回路を使用することなく前段のフューズ回路がすべて使用禁止（使用済み）となった場合のみ次段のフューズ回路が選択される。従って従来例で必要であった専用の置換情報保持回路、フューズ選択回路およびフューズ選択アドレス信号が必要なくなる。

実施例２は、実施例１の図２においてアドレス信号Ａ０、Ａ１及びイネーブルフューズ信号をラッチするＳＲラッチ回路を追加した構成である。またラッチトリガー信号としてＢＩＳＴによるメモリテストパス／フェイル判定結果を使用したワンショット判定信号を使用することが異なる。図５は本発明の第二の実施形態を示した置換制御回路図である。

置換制御回路の構成として、フューズ選択回路２０及びフューズ回路２１の第２の実施例であり、フューズ選択回路２６０、２６１、２６２、２６３と回路ブロック２２０、２２１、２２２、２２３で構成される。回路ブロック２２０〜２２３は、それぞれフューズ回路２２０ａ〜２２０ｃ、フューズ回路２２１ａ〜２２１ｃ、フューズ回路２２２ａ〜２２２ｃ、フューズ回路２２３ａ〜２２３ｃで構成される。フューズ選択回路２６０は、２入力ＡＮＤ回路２７０ａ、２７０ｂ、５００と２入力ＮＯＲ回路５４０と２入力ＯＲ回路２７０ｃとＳＲラッチ回路５２０ａ〜５２０ｃで構成される。フューズ選択回路２６１は、２入力ＡＮＤ回路２７１ａ、２７１ｂ、５０１と３入力ＮＯＲ回路５４１と２入力ＯＲ回路２７１ｃ、５４４とＳＲラッチ回路５２１ａ〜５２１ｃで構成される。フューズ選択回路２６２は、２入力ＡＮＤ回路２７２ａ、２７２ｂ、５０２と３入力ＮＯＲ回路５４２と２入力ＯＲ回路２７２ｃ、５４５とＳＲラッチ回路５２２ａ〜５２２ｃで構成される。フューズ選択回路２６３は２入力ＡＮＤ回路２７３ａ、２７３ｂ、５０３と３入力ＮＯＲ回路５４３と２入力ＯＲ回路２７３ｃとＳＲラッチ回路５２３ａ〜５２３ｃで構成される。

外部より入力されるアドレス信号Ａ０は、２入力ＡＮＤ回路２７０ａ、２７１ａ、２７２ａ、２７３ａに接続する。アドレス信号Ａ１は２入力ＡＮＤ回路２７０ｂ、２７１ｂ、２７２ｂ、２７３ｂに接続する。カットトリガー信号２０４は、フューズ回路２２０ａ〜２２０ｃ、フューズ回路２２１ａ〜２２１ｃ、フューズ回路２２２ａ〜２２２ｃ、フューズ回路２２３ａ〜２２３ｃに接続する。リセット信号５６０はＳＲラッチ回路５２０ａ〜５２０ｃ、ＳＲラッチ回路５２１ａ〜５２１ｃ、ＳＲラッチ回路５２２ａ〜５２２ｃ、ＳＲラッチ回路５２３ａ〜５２３ｃのリセット側に接続し、ワンショット判定信号５７０は２入力ＡＮＤ回路５００、５０１、５０２、５０３に接続される。

２６０、２２０は１番目の置換アドレスを保持するフューズ選択回路及びフューズ回路、２６１、２２１は２番目の置換アドレスを保持するフューズ選択回路及びフューズ回路、２６２、２２２は３番目の置換アドレスを保持するフューズ選択回路及びフューズ回路、２６３、２２３は４番目の置換アドレスを保持するフューズ選択回路及びフューズ回路である。フューズ選択回路２６０と回路ブロック２２０において、２入力ＡＮＤ回路２７０ａ、２７０ｂと２入力ＯＲ回路２７０ｃの出力５４０ａ〜５４０ｃは、それぞれＳＲラッチ回路５２０ａ〜５２０ｃのセット側に入力され、出力５３０ａ〜５３０ｃはフューズ回路２２０ａ〜２２０ｃに接続される。ＳＲラッチ回路５２０ｃは、２入力ＮＯＲ回路５４０と２入力ＯＲ回路２７０ｃに接続される。フューズ回路２２０ｃの出力イネーブルフューズ信号２３０ｃは、ＳＲラッチ回路５２０ｃの出力５３０ｃとともに２入力ＮＯＲ回路５４０に接続され、出力５５０は２入力ＡＮＤ回路５００とフューズ選択回路２６１の３入力ＮＯＲ回路５４１と２入力ＯＲ回路５４４に接続する。２入力ＡＮＤ回路５００の出力５１０は２入力ＡＮＤ回路２７０ａ、２７０ｂと２入力ＯＲ回路２７０ｃに接続する。フューズ選択回路２６１と回路ブロック２２１において、２入力ＡＮＤ回路２７１ａ、２７１ｂ、２入力ＯＲ回路２７１ｃの出力５４１ａ〜５４１ｃは、それぞれＳＲラッチ回路５２１ａ〜５２１ｃのセット側に入力され、出力５３１ａ〜５３１ｃはフューズ回路２２１ａ〜２２１ｃに接続される。ＳＲラッチ回路５２１ｃは、３入力ＮＯＲ回路５４１と２入力ＯＲ回路２７１ｃに接続される。フューズ回路２２１ｃの出力イネーブルフューズ信号２３１ｃは、ＳＲラッチ回路５２１ｃの出力５３１ｃとともに３入力ＮＯＲ回路５４１に接続され、出力５５１は２入力ＡＮＤ回路５０１、２入力ＯＲ回路５４４に接続し、２入力ＯＲ回路５４４の出力５４６はフューズ選択回路２６２の３入力ＮＯＲ回路５４２、２入力ＯＲ回路５４５に接続する。２入力ＡＮＤ回路５０１の出力５１１は、２入力ＡＮＤ回路２７１ａ、２７１ｂと２入力ＯＲ回路２７１ｃに接続する。
フューズ選択回路２６２と回路ブロック２２２において、２入力ＡＮＤ回路２７２ａ、２７２ｂと２入力ＯＲ回路２７２ｃの出力５４２ａ〜５４２ｃは、それぞれＳＲラッチ回路５２２ａ〜５２２ｃのセット側に接続され、出力５３２ａ〜５３２ｃはフューズ回路２２２ａ〜２２２ｃに接続される。ＳＲラッチ回路５２２ｃは、３入力ＮＯＲ回路５４２、２入力ＯＲ回路２７２ｃに接続される。フューズ回路２２２ｃの出力イネーブルフューズ信号２３２ｃは、ＳＲラッチ回路５２２ｃの出力５３２ｃとともに３入力ＮＯＲ回路５４２に接続され、出力５５２は２入力ＡＮＤ回路５０２、２入力ＯＲ回路５４５に接続し、２入力ＯＲ回路５４５の出力５４７はフューズ選択回路２６３の３入力ＮＯＲ回路５４３に接続する。２入力ＡＮＤ回路５０２の出力５１２は２入力ＡＮＤ回路２７２ａ〜２７２ｂ、２入力ＯＲ回路２７２ｃに接続する。

フューズ選択回路２６３と回路ブロック２２３において、２入力ＡＮＤ回路２７３ａ、２７３ｂと２入力ＯＲ回路２７３ｃの出力５４３ａ〜５４３ｃは、それぞれＳＲラッチ回路５２３ａ〜５２３ｃのセット側に入力され、その出力５３３ａ〜５３３ｃはフューズ回路２２３ａ〜２２３ｃに接続される。ＳＲラッチ回路５２３ｃは、３入力ＮＯＲ回路５４３と２入力ＯＲ回路２７３ｃに接続される。フューズ回路２２３ｃの出力イネーブルフューズ信号２３３ｃは、ＳＲラッチ回路５２３ｃの出力５３３ｃとともに３入力ＮＯＲ回路５４３に接続され、出力５５３は２入力ＡＮＤ回路５０３に接続する。２入力ＡＮＤ回路５０３の出力５１３は、２入力ＡＮＤ回路２７３ａ、２７３ｂと２入力ＯＲ回路２７３ｃに接続する。フューズ回路２２０〜２２３は実施例１と同じ構成である。

実施例２の複数回置換動作について、図５により説明する。
先ず１回目のテストにおいて、アドレス信号(Ａ０、Ａ１)＝（０、１）で選択されたメモリセルがフェイルした場合の動作を説明する。初期動作として、リセット信号５６０よりワンショットＨｉｇｈレベルを出力し、ＳＲラッチ回路５２０ａ〜５２０ｃ、ＳＲラッチ回路５２１ａ〜５２１ｃ、ＳＲラッチ回路５２２ａ〜５２２ｃ、ＳＲラッチ回路５２３ａ〜５２３ｃをリセットさせ出力信号５３０ａ〜５３０ｃ、出力信号５３１ａ〜５３１ｃ、出力信号５３２ａ〜５３２ｃ、出力信号５３３ａ〜５３３ｃをＬｏｗレベルとする。またフューズ回路の電気フューズは未切断状態にあり、イネーブルフューズ信号２３０ｃ〜２３３ｃはＬｏｗレベル状態にあり、フューズ判定回路２６０の２入力ＮＯＲ回路５４０出力５５０はＨｉｇｈレベルとなる。アドレス信号(Ａ０、Ａ１)＝（０、１）で選択されたメモリセルがＨｉｇｈレベルの場合、ワンショット判定信号５７０がワンショットＨｉｇｈレベルとなり、２入力ＡＮＤ回路５００の出力５１０がＨｉｇｈレベル、アドレス信号Ａ０、Ａ１用２入力ＡＮＤ回路２７０ａ、２７０ｂの出力信号５４０ａがＬｏｗレベル、出力信号５４０ｂがＨｉｇｈレベル、２入力ＯＲ回路２７０ｃの出力信号５４０ｃがＨｉｇｈレベルとなる。ＳＲラッチ回路５２０ａ、５２０ｂ、５２０ｃの出力信号５３０ａがＬｏｗレベル、出力信号５３０ｂがＨｉｇｈレベル、出力信号５３０ｃがＨｉｇｈレベルに確定し、２入力ＡＮＤ回路３００ａが非選択、３００ｂが選択、３００ｃが選択状態になる。カットトリガー信号２０４がワンショットでＨｉｇｈレベルに推移すると、２入力ＡＮＤ回路３００ｂ、３００ｃで選択されたＮチャンネルトランジスタ３２０ｂ、３２０ｃがオンし電気フューズ３１０ｂ、３１０ｃに電流が流れフューズが切断される。

次に２回目のテストにおいて、アドレス信号(Ａ０、Ａ１)＝（０、０）及び（１、０）で選択されたメインメモリセルが不良である場合の動作を説明する。フューズ回路２２０ｃのイネーブルフューズ信号２３０ｃは、１回目のテストで電気フューズ３１０ｃが切断されているためノード３４０ｃは高抵抗素子３３０ｃによりＬｏｗレベルとなり、インバータ３５０ｃを介してＨｉｇｈレベルを出力し、フューズ使用禁止信号５５０がＬｏｗレベル(切断禁止)、出力５１０がＬｏｗレベル(切断禁止)となる。出力５１０によりＡ０、Ａ１カット選択信号５４０ａ、５４０ｂもＬｏｗレベルとなりフューズ回路２２０は非選択状態となるため、フューズの重複切断が回避される。２番目のフューズ回路２２１のイネーブルフューズ信号２３１ｃは、電気フューズ３１０ｂが未切断であるためＬｏｗレベルが出力され、出力信号５３１ｃ（Ｌｏｗレベル）、フューズ使用禁止信号５５０（Ｌｏｗレベル）とともにフューズ選択回路２６１の３入力ＮＯＲ回路５４１に入力され、出力信号５５１はＨｉｇｈレベル(切断許可)を出力する。ワンショット判定信号５７０がワンショットＨｉｇｈレベルを出力すると２入力ＡＮＤ回路５０１の出力５１１がＨｉｇｈレベル、アドレス信号Ａ０、Ａ１用２入力ＡＮＤ回路２７１ａ、２７１ｂの出力信号５４１ａ、５４１ｂがそれぞれＬｏｗレベル、２入力ＯＲ回路２７１ｃの出力信号５４１ｃがＨｉｇｈレベルとなる。これによりＳＲラッチ回路５２１ａ、５２１ｂ、５２１ｃの出力信号５３１ａがＬｏｗレベル、出力信号５３１ｂがＬｏｗレベル、出力信号５３１ｃがＨｉｇｈレベルに確定し、フューズ回路２２１の２２１ａが非選択、２２１ｂが非選択、２２１ｃが選択状態となる。実施例１の図２では、ここでカットトリガー信号２０４により選択されたフューズを切断するが、実施例２ではＳＲラッチ回路により５３１ａ、５３１ｂ、５３１ｃ信号がラッチされているため、２回目のテスト終了まで切断の必要がない。次にアドレス信号(Ａ０、Ａ１)＝（１、０）で選択されたメモリセルがＨｉｇｈレベルとするとフューズ回路２６２内の３入力ＮＯＲ回路５４２は、信号５４６がＬｏｗレベル、イネーブルフューズ信号２３２ｃがＬｏｗレベル、フューズ使用禁止信号５３２ｃがLｏｗレベルで入力され、出力５５２はＨｉｇｈレベルとなる。ワンショット判定信号５７０がワンショットＨｉｇｈレベルを出力すると、２入力ＡＮＤ回路５０２の出力５１２がＨｉｇｈレベル、アドレス信号Ａ０、Ａ１用２入力ＡＮＤ回路２７２ａ、２７２ｂの出力信号５４２ａがＨｉｇｈレベル、出力信号５４２ｂがＬｏｗレベル、２入力ＯＲ回路２７２ｃの出力信号５４２ｃがＨｉｇｈレベルとなり、ＳＲラッチ回路５２２ａ、５２２ｂ、５２２ｃの出力信号５３２ａがＨｉｇｈレベル、出力信号５３２ｂがＬｏｗレベル、出力信号５３２ｃがＨｉｇｈレベルに確定する。

２回目のテスト終了後、カットトリガー信号２０４の入力がワンショットＨｉｇｈレベルで変化すると、フューズ選択回路２２１、２２２において、入力信号５３１ｃ、５３２ａ、５３２ｃで選択されたフューズが同時に切断される。

以上説明した通り、実施例２ではアドレスＡ０、Ａ１信号、イネーブルフューズ信号をラッチする回路を設けることでフューズ切断を実行しなくてもフューズセット毎の切断データの保持が出来て、フューズ切断動作はテスト終了時に1回実行する。従来はフューズ選択順番を変更するための専用の置換情報保持回路とフューズ選択回路、およびフューズ選択用のアドレス信号を有する必要があった。実施例では、選択される置換制御回路の置換フューズ切断情報に基づき次のフューズの選択を行うため、専用の置換情報保持回路やフューズ選択回路、およびフューズ選択用のアドレス信号（ＢＳＥＬ）を有する必要がなくなり、小面積を実現できる。同一構成例で比較した場合、例えばフューズ数４×４セット＋２＝１８台必要であったところ、実施例に拠ればフューズ数３×４セット＝１２台となり、結果としてフューズ数１２／１８となり、６７％の面積削減効果がある。

第１の実施例の構成を示した全体ブロック図第１の実施例の置換制御回路図第１の実施例のフューズ回路図第１の実施例の置換アドレス設定回路図第２の実施例の構成を示した置換制御回路図従来の置換制御回路のブロック図従来の相補アドレス発生回路図従来のフューズ選択回路図

符号の説明

１０置換制御回路
２０フューズ選択回路
２１フューズ回路
４００置換アドレス設定回路
４１０デコーダ非活性化回路
４２０メインアドレスデコーダ
１２メインメモリセル
１１スペアメモリセル
２５０ａ〜２５０ｃカット選択信号
２３０ｃ〜２３３ｃイネーブルフューズ信号

Claims

複数のフューズ素子を有するフューズ回路と、外部より入力されるアドレス信号を受ける内部アドレス信号線に接続されたフューズ選択回路とを有し、前記フューズ回路は、前記フューズ選択回路に接続されてその出力を受けると共に、外部から入力されて前記フューズ素子の不揮発的記録を許可するトリガー信号を供給され、前記出力と前記トリガー信号とに応答して、前記フューズ素子のうちの前記内部アドレス信号線に対応するものを記録すると共に前記複数のフューズ素子のうちの他のものの内の少なくとも一つを記録することを特徴とする半導体記憶装置。
前記フューズ選択回路の出力は、前記内部アドレス信号線に応答して前記フューズ素子のうちの所定のものを指示する素子指定信号と、前記フューズ回路における記録を行なうかどうかを指示するフューズ回路指定信号とを含むことを特徴とする請求項１の半導体記憶装置。
前記フューズ回路は、前記少なくとも一つのフューズ素子の記録状態を表す状態信号を出力し、前記フューズ選択回路は、前記状態信号を受けてこれに応答して、前記フューズ回路指定信号の発生を行なうことを特徴とする請求項２の半導体記憶回路。
前記フューズ回路は第１のフューズ回路であり、前記状態信号は第１の状態信号であり、前記フューズ選択回路は第１のフューズ選択回路であり、その前記出力は第１の出力であって、さらに他の複数のフューズ素子を有する第２のフューズ回路と、これに接続されて前記アドレス信号線に接続された第２のフューズ選択回路とを有し、前記第２のフューズ回路は、前記第２のフューズ選択回路からの第２の出力を受けると共に、前記トリガー信号を供給され、前記第２の出力と前記トリガー信号とに応答して、前記他のフューズ素子のうちの前記アドレス信号線に対応するものを記録すると共に前記他のフューズ素子の残りの少なくとも一つを記録することを特徴とする請求項３の半導体記憶回路。
前記第２のフューズ回路は、前記少なくとも一つのフューズ素子の記録状態を表す第２の状態信号を出力し、前記第２のフューズ選択回路は、前記第１のフューズ回路に接続されて、前記第１の状態信号を受けるとともに前期第２の状態信号を受け、前記第１及び第２の状態信号の所定の論理に応答して、前記第２の出力を発生することを特徴とする請求項４記載の半導体記憶回路。
前記第１のフューズ選択回路と前記第１のフューズ回路との間、および前記第２のフューズ選択回路と前記第２のフューズ回路との間にそれぞれ接続されて、前記第１及び第２の出力をそれぞれ受けて保持した後に前記第１及び第２のフューズ回路に対して供給する第１及び第２のラッチ回路をさらに有し、前記第１及び第２のラッチ回路のそれぞれは、前記素子指定信号に対応する素子指定ラッチと、前記フューズ回路指定信号に対応するフューズ回路指定ラッチとを有し、前記第１のラッチ回路のフューズ回路指定ラッチは、当該第１のラッチ回路のフューズ回路指定ラッチの値自身に応答してセットされるとともに、前記第２のラッチ回路のフューズ回路指定ラッチは、当該第２のラッチ回路のフューズ回路指定ラッチの値自身に応答するとともに前記第１のラッチ回路のフューズ回路指定ラッチに応答してセットされることを特徴とする請求項５の半導体記憶回路。
前記第１及び第２のフューズ回路は、前記第１及び第２のラッチ回路の前記アドレス指定ラッチおよびフューズ回路指定ラッチがともにセットされた後、これらの各ラッチの出力を並列に供給されつつ、前記トリガー信号に共通に応答して前記各フューズ素子への記録を行なうことを特徴とする請求項６記載の半導体記憶装置。