JPH0590573A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0590573A JPH0590573A JP25111791A JP25111791A JPH0590573A JP H0590573 A JPH0590573 A JP H0590573A JP 25111791 A JP25111791 A JP 25111791A JP 25111791 A JP25111791 A JP 25111791A JP H0590573 A JPH0590573 A JP H0590573A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【構成】高濃度不純物をドーピングした半導体をとりま
くように形成されたゲート電極に電圧を印加することに
より、半導体周囲から空乏層が内部に向かって広がる半
導体装置を提供する。
くように形成されたゲート電極に電圧を印加することに
より、半導体周囲から空乏層が内部に向かって広がる半
導体装置を提供する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造に関す
るものである。
るものである。
【０００２】
【従来の技術】従来の半導体装置、例えばバイポーラ型
トランジスタ、ＭＯＳ型トランジスタ、或は接合型トラ
ンジスタは、その動作において半導体内の界面等を利用
して平面内にキャリアの伝導路を形成していた。例え
ば、図１のような基本構造を持つｎチャネルＭＯＳ電界
効果トランジスタのＺ軸１０３−Ｙ軸１０２を含む平面
での断面構造は、図１１のようにｐ型半導体５０１両端
にｎ+型のドレイン５０２及びソース５０３が形成され
てなる。ゲート電極５０６に正の電圧を印加したときの
Ｙ軸１０２の一次元上のエネルギーバンド図は図１３の
ようになる。このとき、伝導電子は半導体周辺部に誘起
された反転層５０７を通ってソース５０３からドレイン
５０２へ移動できる。半導体内部５０４はすべて空乏化
している。ｐチャネルＭＯＳ電界効果トランジスタにお
いても同様に半導体周辺部に反転層を形成するように作
製される。このような構造はＭＯＳ電界効果トランジス
タでは完全空乏化素子として知られている（Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ ｏｆＩＥＥＥ ＩＥＤＭ、Ｄ
ｅｃｅｍｂｅｒ１９８８、ｐｐ２２２−２２５）。
トランジスタ、ＭＯＳ型トランジスタ、或は接合型トラ
ンジスタは、その動作において半導体内の界面等を利用
して平面内にキャリアの伝導路を形成していた。例え
ば、図１のような基本構造を持つｎチャネルＭＯＳ電界
効果トランジスタのＺ軸１０３−Ｙ軸１０２を含む平面
での断面構造は、図１１のようにｐ型半導体５０１両端
にｎ+型のドレイン５０２及びソース５０３が形成され
てなる。ゲート電極５０６に正の電圧を印加したときの
Ｙ軸１０２の一次元上のエネルギーバンド図は図１３の
ようになる。このとき、伝導電子は半導体周辺部に誘起
された反転層５０７を通ってソース５０３からドレイン
５０２へ移動できる。半導体内部５０４はすべて空乏化
している。ｐチャネルＭＯＳ電界効果トランジスタにお
いても同様に半導体周辺部に反転層を形成するように作
製される。このような構造はＭＯＳ電界効果トランジス
タでは完全空乏化素子として知られている（Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ ｏｆＩＥＥＥ ＩＥＤＭ、Ｄ
ｅｃｅｍｂｅｒ１９８８、ｐｐ２２２−２２５）。
【０００３】一方、断面方向の長さが電子のドブロイ波
長（〜１０ｎｍ）と同程度の細線構造の半導体では１０
6cm2／Ｖｓｅｃもの電子移動度を有することが指摘され
ている（Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．
１９，Ｎｏ．１２，ｐｐ．Ｌ７３５−Ｌ７３８，Ｄｅ
ｃ．，１９８０）。このような細線構造を実現するため
に従来は図１４或は図１５に示すように原子層レベルで
制御された極薄膜半導体の切断面に反転層を形成して得
ていた。
長（〜１０ｎｍ）と同程度の細線構造の半導体では１０
6cm2／Ｖｓｅｃもの電子移動度を有することが指摘され
ている（Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．
１９，Ｎｏ．１２，ｐｐ．Ｌ７３５−Ｌ７３８，Ｄｅ
ｃ．，１９８０）。このような細線構造を実現するため
に従来は図１４或は図１５に示すように原子層レベルで
制御された極薄膜半導体の切断面に反転層を形成して得
ていた。
【０００４】
【発明が解決しようとする課題】上述したように電気伝
導路の断面方向の長さが電子のドブロイ波長と同程度の
細線構造では、その一次元性から散乱の非常に抑制され
た電子輸送を起こすと考えられ、超高速電子デバイスへ
の応用が期待されている。
導路の断面方向の長さが電子のドブロイ波長と同程度の
細線構造では、その一次元性から散乱の非常に抑制され
た電子輸送を起こすと考えられ、超高速電子デバイスへ
の応用が期待されている。
【０００５】しかしながら、半導体の伝導部の幅を電子
のドブロイ波長程に細くするにはＭＯＣＶＤ法やＭＢＥ
法等を用いて原子層レベルの構造を作製しなければなら
ず、大規模な回路素子への適用は困難であった。
のドブロイ波長程に細くするにはＭＯＣＶＤ法やＭＢＥ
法等を用いて原子層レベルの構造を作製しなければなら
ず、大規模な回路素子への適用は困難であった。
【０００６】
【課題を解決するための手段】本発明は上記の要請に鑑
みてなされたものであり、第１の電極に印加する電圧に
よって第２の電極と第３の電極との間にある半導体のイ
ンピーダンスを制御する半導体装置であって、前記第１
の電極に電位を与えることにより、前記半導体の周辺部
から空乏層が広がり、かつまた、前記半導体の中心部の
みに導電領域が形成されてなる半導体装置を提供するも
のである。
みてなされたものであり、第１の電極に印加する電圧に
よって第２の電極と第３の電極との間にある半導体のイ
ンピーダンスを制御する半導体装置であって、前記第１
の電極に電位を与えることにより、前記半導体の周辺部
から空乏層が広がり、かつまた、前記半導体の中心部の
みに導電領域が形成されてなる半導体装置を提供するも
のである。
【０００７】また、前記第１の電極と前記半導体との間
に絶縁薄膜が形成されてなる半導体装置を提供するもの
である。
に絶縁薄膜が形成されてなる半導体装置を提供するもの
である。
【０００８】更に、前記半導体は一導電型を有し、ま
た、前記第１の電極は他導電型の半導体からなって、前
記半導体と前記第１の電極とは直接接触してなる半導体
装置を提供するものである。
た、前記第１の電極は他導電型の半導体からなって、前
記半導体と前記第１の電極とは直接接触してなる半導体
装置を提供するものである。
【０００９】また、前記第１の電極は金属からなって、
前記半導体と前記第１の電極とは直接接触してなる半導
体装置を提供するものである。
前記半導体と前記第１の電極とは直接接触してなる半導
体装置を提供するものである。
【００１０】
【作用】上述のように、電極の電位によって半導体の周
辺部のみを空乏化することにより、半導体中央部に疑似
一次元構造の伝導部を形成することが可能となる。
辺部のみを空乏化することにより、半導体中央部に疑似
一次元構造の伝導部を形成することが可能となる。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて説明す
るが、本発明はこれに限定されるものではない。
るが、本発明はこれに限定されるものではない。
【００１２】図２及び図３は本発明の第１の実施例を示
すｎチャネルＭＯＳトランジスタ型素子の基本構造断面
図である。この素子は図１に示すように、直方体状の半
導体１０４（図２中、２０１）を取り囲み、電極１０５
（図２、図３中、２０６）が絶縁体１０６（図２、図３
中、２０５）を挟んで形成されるが、半導体１０４は直
方体状に限定されるものではなく、円柱状、多角形状で
もよく、このとき、Ｚ軸１０３に対して線対称な立体で
あることが好ましい。
すｎチャネルＭＯＳトランジスタ型素子の基本構造断面
図である。この素子は図１に示すように、直方体状の半
導体１０４（図２中、２０１）を取り囲み、電極１０５
（図２、図３中、２０６）が絶縁体１０６（図２、図３
中、２０５）を挟んで形成されるが、半導体１０４は直
方体状に限定されるものではなく、円柱状、多角形状で
もよく、このとき、Ｚ軸１０３に対して線対称な立体で
あることが好ましい。
【００１３】半導体２０１は全体がｎ+タイプであり、
ノーマリ状態でドレイン２０２とソース２０３の間は導
通状態となっており、電極２０６に負の電位を与える
と、空乏層２０７は半導体２０１の周辺部から中心部へ
かけて広がる。その結果、ソース２０３とドレイン２０
２を結ぶ導電路２０４は半導体２０１の中心部付近のみ
の細線構造となる。この導電路２０４は１００ｎｍ平方
以下の断面積を有する疑似一次元構造に制御される。
ノーマリ状態でドレイン２０２とソース２０３の間は導
通状態となっており、電極２０６に負の電位を与える
と、空乏層２０７は半導体２０１の周辺部から中心部へ
かけて広がる。その結果、ソース２０３とドレイン２０
２を結ぶ導電路２０４は半導体２０１の中心部付近のみ
の細線構造となる。この導電路２０４は１００ｎｍ平方
以下の断面積を有する疑似一次元構造に制御される。
【００１４】図３におけるＸＹ平面内の任意の一方向に
沿う直線上のエネルギーバンド図を図４に示す。図中、
Ｅｃは伝導帯の底、Ｅｆは半導体のフェルミ準位、Ｅｉ
は真性半導体のフェルミ準位、Ｅｖは価電子帯の上端を
示す。電極のフェルミ準位と半導体のフェルミ準位との
差は外部印加電圧に等しい。
沿う直線上のエネルギーバンド図を図４に示す。図中、
Ｅｃは伝導帯の底、Ｅｆは半導体のフェルミ準位、Ｅｉ
は真性半導体のフェルミ準位、Ｅｖは価電子帯の上端を
示す。電極のフェルミ準位と半導体のフェルミ準位との
差は外部印加電圧に等しい。
【００１５】図５は本発明の第２の実施例であるｐチャ
ネル接合型トランジスタ素子及び本発明の第３の実施例
であるｎチャネル接合型トランジスタ素子の基本構造の
外観を示し、図６はその断面模式図である。この第２及
び第３の実施例は図２及び図３に示した第１の実施例の
絶縁薄膜２０５（図１中、１０６）のない構造であり、
半導体１００４と電極１００５は直接接触している。こ
の第２の実施例及び第３の実施例のエネルギーバンド図
を示したものが、図７及び図８である。
ネル接合型トランジスタ素子及び本発明の第３の実施例
であるｎチャネル接合型トランジスタ素子の基本構造の
外観を示し、図６はその断面模式図である。この第２及
び第３の実施例は図２及び図３に示した第１の実施例の
絶縁薄膜２０５（図１中、１０６）のない構造であり、
半導体１００４と電極１００５は直接接触している。こ
の第２の実施例及び第３の実施例のエネルギーバンド図
を示したものが、図７及び図８である。
【００１６】具体的なデバイス構造への適用としては、
図９示す構造（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ
ＩＥＥＥ ＩＥＤＭ、Ｄｅｃｅｍｂｅｒ１９８８、ｐ
ｐ２２２−２２５）や図１０に示す構造（ＩＥＥＥ Ｔ
ｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤＭ，ｐｐ
５９５−５９８，１９８０）が考えられる。このような
構造を作製する時、半導体の不純物濃度を一様な高濃度
に制御することにより、本発明による半導体装置を得る
ことが可能になる。
図９示す構造（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ
ＩＥＥＥ ＩＥＤＭ、Ｄｅｃｅｍｂｅｒ１９８８、ｐ
ｐ２２２−２２５）や図１０に示す構造（ＩＥＥＥ Ｔ
ｅｃｈｎｉｃａｌＤｉｇｅｓｔ ｏｆ ＩＥＤＭ，ｐｐ
５９５−５９８，１９８０）が考えられる。このような
構造を作製する時、半導体の不純物濃度を一様な高濃度
に制御することにより、本発明による半導体装置を得る
ことが可能になる。
【００１７】また、上記半導体としてシリコンが考えら
れるが、本発明はこれに限定されるものではない。
れるが、本発明はこれに限定されるものではない。
【００１８】
【発明の効果】以上のように、本発明によって、従来の
ＭＯＳ−ＬＳＩの作製に用いられてきた０．１μｍオー
ダーの微細加工技術によって作製されたデバイスにおい
て、ドブロイ波長程度の伝導部を形成することができ、
超高速電子デバイスを供給することが可能となる。
ＭＯＳ−ＬＳＩの作製に用いられてきた０．１μｍオー
ダーの微細加工技術によって作製されたデバイスにおい
て、ドブロイ波長程度の伝導部を形成することができ、
超高速電子デバイスを供給することが可能となる。
【図１】基本的な素子構造（ＭＯＳ型）を示す図であ
る。
る。
【図２】本発明の第１の実施例による図１のｙｚ平面で
の断面図である。
の断面図である。
【図３】本発明の第１の実施例による図１のｘｙ平面で
の断面図である。
の断面図である。
【図４】本発明の第１の実施例のエネルギーバンド図で
ある。
ある。
【図５】他の基本的な素子構造（ｐｎ接合型、ショット
キー接合型）を示す図である。
キー接合型）を示す図である。
【図６】本発明の第２の実施例（ｐｎ接合型）及び第３
の実施例（ショットキー接合型）による図５のｙｚ平面
での断面図である。
の実施例（ショットキー接合型）による図５のｙｚ平面
での断面図である。
【図７】本発明の第２の実施例のエネルギーバンド図で
ある。
ある。
【図８】本発明の第３の実施例のエネルギーバンド図で
ある。
ある。
【図９】本発明による半導体装置の具体的な素子構造へ
の適用図である。
の適用図である。
【図１０】本発明による半導体装置の他の具体的な素子
構造への適用図である。
構造への適用図である。
【図１１】従来例による図１のｙｚ平面での断面図であ
る。
る。
【図１２】従来例による図１のｘｙ平面での断面図であ
る。
る。
【図１３】従来例（ｎチャネルＭＯＳトランジスタ）の
エネルギーバンド図である。
エネルギーバンド図である。
【図１４】量子細線デバイスの従来例を示す図である。
【図１５】量子細線デバイスの他の従来例を示す図であ
る。
る。
１０１、１００１ Ｘ軸 １０２、１００２ Ｙ軸 １０３、１００３ Ｚ軸 １０４、２０１、１００４、１１０４ 半導体 ２０２ ドレイン ２０３ ソース ２０４ 導電路 １０６、２０５ 絶縁薄膜 １０５、２０６、１００５、１１０５ 電極（第１の
電極） ２０７ 空乏層
電極） ２０７ 空乏層
Claims (4)
- 【請求項１】 第１の電極に印加する電圧によって第２
の電極と第３の電極との間にある半導体のインピーダン
スを制御する半導体装置であって、 前記第１の電極に電位を与えることにより、前記半導体
の周辺部から空乏層が広がり、かつまた、前記半導体の
中心部のみに導電領域が形成されてなることを特徴とす
る半導体装置。 - 【請求項２】 前記第１の電極と前記半導体との間に絶
縁薄膜が形成されてなることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記半導体は一導電型を有し、また、前
記第１の電極は他導電型の半導体からなって、前記半導
体と前記第１の電極とは直接接触してなることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記第１の電極は金属からなって、前記
半導体と前記第１の電極とは直接接触してなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25111791A JPH0590573A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25111791A JPH0590573A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590573A true JPH0590573A (ja) | 1993-04-09 |
Family
ID=17217913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25111791A Pending JPH0590573A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061196A (ja) * | 2009-09-01 | 2011-03-24 | Taiwan Semiconductor Manufacturing Co Ltd | 蓄積型ｆｉｎｆｅｔ、回路、及びその製造方法 |
-
1991
- 1991-09-30 JP JP25111791A patent/JPH0590573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061196A (ja) * | 2009-09-01 | 2011-03-24 | Taiwan Semiconductor Manufacturing Co Ltd | 蓄積型ｆｉｎｆｅｔ、回路、及びその製造方法 |
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