JPS6080280A - 非飽和型ｍｏｓトランジスタ - Google Patents
非飽和型ｍｏｓトランジスタInfo
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- JPS6080280A JPS6080280A JP18871483A JP18871483A JPS6080280A JP S6080280 A JPS6080280 A JP S6080280A JP 18871483 A JP18871483 A JP 18871483A JP 18871483 A JP18871483 A JP 18871483A JP S6080280 A JPS6080280 A JP S6080280A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、集積回路に搭載される微細なトランジスタお
よび電力増幅用の高−人力インピーダンスを有する非飽
和型ＭＯ８）ランジスタに関するものである。
よび電力増幅用の高−人力インピーダンスを有する非飽
和型ＭＯ８）ランジスタに関するものである。
従来技術
ＭＯＢ ）ランジスタは、集積回路用の微細トランジス
タとして、また高い入力インピーダンスを有する電力用
増幅素子として利用されて来た。従来のＭＯＳト２７ジ
スタは、半導体−絶縁膜界面近傍の半導体基板を基板と
異なる伝導型にし、反転層を形成し、基板と異なる伝導
型となっているノース領域とドレイン領域の間を電子ま
たは正孔が走行するように構成されていた。このような
ＭＯＢ ）ランジスタは、ソース領域と基板の間、ドレ
イン領域と基板の間に逆方向の電界が印加されておシ、
このためドレイン領域とソース領域間の印加電圧を高く
する、ドレイン端で接合破壊が生じたシ、またドレイン
領域とソース領域の間隔を短くすると、パンチスル現象
や、短チヤネル効果が生じ、動作特性が極めて構造に敏
感なものとなｐ、構造ばらつきに依存した素子特性のば
らつきを生じる欠点がおる。また従来のＭＯＢ ） ７
ンジスタは基板に対してソース領域、ドレイン領域は逆
方向バイアスが印加されているため、基板との寄生容量
がＬＳＩ化した素子の高速動作の樟害となっていた。
タとして、また高い入力インピーダンスを有する電力用
増幅素子として利用されて来た。従来のＭＯＳト２７ジ
スタは、半導体−絶縁膜界面近傍の半導体基板を基板と
異なる伝導型にし、反転層を形成し、基板と異なる伝導
型となっているノース領域とドレイン領域の間を電子ま
たは正孔が走行するように構成されていた。このような
ＭＯＢ ）ランジスタは、ソース領域と基板の間、ドレ
イン領域と基板の間に逆方向の電界が印加されておシ、
このためドレイン領域とソース領域間の印加電圧を高く
する、ドレイン端で接合破壊が生じたシ、またドレイン
領域とソース領域の間隔を短くすると、パンチスル現象
や、短チヤネル効果が生じ、動作特性が極めて構造に敏
感なものとなｐ、構造ばらつきに依存した素子特性のば
らつきを生じる欠点がおる。また従来のＭＯＢ ） ７
ンジスタは基板に対してソース領域、ドレイン領域は逆
方向バイアスが印加されているため、基板との寄生容量
がＬＳＩ化した素子の高速動作の樟害となっていた。
この寄生容量を低減するため通常のＭＯＳＦＥＴを８０
１ （絶縁膜上のシリコン層）上に形成する技術がらる
が、ＳＯＩ構造上に形成されたＭＯＢ ）ランジスタに
おいては、ドレイン近傍において高速で走行しているキ
ャリアの衝突効果によって発生するキャリアが基板内に
蓄積されて基板電位が不確定となｐ１動作が不安定とな
る。いわゆるキンク効果を生ずる欠点がある。またＳＯ
Ｉ構造におりて、チャージボンピング現象によシ、基板
内に誘起される電荷も特性不安定の原因となる欠点があ
った。
１ （絶縁膜上のシリコン層）上に形成する技術がらる
が、ＳＯＩ構造上に形成されたＭＯＢ ）ランジスタに
おいては、ドレイン近傍において高速で走行しているキ
ャリアの衝突効果によって発生するキャリアが基板内に
蓄積されて基板電位が不確定となｐ１動作が不安定とな
る。いわゆるキンク効果を生ずる欠点がある。またＳＯ
Ｉ構造におりて、チャージボンピング現象によシ、基板
内に誘起される電荷も特性不安定の原因となる欠点があ
った。
発明の目的
本発明は基板と同じ伝導型のソース領域、ドレイ／領域
を形成し、ソース領域とドレイン領域の間の絶縁物との
界面近傍の基板の電子状態を空間的に反転状態または空
乏状態から蓄積状態に変化させることを特徴とし、それ
によシンース領域とドレイン領域の間隔を極めて短縮さ
せた素子を短チヤネル効果等に無関係に動作させるとと
もに、基板との拡散層容量を減少させ、さらに基板内の
キャリアの蓄積効果を除去することをその目的とする。
を形成し、ソース領域とドレイン領域の間の絶縁物との
界面近傍の基板の電子状態を空間的に反転状態または空
乏状態から蓄積状態に変化させることを特徴とし、それ
によシンース領域とドレイン領域の間隔を極めて短縮さ
せた素子を短チヤネル効果等に無関係に動作させるとと
もに、基板との拡散層容量を減少させ、さらに基板内の
キャリアの蓄積効果を除去することをその目的とする。
発明の構成及び作用
以下本発明の構成及び作用を実施例にもとづして詳細に
説明する。
説明する。
第１図は本発明のＭＯＢ ）ランジスタの構造でめる。
ソース、ドレイン、半導体基板が全てＰ形の場合を例に
して説明する。また、ソース、ドレイン領域は半導体基
板と比較して十分高濃度でめる。
して説明する。また、ソース、ドレイン領域は半導体基
板と比較して十分高濃度でめる。
１は半導体基板、２はソース領域、３はドレイン領域、
４はゲート領域、５はゲート絶縁膜である。
４はゲート領域、５はゲート絶縁膜である。
このトランジスタの動作を第２図から第５図で説明する
。第２図から第５図は、第１図Ａ−Ａ’に示すＳ４のゲ
ート絶縁膜界面近傍のエネルギーバンド図である。ドレ
イン領域３，８には電圧ＶＤ（ＶＤ〉０）を印加する。
。第２図から第５図は、第１図Ａ−Ａ’に示すＳ４のゲ
ート絶縁膜界面近傍のエネルギーバンド図である。ドレ
イン領域３，８には電圧ＶＤ（ＶＤ〉０）を印加する。
またゲート領域４に印加する電圧ｔ Ｖａとする。ソー
ス領域２．６の電位はＯＶとする。また以下の説明では
、ＭＯ８構造のフラットバンド電圧ＶＦＲについてはＶ
ＦＲ＝ ０とし、ゲート絶縁膜は可動電荷１．固定電荷
等のない理想的な絶縁膜とする。
ス領域２．６の電位はＯＶとする。また以下の説明では
、ＭＯ８構造のフラットバンド電圧ＶＦＲについてはＶ
ＦＲ＝ ０とし、ゲート絶縁膜は可動電荷１．固定電荷
等のない理想的な絶縁膜とする。
第２図は、Ｖ、＜Ｏの場合である。基板１の絶縁膜との
界面近傍（以下の説明では単に界面という）は正孔が蓄
積された状態となＦ）Ｓｉ界面は基板の奥側と比較して
より２厘化された状態となる。このためドレイン領域５
．８に存在する正孔１ｄ、、ＶＤの印加により界面を容
易に移動し、ソース領域２．６に達することが出来る。
界面近傍（以下の説明では単に界面という）は正孔が蓄
積された状態となＦ）Ｓｉ界面は基板の奥側と比較して
より２厘化された状態となる。このためドレイン領域５
．８に存在する正孔１ｄ、、ＶＤの印加により界面を容
易に移動し、ソース領域２．６に達することが出来る。
これにより素子轄導通状態（ＯＮ状態）となる。
第３図嬬、Ｖ（１＞ＶＤ＞ｏの場合である。この時に鉱
界面は、反転ある埴は空乏化された状態となる。
界面は、反転ある埴は空乏化された状態となる。
φＤ＞’１１となる状態となる。このためドレイン領域
３．８に存在する正孔が、ソース領域２．６に移動する
ためには、φ＝φゎのエネルギーをもつ障壁を越えなけ
ればならない。また界面には伝導に寄与する正孔が存在
しないため、ドレイン領域３，８からソース領域２．６
に達する正孔は殆んど存在しない。
３．８に存在する正孔が、ソース領域２．６に移動する
ためには、φ＝φゎのエネルギーをもつ障壁を越えなけ
ればならない。また界面には伝導に寄与する正孔が存在
しないため、ドレイン領域３，８からソース領域２．６
に達する正孔は殆んど存在しない。
この状態では素子鉱非導通状態（ＯＦＦ状態）となる。
第４図はｖＤ＞ｖＧ＞ｏの場合である。この時界面のソ
ース領域近傍でのエネルギー状態はφ、＞’ＪＬでるり
、界面のドレイン領域近傍でのエネルギー状態はφおく
身となる。φ８および幅はＶ。とＹＤとの関係で変化し
、その値はＭＯ８構造の理論により計算できる。ドレイ
ン領域３，８からソース領域２゜６に向う正孔に対する
障壁φは、第３図に示した場合よシ実効的に小さくなっ
ていることがわかる。
ース領域近傍でのエネルギー状態はφ、＞’ＪＬでるり
、界面のドレイン領域近傍でのエネルギー状態はφおく
身となる。φ８および幅はＶ。とＹＤとの関係で変化し
、その値はＭＯ８構造の理論により計算できる。ドレイ
ン領域３，８からソース領域２゜６に向う正孔に対する
障壁φは、第３図に示した場合よシ実効的に小さくなっ
ていることがわかる。
界面を蓄積状態とするゲート電圧として、それ以上のゲ
ート電圧の印加に対して光面電位が変化しないようなゲ
ート電圧ｙＴ ／が定義されると仮定すると、このトラ
ンジスタのＯＮ条件はＦＤ ＞ ＶＧ＋ ＦＴ’となる
。この時障壁の高さは、φζφ８ ＶＤで表ゎすことが
できる。藝まドレイン領域８がらソース領域６に向かう
正孔電流を熱電子放出型の電流であると仮定すると、電
流Ｉ＃−ｉ、、Ｉ −ｅｚｐ （−■）川Ｔ 式１．で与えられる。つまシトレイン電圧に対して非飽
和でるる。−は電子の電荷、に鉱ボルツマン定数、Ｔは
絶対温度である。以上説明したようにドレイン側の障壁
の高さはｖＧとｖＤとにより変化し、ゲート電流がＶＧ
とＶＤで制御できる。
ート電圧の印加に対して光面電位が変化しないようなゲ
ート電圧ｙＴ ／が定義されると仮定すると、このトラ
ンジスタのＯＮ条件はＦＤ ＞ ＶＧ＋ ＦＴ’となる
。この時障壁の高さは、φζφ８ ＶＤで表ゎすことが
できる。藝まドレイン領域８がらソース領域６に向かう
正孔電流を熱電子放出型の電流であると仮定すると、電
流Ｉ＃−ｉ、、Ｉ −ｅｚｐ （−■）川Ｔ 式１．で与えられる。つまシトレイン電圧に対して非飽
和でるる。−は電子の電荷、に鉱ボルツマン定数、Ｔは
絶対温度である。以上説明したようにドレイン側の障壁
の高さはｖＧとｖＤとにより変化し、ゲート電流がＶＧ
とＶＤで制御できる。
本素子の動作状態においてソース領域６の電位しＯＹで
１ハまたＶＤ−ＶＧ＞ｏでるるから素子のチャネル長、
ソース領域とドレイン領域の間隔に無関係に半導体基板
１のソース近傍の界面を、反転状態または空乏状態（−
８＞ｈ）とすることかでき、ドレイン近傍の界面を蓄積
状態（φ９くｈ）とすることができる。したがって従来
のＭＯＢ ）ランジスタのように、短チヤネル化に伴な
う電位の変化を考える必散がなく、チャネル長に無関係
にこ＞ ＋ｒｓＭｕ ＲＲＩ Ｊｂ ６１． 加ｗｐ
ｅ＊Ｊｘｕ−Ｊ、 −第５図は、ｖＤ＞ｖＧ＞ｏの場合
である。この場合障壁の高さφは、φ＝φ、−ＶＤ＜Ｏ
となシ、導通状態となる。特にこの場合ｔｌｉＶＤが大
きい壷よと、ドレイン領域８からソース領域６に向かう
正孔は増加し電流は１１’Ｄに対して飽和しなｉｏまた
ｖＤを高めていっても、素子に接合が存在しなｈため素
子耐圧に関する制限がない。また接合が存在しな−こと
によフ、基板内で発生するキャリアは、ポットキャリア
との衝突によって発生したキャリアもめるいはチャージ
ボンピングで発生した電荷も基板内に蓄積されることは
なｉｏ 以上で説明したように、界面を流れる電流に対しては第
６図に示すような二極真空管型の特性が得られることが
わかる。
１ハまたＶＤ−ＶＧ＞ｏでるるから素子のチャネル長、
ソース領域とドレイン領域の間隔に無関係に半導体基板
１のソース近傍の界面を、反転状態または空乏状態（−
８＞ｈ）とすることかでき、ドレイン近傍の界面を蓄積
状態（φ９くｈ）とすることができる。したがって従来
のＭＯＢ ）ランジスタのように、短チヤネル化に伴な
う電位の変化を考える必散がなく、チャネル長に無関係
にこ＞ ＋ｒｓＭｕ ＲＲＩ Ｊｂ ６１． 加ｗｐ
ｅ＊Ｊｘｕ−Ｊ、 −第５図は、ｖＤ＞ｖＧ＞ｏの場合
である。この場合障壁の高さφは、φ＝φ、−ＶＤ＜Ｏ
となシ、導通状態となる。特にこの場合ｔｌｉＶＤが大
きい壷よと、ドレイン領域８からソース領域６に向かう
正孔は増加し電流は１１’Ｄに対して飽和しなｉｏまた
ｖＤを高めていっても、素子に接合が存在しなｈため素
子耐圧に関する制限がない。また接合が存在しな−こと
によフ、基板内で発生するキャリアは、ポットキャリア
との衝突によって発生したキャリアもめるいはチャージ
ボンピングで発生した電荷も基板内に蓄積されることは
なｉｏ 以上で説明したように、界面を流れる電流に対しては第
６図に示すような二極真空管型の特性が得られることが
わかる。
しかしながら、通常の基板を室温で使用した場合には、
第１図に示す構造において、ドレイン領域３からノース
領域２に向う正孔の一部は第１図Ｂ’ −Ｂに示したよ
うな径路を流れる電流が存在することが知られている。
第１図に示す構造において、ドレイン領域３からノース
領域２に向う正孔の一部は第１図Ｂ’ −Ｂに示したよ
うな径路を流れる電流が存在することが知られている。
この電流を減らさなけれとは困難であシ、素子の漏れ電
流となる。第７図は第１図ｃ−ｃ’におけるエネルギー
ノ（ンド図である。９はゲート領域、１０はゲート絶縁
膜、１１は基板である。ゲート領域に印加する電圧ＶＧ
がｖＧ（０の場合を示してらる。いま基板１１の中に含
まれるアクセプタ型の不純物の濃度をＮＡ１価電子帯へ
の正孔のイオン化エネルギーをφ□とし、基板に含まれ
るドナー屋の不純物の濃度をＮＤとする。いま基板はＰ
型でｂｐＮ人〉ＮＤでおる。基板中に存在する正孔の濃
度は、温度が十分低い場合には、となる。Ｍｙは価電子
帯の状態密庭でるる。この式から予想できるように温度
が十分低い場合にはアクセプタ型不純物はイオン化せず
、正孔濃度は低くなシ、基板は絶縁物化する。このため
第１図Ｂ′−Ｅｔ流れる電流は無視できるほど小さくす
ることが出来る。式２かられかるようにＥ’−Ｂを流れ
る電流を減少させるためには、温度が低い＃電と、転が
大きい捻と有利でわる。また、温度が低く、φＡが大き
い場合においても、素子の漏れ電流を減少するのに有利
でめるだけで、第２図から第６図で説明した界面の正孔
の電流に対しては問題とならず、第２図から第６図で説
明した動作を得ることが出来る。素子の漏れ電流許容値
は適用する回路によっても変わるが、Ｂ’−Ｅ’ｒ流れ
る電流の伝導率として、例えば１０Ω−０ｍ以上にする
ためには、動作温度と不純物の選択によシ、式２におい
てＰが１０”ａｍ−’程度以下となるように選択すれば
よい。
流となる。第７図は第１図ｃ−ｃ’におけるエネルギー
ノ（ンド図である。９はゲート領域、１０はゲート絶縁
膜、１１は基板である。ゲート領域に印加する電圧ＶＧ
がｖＧ（０の場合を示してらる。いま基板１１の中に含
まれるアクセプタ型の不純物の濃度をＮＡ１価電子帯へ
の正孔のイオン化エネルギーをφ□とし、基板に含まれ
るドナー屋の不純物の濃度をＮＤとする。いま基板はＰ
型でｂｐＮ人〉ＮＤでおる。基板中に存在する正孔の濃
度は、温度が十分低い場合には、となる。Ｍｙは価電子
帯の状態密庭でるる。この式から予想できるように温度
が十分低い場合にはアクセプタ型不純物はイオン化せず
、正孔濃度は低くなシ、基板は絶縁物化する。このため
第１図Ｂ′−Ｅｔ流れる電流は無視できるほど小さくす
ることが出来る。式２かられかるようにＥ’−Ｂを流れ
る電流を減少させるためには、温度が低い＃電と、転が
大きい捻と有利でわる。また、温度が低く、φＡが大き
い場合においても、素子の漏れ電流を減少するのに有利
でめるだけで、第２図から第６図で説明した界面の正孔
の電流に対しては問題とならず、第２図から第６図で説
明した動作を得ることが出来る。素子の漏れ電流許容値
は適用する回路によっても変わるが、Ｂ’−Ｅ’ｒ流れ
る電流の伝導率として、例えば１０Ω−０ｍ以上にする
ためには、動作温度と不純物の選択によシ、式２におい
てＰが１０”ａｍ−’程度以下となるように選択すれば
よい。
第１図Ｂ’−Ｂを流れる電流を減少させる方法としてれ
、いわゆるキラー不純物を半導体基板１に導入しておく
ことも有効である。例えば、金の添加によシ基板の比抵
抗を室温においても１０Ω−〇ｓ以上にすることが出来
ることが知られている。キラー不純物としては、金の他
に、銅、白金、鉄。
、いわゆるキラー不純物を半導体基板１に導入しておく
ことも有効である。例えば、金の添加によシ基板の比抵
抗を室温においても１０Ω−〇ｓ以上にすることが出来
ることが知られている。キラー不純物としては、金の他
に、銅、白金、鉄。
ニッケル等のいわゆる重金属不純物がある。
第８図は、金を添加した界型基板に本発明を適用した場
合の実測値でめる。チャネル長りが５μ。
合の実測値でめる。チャネル長りが５μ。
チャネル幅Ｗが１５０ｊｌ＋酸化腰厚１ｏｏｏＸで６っ
て、電源の関係はｍ ｓ！！！基板であるためＶＢ＜０
ｙＶＧ（。
て、電源の関係はｍ ｓ！！！基板であるためＶＢ＜０
ｙＶＧ（。
である。室温におｉても二極真空管型の特性が実現でき
たことが示されている。
たことが示されている。
なおソースドレイン間隔りが１０μ、５．．５μ、チャ
ネル幅Ｗ１００μで三極真空管型の特性の実現が確認さ
れている。
ネル幅Ｗ１００μで三極真空管型の特性の実現が確認さ
れている。
本発明の素子の漏れ電流をさらに減少させるためには、
半導体基板１の厚さを薄くシ、第１図におけるＥ’−８
間の電流径路の抵抗値を増大させることが有効である。
半導体基板１の厚さを薄くシ、第１図におけるＥ’−８
間の電流径路の抵抗値を増大させることが有効である。
第９図は、その実施例である。
すなわち半導体基板１を絶縁物層１２の上に形成すれば
、Ｅ’−８間のひろがり抵抗値を高くすることができる
。またこの絶縁物層１２のかわりに、この層ハ゛半導体
基板１と異なる伝導型を示す半導体層でらってもよい。
、Ｅ’−８間のひろがり抵抗値を高くすることができる
。またこの絶縁物層１２のかわりに、この層ハ゛半導体
基板１と異なる伝導型を示す半導体層でらってもよい。
本発明の素子をこのように絶縁物層上に形成しても、半
導体基板１と、ソース領域２とドレイン領域３は、同−
伝導型でら９、その間に障壁は存在しないから基板中に
キャリアが蓄積されることはない。
導体基板１と、ソース領域２とドレイン領域３は、同−
伝導型でら９、その間に障壁は存在しないから基板中に
キャリアが蓄積されることはない。
に分離するためには、第１０図に示すように素子間分離
領域１３を絶縁物らるいは、半導体基板１と異なる導電
形の領域とすれば有効でおる。
領域１３を絶縁物らるいは、半導体基板１と異なる導電
形の領域とすれば有効でおる。
以上までに説明して来た非飽和型ＭＯ８）う／ジスタは
、第１図Ａ−Ａ’・間を流れる電流に注目して来た。こ
のためこの非飽和型ＭＯＳトランジスタは、表面効果素
子として考えて来た。一方この種の素子において、第１
０図の構造を実現し、なおかつ、１の半導体基板の厚さ
が、以下に述べる条件を満たす場合には、電流は表面層
のみに制限されることなく、基板内部を流れる電流に対
しても、非飽和型電流電圧特性を得ることができる。す
なわち第１１図において、１，２．５の各領域紘第１図
の場合と同様に対応し、これらは全てＰ形として説明す
る。２のソース領域の電位Ｖｓ（０電位とする）を３の
ドレイン領域の電位ｖＤに対して、４のゲート電極に十
分圧の電圧全印加すると、ゲート電極下の半導体基板１
ｔ−空乏層とすることができる。
、第１図Ａ−Ａ’・間を流れる電流に注目して来た。こ
のためこの非飽和型ＭＯＳトランジスタは、表面効果素
子として考えて来た。一方この種の素子において、第１
０図の構造を実現し、なおかつ、１の半導体基板の厚さ
が、以下に述べる条件を満たす場合には、電流は表面層
のみに制限されることなく、基板内部を流れる電流に対
しても、非飽和型電流電圧特性を得ることができる。す
なわち第１１図において、１，２．５の各領域紘第１図
の場合と同様に対応し、これらは全てＰ形として説明す
る。２のソース領域の電位Ｖｓ（０電位とする）を３の
ドレイン領域の電位ｖＤに対して、４のゲート電極に十
分圧の電圧全印加すると、ゲート電極下の半導体基板１
ｔ−空乏層とすることができる。
この時この空乏層の深さは、ＭＯＢ構造の理論によ／！
１． ｈｋ ｔａ セフ Ｊ、？ Ａ？ Ｌ ４１１
恒７ｒ（Ｊｌ ＋ｎ ＋Ｊ＋ ７Ｉｔｓ ホＹ７−が十
分高い場合には最大空乏層の深さｔｇｄは、基板と定ま
る。ε８は誘電率、にはボルツマン定数、７゛は絶対温
度、？＆ｉはイントリンシックキャリア濃度。
１． ｈｋ ｔａ セフ Ｊ、？ Ａ？ Ｌ ４１１
恒７ｒ（Ｊｌ ＋ｎ ＋Ｊ＋ ７Ｉｔｓ ホＹ７−が十
分高い場合には最大空乏層の深さｔｇｄは、基板と定ま
る。ε８は誘電率、にはボルツマン定数、７゛は絶対温
度、？＆ｉはイントリンシックキャリア濃度。
ｑは電子の電荷でおる。いまｚｄ′＞ｔ（半導体基板の
厚さ）であれは、１’Ｇがｖａ、ｖＤに対して十分圧で
られは、素子は非導通状態となる。Ｖａ＞＞０でら’）
ｓＶｎ″＞ｖＧの場合が第１１図に示されている。この
時には基板はソース領域２に近い部分のみ空乏層となる
。空乏層領域ヲ１４として示す。一方ドレイン領域５に
近い部分はｖＤ ＞ ｖＧでらるため空乏化されない。
厚さ）であれは、１’Ｇがｖａ、ｖＤに対して十分圧で
られは、素子は非導通状態となる。Ｖａ＞＞０でら’）
ｓＶｎ″＞ｖＧの場合が第１１図に示されている。この
時には基板はソース領域２に近い部分のみ空乏層となる
。空乏層領域ヲ１４として示す。一方ドレイン領域５に
近い部分はｖＤ ＞ ｖＧでらるため空乏化されない。
このため正孔の経路（第１１図中Ａ−Ａ’）のエネルギ
ーバンド図は、第５図と同様に表わすことができる。こ
の場合には、すでに第１図の樽造の動作を説明したよう
に導通状態でラシ、さらに非飽和型の特性が期待できる
。
ーバンド図は、第５図と同様に表わすことができる。こ
の場合には、すでに第１図の樽造の動作を説明したよう
に導通状態でラシ、さらに非飽和型の特性が期待できる
。
ＶＧとして十分負の電圧を印加した場合には、基板中に
空乏層は形成されなり。以上説明したように、半導体基
板１の層の厚さ客がｓｄに対して十分薄い場合には、表
面伝導であるかどうかにががゎ成はＳｏｌ基板を用いる
ことによっても実現できる。
空乏層は形成されなり。以上説明したように、半導体基
板１の層の厚さ客がｓｄに対して十分薄い場合には、表
面伝導であるかどうかにががゎ成はＳｏｌ基板を用いる
ことによっても実現できる。
発明の詳細
な説明したように、本発明の非飽和型ＭＯ８トランジス
タは、基板とソース領域、ドレイン領域に逆方向電圧を
印加しないため、ソース領域とドレイン領域の下に空間
電荷層が形成されない。このため、ソース領域、ドレイ
ン領域の拡散層容量を低減化することができ、ＬＳＩ化
した素子の寄生容慧が低減化され、高速動作が期待でき
る。
タは、基板とソース領域、ドレイン領域に逆方向電圧を
印加しないため、ソース領域とドレイン領域の下に空間
電荷層が形成されない。このため、ソース領域、ドレイ
ン領域の拡散層容量を低減化することができ、ＬＳＩ化
した素子の寄生容慧が低減化され、高速動作が期待でき
る。
さらに基板とソース領域、ドレイン領域が同じ伝導型で
あるため、それらの間に障壁が存在しないことから、基
板中のキャリアの蓄積が生ぜず、キング効果、チャージ
ボンピング効果があられれないという利点がある。
あるため、それらの間に障壁が存在しないことから、基
板中のキャリアの蓄積が生ぜず、キング効果、チャージ
ボンピング効果があられれないという利点がある。
第１図は本発明の素子惜造、第２図はｖＤ＞ｏ。
ｖａ＜ｏの場合の第１図Ａ−Ａ’間のエネルギーバンド
図、第５図はｖＧ＞ｖＤ＞ａの場合の第１図Ａ −Ａ’
間のエネルギーバンド図、第４図ｆｉ ＶＤ＞ Ｖａ
＞ ０の場合の第１図Ａ−Ａ’間のエネルギーバンド図
、第５図はＶＤ＞ＶＧ ＞ ０の場合の第１図Ａ−Ａ’
間のエネルギーバンド図、第６図は予想される素子特性
、第７図は第１図ｃ−ｃ’間のエネルギーバンド図でる
フＶａ ＜ Ｄ 、Ｍ ８図は基板中に金を添加し、ソ
ース領域、ドレイン領域、基板が％型の場合の非飽和型
ＭＯ８）ランジスタ特性の実測値、第９図は非飽和型Ｍ
Ｏ８）ランジスタを絶縁物層上に形成した実施例、第１
０図は非飽和型ＭＯ８）ランジスタに素子間分離を適用
した実施例、第１１図はバルク領域の伝導を利用した非
飽和ｆｉＭＱＳｌ−ランジスタの説明図。 １・・・半導体基板（基板）、２・・・ソース領域、５
°°°ドレイン領域、４・・・ゲート領域、５・・・ゲ
ート絶縁膜、６・・・ソース領域、７・・・基板の界面
、８・・・ドレイン領域、９・・・ゲート領域、ｉｏ・
・・ゲート絶縁膜、１１・・・半導体基板、１２・・・
絶縁物層または半導体基板１と異なる伝導型を示す半導
体層、１５・・・素子間分離領域、１４・・・空乏層領
域 特許出願人 日本電信電話公社 代理人弁理士玉蟲久五部 （外２名） 第３図 第４図 ■ ： ドレイン電、禿 ＶＤ、ドレイン電圧 ｖもケート電圧 ｖ□（ｖ） 第８図
図、第５図はｖＧ＞ｖＤ＞ａの場合の第１図Ａ −Ａ’
間のエネルギーバンド図、第４図ｆｉ ＶＤ＞ Ｖａ
＞ ０の場合の第１図Ａ−Ａ’間のエネルギーバンド図
、第５図はＶＤ＞ＶＧ ＞ ０の場合の第１図Ａ−Ａ’
間のエネルギーバンド図、第６図は予想される素子特性
、第７図は第１図ｃ−ｃ’間のエネルギーバンド図でる
フＶａ ＜ Ｄ 、Ｍ ８図は基板中に金を添加し、ソ
ース領域、ドレイン領域、基板が％型の場合の非飽和型
ＭＯ８）ランジスタ特性の実測値、第９図は非飽和型Ｍ
Ｏ８）ランジスタを絶縁物層上に形成した実施例、第１
０図は非飽和型ＭＯ８）ランジスタに素子間分離を適用
した実施例、第１１図はバルク領域の伝導を利用した非
飽和ｆｉＭＱＳｌ−ランジスタの説明図。 １・・・半導体基板（基板）、２・・・ソース領域、５
°°°ドレイン領域、４・・・ゲート領域、５・・・ゲ
ート絶縁膜、６・・・ソース領域、７・・・基板の界面
、８・・・ドレイン領域、９・・・ゲート領域、ｉｏ・
・・ゲート絶縁膜、１１・・・半導体基板、１２・・・
絶縁物層または半導体基板１と異なる伝導型を示す半導
体層、１５・・・素子間分離領域、１４・・・空乏層領
域 特許出願人 日本電信電話公社 代理人弁理士玉蟲久五部 （外２名） 第３図 第４図 ■ ： ドレイン電、禿 ＶＤ、ドレイン電圧 ｖもケート電圧 ｖ□（ｖ） 第８図
Claims (5)
- （１）半導体基板と、該半導体基板に形成されたソース
領域、ドレイン領域及びゲート絶縁膜と、該ゲート絶縁
膜上に設けられたゲート電極とから構成されるＭＯＢ型
半導体素子において、前記半導体基板の伝導製が前記ソ
ース領域及び前記ドレイン領域の伝導型と同一であり、
前記ソース領域と前記ドレイン領域間の前記ゲート絶縁
膜と前記半導体基板の界面近傍の半導体基板の電子状態
が空間的に反転状態または空乏状態から蓄積状態の範囲
で変化せしめられることによシ前記半導体基板中の多数
キャリアの半導体−絶縁物界面近傍の半導体中の走行が
制御せしめられることを特徴とする非飽和型ＭＯＳトラ
ンジスタ。 - （２）前記半導体基板に金、白金、銅、鉄、ニッケル等
のキラー不純物が添加されていることを特徴とする特許
請求の範囲第（１）項記載の非飽和型ＭＯ８）ランジス
タ。 - （３）前記半導体基板が、前記ＭＯ８型半導体素子が形
成されている側と反対側に前記半導体基板と異なる伝導
型を示す半導体層または絶縁体層を備えて４１７４成さ
れていることを特徴とする特許請求の範囲第（１）また
は（２）項記載の非飽和ｑＭＯＥｌ ）ラシジスタ。 - （４）半導体基板と、該半導体基板に形成されたソース
領域、ドレイン領域及びゲート絶縁膜と、該ゲート絶縁
膜上に設けられたゲート電極とから構成されるＭ（Ｍ型
子導体素子において、前記半導体基板の伝導型が前記ソ
ース領域及び前記ドレイン領域の伝導型と同一でメジ、
さらに該ＭＯ８型半導体素子周辺に、前記半導体基板と
異なる伝導ｍｔ示す半導体領域らるいは絶縁物領域から
なる分離領域が形成されており、前記ソース領域と前記
ドレイン領域間の前記ゲート絶縁膜と前記半導体基板の
界面近傍の半導体基板の電子状態が空間的に反転状態ま
たは空乏状態から蓄積状態の範囲で変化せしめられるこ
とにより前記半導体基板中の多数キャリアの半導体−絶
縁物界面近傍の半導体中の走行が制御せしめられること
を特徴とする非飽和ｆｆ１ＭＯｓトランジスタ。 - （５）半導体基板と、該半導体基板に形成されたソース
領域、ドレイン領域及びゲート絶縁膜と、該ゲート絶縁
膜上に設けられたゲート電極とから構成されるＭＯ８型
半導体素子にお−て、前記半導体基板の伝導型が前記ソ
ース領域及び前記ドレイン領域の伝導型と同一で６シ、
さらに該ＭＯＥｊ型半導体素子は前記半導体基板と異な
る伝導型の半導体層または絶縁物層によりて周辺部及び
下面がすべて分離されている構造でおって、さらに前記
半導体基板の前記ＭＱＳｉ半導体素子が形成されている
半導体層の厚さが該半導体基板濃度によって定まる最大
空乏層深さよシも薄く形成されており、前記ソース領域
と前記ドレイン領域間の前記ゲート絶縁膜と前記半導体
基板の界面近傍の半導体基板の電子状態が空間的に反転
状態または空乏状態から蓄積状態の範囲で変化せしめら
れることにより前記半導体基板中の多数キャリアの半導
体−絶縁物界面近傍の半導体中の走行が制御せしめられ
ることを特徴とする非飽和型ＭＯ８） 、ｉ’ンジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18871483A JPS6080280A (ja) | 1983-10-08 | 1983-10-08 | 非飽和型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18871483A JPS6080280A (ja) | 1983-10-08 | 1983-10-08 | 非飽和型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080280A true JPS6080280A (ja) | 1985-05-08 |
Family
ID=16228501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18871483A Pending JPS6080280A (ja) | 1983-10-08 | 1983-10-08 | 非飽和型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080280A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8820861B2 (en) | 2010-12-23 | 2014-09-02 | Lg Electronics Inc. | Laundry treating apparatus |
| US8936330B2 (en) | 2010-12-23 | 2015-01-20 | Lg Electronics Inc. | Laundry treating apparatus |
| JP2017055141A (ja) * | 2012-02-03 | 2017-03-16 | 株式会社半導体エネルギー研究所 | トランジスタ、半導体装置 |
-
1983
- 1983-10-08 JP JP18871483A patent/JPS6080280A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8820861B2 (en) | 2010-12-23 | 2014-09-02 | Lg Electronics Inc. | Laundry treating apparatus |
| US8936330B2 (en) | 2010-12-23 | 2015-01-20 | Lg Electronics Inc. | Laundry treating apparatus |
| US9458565B2 (en) | 2010-12-23 | 2016-10-04 | Lg Electronics Inc. | Laundry treating apparatus |
| JP2017055141A (ja) * | 2012-02-03 | 2017-03-16 | 株式会社半導体エネルギー研究所 | トランジスタ、半導体装置 |
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