WO2020121821A1 - 半導体素子および半導体素子の製造方法 - Google Patents

半導体素子および半導体素子の製造方法 Download PDF

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    • H01L29/66568—Lateral single gate silicon transistors

Definitions

  • MOS transistors with improved performance have been used in the MOS transistors used for imaging devices and the like.
  • a junction-type FET including a source impurity region, a channel formation impurity region, and a drain impurity region, and a gate impurity region and a gate electrode arranged adjacent to the surface side of the channel formation impurity region in this order are used.
  • the source impurity region, the channel forming impurity region, and the drain impurity region are formed to be n-type, and the channel forming impurity region is formed to be p-type.
  • the channel formation impurity region has an impurity concentration difference in the channel direction. This concentration difference is high on the source side and low on the drain side. Thereby, the mutual conductance gm can be improved.
  • the second semiconductor region may be arranged further adjacent to the source region and the drain region. ..
  • a third aspect of the present disclosure is a step of forming a first semiconductor region in which a source region, a channel forming region, and a drain region of the same conductivity type are arranged, and a third semiconductor region formed on the surface of the first semiconductor region.
  • FIG. 3 is a plan view showing a configuration example of a semiconductor element according to the first embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a configuration example of a semiconductor element according to the first embodiment of the present disclosure. It is a figure showing an example of a manufacturing method of a semiconductor device concerning a 1st embodiment of this indication. It is a figure showing an example of a manufacturing method of a semiconductor device concerning a 1st embodiment of this indication. It is a figure showing an example of a manufacturing method of a semiconductor device concerning a 1st embodiment of this indication.
  • FIG. 5 is a cross-sectional view showing a configuration example of a semiconductor element according to a second embodiment of the present disclosure.
  • the semiconductor substrate 101 is a semiconductor substrate on which the semiconductor element 100 is formed.
  • the semiconductor substrate 101 can be made of, for example, silicon (Si).
  • the semiconductor substrate 101 is an example of the first semiconductor substrate described in the claims. ..
  • the channel formation region 114 is a region formed in the first semiconductor region 110 and arranged between the source region 113 and the drain region 115.
  • a channel 171 which is a path for majority carriers is formed in the channel forming region 114.
  • the gate electrode 132 is adjacently arranged with the insulating film 140 interposed therebetween.
  • the source electrode 131 and the drain electrode 133 are electrodes that are arranged adjacent to the high-concentration impurity regions 111 and 122, respectively, and correspond to the source region 113 and the drain region 115.
  • the source electrode 131 and the drain electrode 133 can be made of, for example, aluminum (Al).
  • the gate electrode 132 is an electrode arranged adjacent to the channel formation region 114 via the insulating film 140. By applying a voltage to this gate electrode, the current flowing between the source region 113 and the drain region 115 can be controlled. Specifically, a depletion layer is formed in the channel formation region 114 by applying a negative voltage to the gate electrode 132 with respect to the source region 113 and the drain region 115. The depletion layer narrows the width of the channel 171, and the current flowing between the source region 113 and the drain region 115 can be controlled.
  • the depletion layer 151 When the gate voltage is not applied, the depletion layer 151 is not formed and the current flowing between the source region 113 and the drain region 115 becomes maximum.
  • the voltage applied to the gate electrode 132 When the voltage applied to the gate electrode 132 is increased, the depletion layer expands and the current flowing between the source region 113 and the drain region 115 decreases.
  • the dotted line in the figure represents an example of the depletion layer 151 formed in the channel formation region 114.
  • the depletion layer 151 in the figure represents an example in the case where a relatively high voltage is applied to the gate electrode. As shown in the figure, the depletion layer 151 is larger near the drain region 115 than near the source region 113.
  • the second semiconductor region 120 is a semiconductor region arranged on a surface different from the surface on which the gate electrode 132 of the first semiconductor region 110 is arranged.
  • the second semiconductor region 120 is a region formed adjacent to the channel forming region 114 and forming a depletion layer in the channel forming region 114.
  • the second semiconductor region 120 in the figure is configured to have a p-type which is a conductivity type different from that of the first semiconductor region 110. As a result, a pn junction is formed between the first semiconductor region 110 and the depletion layer 152.
  • the back electrode 134 is an electrode that is arranged adjacent to the second semiconductor region 120 and applies a voltage to the second semiconductor region 120.
  • the size of the depletion layer 152 can be adjusted by changing the voltage applied to the back electrode 134.
  • the back electrode 134 is applied with a voltage having a predetermined value.
  • the back surface of the semiconductor substrate 101 is ground to reduce the thickness.
  • the top and bottom of the thinned semiconductor substrate are inverted, and the resist 403 is arranged on the back surface.
  • an opening 404 is arranged in a region where the second semiconductor region 120 is formed (E in FIG. 4).
  • Impurities such as boron (B) are introduced using the resist 403 as a mask to form the second semiconductor region 120 (F in FIG. 4).
  • This step is an example of the step of forming the second semiconductor region described in the claims.
  • FIG. 6 is a cross-sectional view showing a configuration example of a semiconductor device according to the second embodiment of the present disclosure.
  • the semiconductor device 100 in the figure includes a first semiconductor region 116 and a second semiconductor region 121 in place of the first semiconductor region 110 and the second semiconductor region 120, and an electrode 135 in place of the back electrode 134. This is different from the semiconductor device 100 described with reference to FIG.
  • the distance from the back surface of the semiconductor substrate 101 to the end of the depletion layer is uniform in the vicinity of the source region 113 and the drain region 115.
  • the distance from the back surface of the semiconductor substrate 101 to the end of the depletion layer is set to different values in the vicinity of the source region 113 and the drain region 115. However, this differs from the first embodiment described above.
  • the second semiconductor region 123 is arranged adjacent to the first semiconductor region 117 in the semiconductor device 100 shown in FIG.
  • the second semiconductor region 123 is formed so that the distance (depth) from the back surface of the semiconductor substrate 101 is different in the source region 113 and the drain region 115.
  • the thickness (depth) of the second semiconductor region 123 is smaller in the vicinity of the drain region 115 than in the vicinity of the source region 113. Therefore, the depletion layer 154 between the first semiconductor region 117 and the second semiconductor region 123 has a shape different from that of the depletion layer 152 in FIG.
  • the distance from the back surface of the semiconductor substrate 101 to the end of the depletion layer 154 is shorter near the drain region 115 than near the source region 113.
  • the configuration of the semiconductor element 100 other than this is the same as the configuration of the semiconductor element 100 described in the first embodiment of the present disclosure, and thus the description thereof is omitted.
  • the second semiconductor region 124 which is a well region, is formed on the semiconductor substrate 101. This can be done, for example, by ion implantation. Also, for example, an epitaxial wafer having a predetermined impurity concentration can be applied.
  • a resist 406 is formed on the surface of the second semiconductor region 124.
  • the resist 406 has a thickness corresponding to the shape of the first semiconductor region 118. Specifically, the first semiconductor region 118 is formed to have a sloped surface on the surface thereof.
  • the resist 406 can be formed by controlling the thickness of the resist using a gradation mask, for example.
  • ion implantation of impurities is performed (A in FIG. 9). The arrow in the figure represents this ion implantation.
  • FIG. 11 is a diagram showing an example of another method for manufacturing a semiconductor element according to the fourth embodiment of the present disclosure.
  • the insulating film 140 and the gate electrode 132 are formed on the surface of the second semiconductor region 124, and the resist 408 is arranged.
  • this resist 408 an opening portion extending from the central portion of the gate electrode 132 to the vicinity of the drain region 115 is arranged.
  • impurities are ion-implanted. This ion implantation is performed a plurality of times by changing the angle.
  • Solid arrows in the figure represent ion implantation in a direction perpendicular to the surface of the semiconductor substrate 101.
  • the dotted line in the figure represents ion implantation at an angle of 30 degrees from the vertical direction.
  • the alternate long and short dash line in the figure represents ion implantation at an angle of 45 degrees from the vertical direction.
  • the gate electrode 132 can be used as a mask, and the second semiconductor regions 124 having different shapes can be formed in the vicinity of the source region 113 and the drain region 115. ..
  • FIG. 12 is a diagram showing an example of another method for manufacturing the semiconductor element according to the fourth embodiment of the present disclosure.
  • ion implantation is performed a plurality of times on the semiconductor substrate 101 on which the mask 409 is arranged (A to D in the figure).
  • the opening of the mask 409 is gradually reduced and the energy of ion implantation is increased.
  • the second semiconductor regions 124 having different shapes can be formed in the vicinity of the source region 113 and the drain region 115.
  • FIG. 13 is a sectional view showing a configuration example of a semiconductor element according to the fifth embodiment of the present disclosure.
  • the semiconductor device 100 in the figure is different from the semiconductor device 100 described with reference to FIG. 2 in that the second semiconductor region 125 is provided instead of the second semiconductor region 120.
  • the semiconductor device 100 uses the second semiconductor region 125 configured by the pinning region to separate the channel 171 from the interface on the back surface of the semiconductor substrate 101. be able to.
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor element according to the sixth embodiment of the present disclosure.
  • the semiconductor device 100 in the figure is different from the semiconductor device 100 described in FIG. 13 in that the second semiconductor region 126 is provided in place of the second semiconductor region 125.

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Abstract

半導体素子のノイズを低減する。　半導体素子は、第１の半導体領域、ゲート電極および第２の半導体領域を具備する。第１の半導体領域は、同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される。ゲート電極は、第１の半導体領域の表面に配置される絶縁膜を介してチャネル形成領域に隣接して配置される。第２の半導体領域は、ゲート電極が配置される面とは異なる面においてチャネル形成領域に隣接して配置されてチャネル形成領域に空乏層を形成する。

Description

半導体素子および半導体素子の製造方法
　本開示は、半導体素子および半導体素子の製造方法に関する。詳しくは、ＭＯＳトランジスタに構成される半導体素子および当該半導体素子の製造方法に関する。
　従来、撮像素子等に使用されるＭＯＳトランジスタにおいて、性能を向上させたＭＯＳトランジスタが使用されている。例えば、ソース不純物領域、チャネル形成不純物領域およびドレイン不純物領域を備え、チャネル形成不純物領域の表面側に隣接して配置されるゲート不純物領域およびゲート電極が順に配置される接合型のＦＥＴが使用されている（例えば、特許文献１参照。）。このＦＥＴにおいては、ソース不純物領域、チャネル形成不純物領域およびドレイン不純物領域がｎ型に構成され、チャネル形成不純物領域がｐ型に構成される。また、チャネル形成不純物領域は、チャネル方向に不純物濃度差を有する。この濃度差は、ソース側において高く、ドレイン側において低くなる。これにより、相互コンダクタンスｇｍを向上させることができる。
特開２００２－０４３３３２号公報
　上述の従来技術では、ゲートが配置されない側の半導体基板の表面近傍にチャネルが形成され、界面におけるトラップの影響を受けてノイズが増加するという問題がある。
　本開示は、上述した問題点に鑑みてなされたものであり、半導体素子のノイズを低減することを目的としている。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、上記第１の半導体領域の表面に配置される絶縁膜を介して上記チャネル形成領域に隣接して配置されるゲート電極と、上記ゲート電極が配置される面とは異なる面において上記チャネル形成領域に隣接して配置されて上記チャネル形成領域に空乏層を形成する第２の半導体領域とを具備する半導体素子である。
　また、この第１の態様において、上記第２の半導体領域は、上記第１の半導体領域とは異なる導電型に構成されてもよい。
　また、この第１の態様において、上記第２の半導体領域に隣接して配置される電極をさらに具備してもよい。
　また、この第１の態様において、上記第１の半導体領域は、半導体基板の表面に形成され、上記第２の半導体領域は、上記半導体基板の裏面に形成され、上記電極は、上記半導体基板の裏面に隣接して配置されてもよい。
　また、この第１の態様において、上記第２の半導体領域は、上記ソース領域および上記ドレイン領域にさらに隣接して配置されてもよい。　
　また、この第１の態様において、上記ソース領域、チャネル形成領域およびドレイン領域は、半導体基板から突出する領域に形成され、上記ゲート電極は、上記突出した上記チャネル形成領域の表面を囲繞する形状に構成されてもよい。
　また、この第１の態様において、上記第２の半導体領域は、上記ソース領域の近傍および上記ドレイン領域の近傍において異なる厚さに構成されてもよい。
　また、この第１の態様において、上記第１の半導体領域は、半導体基板の表面に形成され、上記第２の半導体領域は、上記半導体基板の裏面におけるトラップ準位をピニングするピニング層により構成されてもよい。
　また、この第１の態様において、上記第２の半導体領域は、上記ソース領域の近傍および上記ドレイン領域の近傍において異なる不純物濃度に構成されてもよい。
　また、本開示の第２の態様は、同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、上記第１の半導体領域の表面に配置される絶縁膜を介して上記チャネル形成領域に隣接して配置されるゲート電極と、上記ゲート電極が配置される面とは異なる面において上記チャネル形成領域に隣接して配置されて上記チャネル形成領域に空乏層を形成する第２の半導体領域とを具備する半導体素子が配置される第１の半導体基板と、上記第１の半導体基板が積層される第２の半導体基板とを具備する半導体素子である。
　また、本開示の第３の態様は、同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域を形成する工程と、上記第１の半導体領域の表面に形成される絶縁膜を介して上記チャネル形成領域に隣接して配置されるゲート電極を形成する工程と、上記ゲート電極が配置される面とは異なる面において上記チャネル形成領域に隣接して配置されて上記チャネル形成領域に空乏層を形成する第２の半導体領域を形成する工程とを具備する半導体素子の製造方法である。
　このような態様を採ることにより、第１の半導体領域におけるゲート電極が配置される面とは異なる面に空乏層が形成されるという作用をもたらす。チャネルの半導体基板の裏面からの離隔が想定される。
本開示の第１の実施の形態に係る半導体素子の構成例を示す平面図である。 本開示の第１の実施の形態に係る半導体素子の構成例を示す断面図である。 本開示の第１の実施の形態に係る半導体素子の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る半導体素子の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る半導体素子の製造方法の一例を示す図である。 本開示の第２の実施の形態に係る半導体素子の構成例を示す断面図である。 本開示の第３の実施の形態に係る半導体素子の構成例を示す断面図である。 本開示の第３の実施の形態に係る半導体素子の他の構成例を示す断面図である。 本開示の第４の実施の形態に係る半導体素子の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。 本開示の第５の実施の形態に係る半導体素子の構成例を示す断面図である。 本開示の第６の実施の形態に係る半導体素子の構成例を示す断面図である。 本開示の第７の実施の形態に係る半導体素子の構成例を示す平面図である。 本開示の第７の実施の形態に係る半導体素子の構成例を示す図である。 本技術が適用され得る撮像素子の構成例を示す図である。 本技術が適用され得る画素の構成例を示す図である。 本技術が適用され得る撮像素子の構成例を示す断面図である。
　次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
　１．第１の実施の形態
　２．第２の実施の形態
　３．第３の実施の形態
　４．第４の実施の形態
　５．第５の実施の形態
　６．第６の実施の形態
　７．第７の実施の形態
　８．撮像素子への応用例
　＜１．第１の実施の形態＞
　［半導体素子の構成］
　図１は、本開示の第１の実施の形態に係る半導体素子の構成例を示す平面図である。同図は、半導体素子１００の構成例を表す図である。同図の半導体素子１００は、半導体基板１０１に形成される。この半導体基板１０１には、第１の半導体領域１１０および第２の半導体領域１２０が形成される。また、半導体基板１０１の表面には、ソース電極１３１、ゲート電極１３２およびドレイン電極１３３が配置される。後述するように、ゲート電極１３２は、絶縁膜１４０を介して第１の半導体領域１１０に隣接して配置される。同図の半導体素子１００は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタに構成される。
　［半導体素子の断面の構成］
　図２は、本開示の第１の実施の形態に係る半導体素子の構成例を示す断面図である。同図の半導体素子１００は、半導体基板１０１と、第１の半導体領域１１０と、第２の半導体領域１２０と、高濃度不純物領域１１１および１１２と、絶縁膜１４０と、ソース電極１３１と、ドレイン電極１３３と、背面電極１３４とを備える。また、同図の半導体素子１００は、ゲート電極１３２をさらに備える。
　半導体基板１０１は、半導体素子１００が形成される半導体の基板である。この半導体基板１０１は、例えば、シリコン（Ｓｉ）により構成することができる。なお、半導体基板１０１は、請求の範囲に記載の第１の半導体基板の一例である。　
　第１の半導体領域１１０は、半導体素子１００のソース領域１１３、チャネル形成領域１１４およびドレイン領域１１５が形成される領域である。この第１の半導体領域１１０は、所定の不純物濃度に構成され、半導体素子１００の多数キャリアが存在する領域である。また、第１の半導体領域１１０は、単一の導電型に構成される。同図の第１の半導体領域１１０は、ｎ型の導電型に構成される例を表したものである。
　ソース領域１１３およびドレイン領域１１５は、第１の半導体領域１１０に形成される領域であり、それぞれ半導体素子１００のソースおよびドレインを構成する領域である。ソース領域１１３およびドレイン領域１１５は、それぞれ多数キャリアの供給および排出が行われる領域である。この多数キャリアが第１の半導体領域１１０を移動することにより、ソース領域１１３およびドレイン領域１１５の間に電流が流れる。
　チャネル形成領域１１４は、第１の半導体領域１１０に形成されるとともにソース領域１１３およびドレイン領域１１５の間に配置される領域である。このチャネル形成領域１１４に多数キャリアの通路であるチャネル１７１が形成される。また、チャネル形成領域１１４の近傍には、絶縁膜１４０を介してゲート電極１３２が隣接して配置される。
　高濃度不純物領域１１１および１１２は、第１の半導体領域１１０の表面近傍に形成される半導体領域である。この高濃度不純物領域１１１および１１２は、それぞれソース領域１１３およびドレイン領域１１５に配置され、第１の半導体領域１１０より高い不純物濃度の同じ導電型に構成される。これにより、高濃度不純物領域１１１および１１２は、後述するソース電極１３１およびドレイン電極１３３との間においてオーミック接合を構成する。
　ソース電極１３１およびドレイン電極１３３は、それぞれ高濃度不純物領域１１１および１２２に隣接して配置され、ソース領域１１３およびドレイン領域１１５に対応する電極である。このソース電極１３１およびドレイン電極１３３は、例えばアルミニウム（Ａｌ）により構成することができる。
　絶縁膜１４０は、半導体基板１０１の表面に形成される絶縁物の膜である。この絶縁膜１４０は、例えば、酸化シリコン（ＳｉＯ２）等の酸化物や窒化シリコン（ＳｉＮ）等の窒化物により構成することができる。なお、ゲート電極１３２の直下に形成される絶縁膜１４０は、ゲート酸化膜を構成する。
　ゲート電極１３２は、絶縁膜１４０を介してチャネル形成領域１１４に隣接して配置される電極である。このゲート電極に電圧を印加することにより、ソース領域１１３およびドレイン領域１１５の間を流れる電流の制御を行うことができる。具体的には、ソース領域１１３およびドレイン領域１１５に対して負極性の電圧をゲート電極１３２に印加することにより、チャネル形成領域１１４に空乏層が形成される。この空乏層によりチャネル１７１の幅が狭められ、ソース領域１１３およびドレイン領域１１５の間を流れる電流を制御することができる。
　ゲート電圧を印加しない場合には、空乏層１５１が形成されず、ソース領域１１３およびドレイン領域１１５の間を流れる電流は最大となる。ゲート電極１３２の印加電圧を高くすると空乏層が拡大し、ソース領域１１３およびドレイン領域１１５の間を流れる電流が減少する。同図の点線は、チャネル形成領域１１４に形成される空乏層１５１の例を表したものである。同図の空乏層１５１は、比較的高い電圧をゲート電極に印加した場合の例を表したものである。同図に表したように、空乏層１５１は、ソース領域１１３の近傍よりドレイン領域１１５の近傍の方が大きくなる。これは、チャネル形成領域１１４に存在する抵抗により、チャネル形成領域１１４を流れる電流に伴って生成される電位がソース領域１１３の近傍よりドレイン領域１１５の近傍の方が高くなるためである。ゲート電極１３２に入力信号を印加することにより空乏層を形成し、入力電圧に応じた電流をソース領域１１３およびドレイン領域１１５の間に流すことができる。
　第２の半導体領域１２０は、第１の半導体領域１１０のゲート電極１３２が配置される面とは異なる面に配置される半導体領域である。この第２の半導体領域１２０は、チャネル形成領域１１４に隣接して形成され、チャネル形成領域１１４に空乏層を形成する領域である。同図の第２の半導体領域１２０は、第１の半導体領域１１０とは異なる導電型であるｐ型に構成される。これにより、第１の半導体領域１１０との間においてｐｎ接合を形成し、空乏層１５２が形成される。
　背面電極１３４は、第２の半導体領域１２０に隣接して配置され、第２の半導体領域１２０に電圧を印加する電極である。背面電極１３４に印加する電圧を変更することにより、空乏層１５２の大きさを調整することができる。なお、背面電極１３４は、ゲート電極１３２とは異なり、所定の値の電圧が印加される。
　第２の半導体領域１２０を配置することにより、第１の半導体領域１１０の裏面に空乏層１５２を形成することができる。これにより、チャネル１７１を半導体基板１０１の裏面（第１の半導体領域１１０の端面）から離すことができる。半導体基板１０１の裏面の界面にはトラップが形成され、このトラップにチャネル１７１が近接すると、多数キャリアがトラップの影響を受けることとなる。具体的には、多数キャリアのトラップへの捕獲や再結合が発生して電流の揺らぎを生じ、ノイズが発生する。後述する撮像素子１に使用する半導体素子１００のように、半導体基板１０１を薄肉化した場合には、半導体基板１０１の裏面における界面のトラップの影響が顕著になる。そこで、第２の半導体領域１２０を配置して空乏層１５２を形成し、チャネル１７１を半導体基板１０１の端面から離隔させる。トラップの多数キャリアへの影響を軽減することができる。
　［半導体素子の製造方法］
　図３乃至５は、本開示の第１の実施の形態に係る半導体素子の製造方法の一例を示す図である。図３乃至５は、半導体素子１００の製造工程の一例を表す図である。まず、半導体基板１０１に第１の半導体領域１１０を形成する。これは、半導体基板１０１の表面にレジスト４０１を形成し、このレジスト４０１をマスクとしてリン（Ｐ）等の不純物を導入することにより行うことができる。なお、不純物の導入は、イオン打込みや熱拡散により行うことができる（図３におけるＡ）。当該工程は、請求の範囲に記載の第１の半導体領域を形成する工程の一例である。
　次に、半導体基板１０１の表面に絶縁膜１４０を形成し、ソース電極１３１およびドレイン電極１３３を配置する領域に開口部４０２を形成する（図３におけるＢ）。次に、絶縁膜１４０をマスクとしてＰ等の不純物を熱拡散により導入する。これにより、高濃度不純物領域１１１および１２２を形成することができる（図３におけるＣ）。なお、同図においては、便宜上、高濃度不純物領域１１１および１２２の形成の際に使用した絶縁膜を絶縁膜１４０として使用するが、当該絶縁膜を除去して膜厚等を調整した絶縁膜１４０を新たに形成することもできる。
　次に、半導体基板１０１の表面にＡｌ等の金属膜を形成し、エッチングを行うことにより、ソース電極１３１およびドレイン電極１３３ならびにゲート電極１３２を形成する（図４におけるＤ）。当該工程は、請求の範囲に記載のゲート電極を形成する工程の一例である。
　次に、半導体基板１０１の裏面を研削して薄肉化する。この薄肉化した半導体基板の天地を反転させて、裏面にレジスト４０３を配置する。このレジスト４０３には、第２の半導体領域１２０を形成する領域に開口部４０４が配置される（図４におけるＥ）。このレジスト４０３をマスクとしてホウ素（Ｂ）等の不純物を導入し、第２の半導体領域１２０を形成する（図４におけるＦ）。当該工程は、請求の範囲に記載の第２の半導体領域を形成する工程の一例である。
　次に、レジスト４０３を除去し、背面電極１３４を形成する。これは、半導体基板１０１の裏面に金属膜を形成してエッチングすることにより行うことができる。以上の工程により、半導体素子１００を製造することができる。
　以上説明したように、本開示の第１の実施の形態の半導体素子１００は、第１の半導体領域１１０の端部である半導体基板１０１の裏面に第２の半導体領域１２０を配置することにより、半導体基板１０１の裏面の界面からチャネル１７１を離隔する。これにより、半導体基板１０１の裏面の界面におけるトラップの影響を軽減することができ、ノイズを低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態の半導体素子１００は、半導体基板１０１の裏面に第２の半導体領域１２０を形成していた。これに対し、本開示の第２の実施の形態の半導体素子１００は、半導体基板１０１のウェル領域を第２の半導体領域として使用する点で、上述の第１の実施の形態と異なる。
　［半導体素子の断面の構成］
　図６は、本開示の第２の実施の形態に係る半導体素子の構成例を示す断面図である。同図の半導体素子１００は、第１の半導体領域１１０および第２の半導体領域１２０の代わりに第１の半導体領域１１６および第２の半導体領域１２１を備え、背面電極１３４の代わりに電極１３５を備える点で、図１において説明した半導体素子１００と異なる。
　同図の第２の半導体領域１２１は、半導体基板１０１に形成されたウェル領域に該当する。この第２の半導体領域１２１に第１の半導体領域１１６が形成される。第１の半導体領域１１６および第２の半導体領域１２１の間には、空乏層１５３が形成される。この空乏層１５３により、半導体基板１０１の裏面の端面からチャネル１７１が離隔される。このように、ウェル領域を第２の半導体領域１２１として使用することにより、第２の半導体領域１２１の製造工程を簡略化することができる。また、同図に表したように、第２の半導体領域１２１は、チャネル形成領域１１４に加えてソース領域１１３およびドレイン領域１１５に隣接して配置される。このため、ソース領域１１３およびドレイン領域１１５を隣接する他の半導体素子から分離することができる。
　同図の電極１３５は、いわゆるウェルコンタクトを構成し、第２の半導体領域１２１と接続するための電極である。なお、第１の半導体領域１２１および電極１３５の間には、高濃度不純物領域１２２が配置される。
　これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第２の実施の形態の半導体素子１００は、半導体基板１０１に形成されたウェル領域を第２の半導体領域として使用することにより、半導体基板１０１の裏面の界面からチャネル１７１を離隔する。これにより、第２の半導体領域１２１の製造工程を簡略化するとともに半導体素子１００を隣接する他の半導体素子から分離することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態の半導体素子１００は、半導体基板１０１の裏面から空乏層端部までの距離がソース領域１１３およびドレイン領域１１５の近傍において一様に構成されていた。これに対し、本開示の第３の実施の形態の半導体素子１００は、半導体基板１０１の裏面から空乏層端部までの距離がソース領域１１３およびドレイン領域１１５の近傍において異なる値に構成される点で、上述の第１の実施の形態と異なる。
　［半導体素子の断面の構成］
　図７は、本開示の第３の実施の形態に係る半導体素子の構成例を示す断面図である。同図の半導体素子１００は、第１の半導体領域１１０および第２の半導体領域１２０の代わりに第１の半導体領域１１７および第２の半導体領域１２３を備える点で、図１において説明した半導体素子１００と異なる。
　同図の半導体素子１００における第１の半導体領域１１７には、第２の半導体領域１２３が隣接して配置される。この第２の半導体領域１２３は、半導体基板１０１の裏面からの距離（深さ）がソース領域１１３およびドレイン領域１１５において異なる値に形成される。具体的には、第２の半導体領域１２３の厚さ（深さ）は、ソース領域１１３の近傍よりドレイン領域１１５の近傍の方が小さくなるように構成される。このため、第１の半導体領域１１７および第２の半導体領域１２３の間の空乏層１５４は、図２における空乏層１５２と異なる形状に構成される。具体的には、半導体基板１０１の裏面から空乏層１５４の端部までの距離が、ソース領域１１３の近傍よりドレイン領域１１５の近傍の方が短くなる。
　同図は、図２と同様にゲート電極１３２に比較的高い電圧を印加した場合の例を表したものであり、チャネル形成領域１１４に空乏層１５１が形成された状態を表す。図２において前述したように、空乏層１５１は、ソース領域１１３近傍よりドレイン領域１１５近傍の方が厚い形状となる。このため、チャネル１７１は、ドレイン領域１１５の近傍において狭くなり、ゲートとドレインとの間の動作マージンが小さくなる。一方、ソース領域１１３においては、空乏層１５１が薄いため、ソース側の電圧が変化した際のチャネル１７１の電流変化量が大きくなり、ドレイン電流に対するソース電圧の変化の影響が大きくなる。
　これに対し、同図のように空乏層１５４の端部の形状を変化させることにより、チャネル１７１の幅をソース領域１１３およびドレイン領域１１５の近傍において略等しくすることができる。これにより、ソースおよびドレインに印加される電圧の影響を等しくすることができる。また、空乏層１５４の端部の形状を調整することにより、ソースおよびドレインに印加される電圧の影響を調整することができる。
　［半導体素子の断面の他の構成］
　図８は、本開示の第３の実施の形態に係る半導体素子の他の構成例を示す断面図である。同図は、図６において説明した半導体素子１００における第２の半導体領域１２１の代わりに第２の半導体領域１２４を配置する例を表した図である。同図において第１の半導体領域１１８には、第２の半導体領域１２４が隣接して配置される。この第２の半導体領域１２４の厚さは、ソース領域１１３の近傍よりドレイン領域１１５の近傍の方が薄くなるように構成される。これにより、チャネル１７１の幅をソース領域１１３およびドレイン領域１１５の近傍において略等しくすることができる。
　これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第３の実施の形態の半導体素子１００は、半導体基板１０１の裏面から空乏層１５４および１５５の端部までの距離を、ソース領域１１３の近傍およびドレイン領域１１５の近傍において調整する。これにより、所望の特性の半導体素子１００を構成することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態の半導体素子１００は、半導体基板１０１の裏面から空乏層までの距離がソース領域１１３およびドレイン領域１１５の近傍において異なる値に構成されていた。この半導体素子１００の製造方法について、第４の実施の形態において提案する。
　［半導体素子の製造方法］
　図９は、本開示の第４の実施の形態に係る半導体素子の製造方法の一例を示す図である。同図は、図８において説明した半導体素子１００における第２の半導体領域１２４に第１の半導体領域１１８を形成する工程を表した図である。
　まず、半導体基板１０１にウェル領域である第２の半導体領域１２４を形成する。これは、例えば、イオン打込みにより行うことができる。また、例えば、所定の不純物濃度に構成されたエピタキシャルウェハを適用することもできる。この第２の半導体領域１２４の表面にレジスト４０６を形成する。このレジスト４０６は、第１の半導体領域１１８の形状に応じた厚さに構成される。具体的には、第１の半導体領域１１８を形成する領域の表面に傾斜が形成された形状に構成される。このレジスト４０６は、例えば、階調マスクを使用してレジストの厚さを制御することにより形成することができる。次に、不純物のイオン打込みを行う（図９におけるＡ）。なお、同図の矢印は、このイオン打込みを表す。
　この際、不純物イオンの半導体基板１０１への導入深さは、レジスト４０６の厚さに応じて変化する。このため、異なる深さの第１の半導体領域１１８を形成することができる（同図におけるＢ）。これにより、ソース領域１１３およびドレイン領域１１５の近傍において異なる形状の第２の半導体領域１２４を形成することができる。
　［半導体素子の他の製造方法］
　図１０は、本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。同図においては、第１の半導体領域１１８を形成する領域に開口部を有するレジスト４０７を半導体基板１０１の表面に配置し、斜め方向から不純物のイオン打込みを行う。これにより、ソース領域１１３およびドレイン領域１１５の近傍において異なる形状の第２の半導体領域１２４を形成する。
　図１１は、本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。同図においては、第２の半導体領域１２４の表面に絶縁膜１４０およびゲート電極１３２を形成し、レジスト４０８を配置する。このレジスト４０８には、ゲート電極１３２の中央部からドレイン領域１１５の近傍におよぶ開口部が配置される。次に、不純物のイオン打込みを行う。このイオン打込みは、角度を変えて複数回行う。同図の実線の矢印は、半導体基板１０１の表面に対して垂直な方向のイオン打込みを表す。同図の点線は、垂直な方向から３０度の角度のイオン打込みを表す。同図の１点鎖線は、垂直な方向から４５度の角度のイオン打込みを表す。このように、異なる角度のイオン打込みを行うことによりゲート電極１３２をマスクとして使用することができ、ソース領域１１３およびドレイン領域１１５の近傍において異なる形状の第２の半導体領域１２４を形成することができる。
　図１２は、本開示の第４の実施の形態に係る半導体素子の他の製造方法の一例を示す図である。同図においては、マスク４０９を配置した半導体基板１０１に対して複数回のイオン打込みを行う（同図におけるＡ乃至Ｄ）。この際、マスク４０９の開口部を徐々に小さくするとともにイオン打込みのエネルギーを増加させる。これにより、ソース領域１１３およびドレイン領域１１５の近傍において異なる形状の第２の半導体領域１２４を形成することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態の半導体素子１００は、第１の半導体領域１１０とは異なる導電型の第２の半導体領域１２０を使用していた。これに対し、本開示の第５の実施の形態の半導体素子１００は、第１の半導体領域１１０の裏面に形成されたピニング領域を第２の半導体領域として使用する点で、上述の第１の実施の形態と異なる。
　［半導体素子の断面の構成］
　図１３は、本開示の第５の実施の形態に係る半導体素子の構成例を示す断面図である。同図の半導体素子１００は、第２の半導体領域１２０の代わりに第２の半導体領域１２５を備える点で、図２において説明した半導体素子１００と異なる。
　同図の第２の半導体領域１２５は、半導体基板の裏面に形成されたピニング領域である。ここでピニング領域とは、半導体基板界面のトラップ準位を終端する不純物、例えば、ハフニウム（Ｈｆ）が導入された領域である。この導入されたＨｆにより、トラップ準位が終端される結果、正電荷に帯電した領域が形成され、第１の半導体領域１１０との間に空乏層１５６が形成される。なお、Ｈｆの導入は、イオン打込みにより行うことができる。
　これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第５の実施の形態の半導体素子１００は、ピニング領域により構成された第２の半導体領域１２５を使用して半導体基板１０１の裏面の界面からチャネル１７１を離隔することができる。
　＜６．第６の実施の形態＞
　上述の第５の実施の形態の半導体素子１００は、第１の半導体領域１１０の裏面に形成されたピニング領域を第２の半導体領域１２６として使用していた。これに対し、本開示の第６の実施の形態の半導体素子１００は、半導体基板１０１の裏面から空乏層までの距離がソース領域１１３およびドレイン領域１１５の近傍において異なる値に構成される点で、上述の第５の実施の形態と異なる。
　［半導体素子の断面の構成］
　図１４は、本開示の第６の実施の形態に係る半導体素子の構成例を示す断面図である。同図の半導体素子１００は、第２の半導体領域１２５の代わりに第２の半導体領域１２６を備える点で、図１３において説明した半導体素子１００と異なる。
　同図の第２の半導体領域１２６は、ソース領域１１３およびドレイン領域１１５の近傍において異なる濃度のＨｆが導入される点で、図１３において説明した半導体素子１００と異なる。具体的には、Ｈｆは、ソース領域１１３の近傍よりドレイン領域１１５近傍の方が低い濃度に導入される。同図においては、第２の半導体領域１２６に付されたハッチングの密度により、濃度の差を表した。これにより、ソース領域１１３の近傍における空乏層１５７の厚さを厚くすることができる。
　これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第５の実施の形態の半導体素子１００は、不純物濃度を調整したピニング領域による第２の半導体領域１２６を使用し、半導体基板１０１の裏面から空乏層１５７の端部までの距離を調整することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態の半導体素子１００は、半導体基板１０１の内部に形成された第１の半導体領域１１０を使用していた。これに対し、本開示の第７の実施の形態の半導体素子１００は、半導体基板１０１の表面から突出した第１の半導体領域を使用する点で、上述の第１の実施の形態と異なる。
　［半導体素子の構成］
　図１５は、本開示の第７の実施の形態に係る半導体素子の構成例を示す平面図である。同図の半導体素子１００は、半導体基板１０１の表面に第１の半導体領域１６０が突出して形成され、ゲート電極１３２の代わりにゲート電極１３６を備える点で、図１において説明した半導体素子１００と異なる。
　［半導体素子の側面および断面の構成］
　図１６は、本開示の第７の実施の形態に係る半導体素子の構成例を示す図である。同図におけるＡは半導体素子１００の側面の構成を表し、同図におけるＢは半導体素子１００の断面の構成を表す。
　同図におけるＡにおいて、半導体基板１０１から突出して形成された第１の半導体領域１６０に、ソース領域１６３、チャネル形成領域１６４およびドレイン領域１６５が隣接して配置される。また、ケート電極１３６は、チャネル形成領域１６４を囲繞する形状に構成される。また、第２の半導体領域１２７が、第１の半導体領域１６０の内部に配置される。
　同図におけるＢは、図１５におけるａ－ａ’線に沿った半導体素子１００の断面図である。同図に表したように、ゲート電極１３６は、絶縁膜１４２を介して第１の半導体領域１６０のチャネル形成領域１６４に隣接して配置される。また、第２の半導体領域１２７は、第１の半導体領域１６０の底部に配置される。この第２の半導体領域１２７および第１の半導体領域１６０の間に空乏層１５６が形成される。同図のチャネル１７２は、チャネル形成領域１６４に形成され、多数キャリアが流れる方向は、紙面に対して垂直な方向となる。
　これ以外の半導体素子１００の構成は本開示の第１の実施の形態において説明した半導体素子１００の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第７の実施の形態の半導体素子１００は、半導体基板１０１から突出した形状の第１の半導体領域１６０において、半導体基板１０１の裏面の界面におけるトラップの影響を軽減することができる。
　＜８．撮像素子への応用例＞
　本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子に使用されてもよい。
　［撮像素子の構成］
　図１７は、本技術が適用され得る撮像素子の構成例を示す図である。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
　画素アレイ部１０は、画素２００が２次元格子状に配置されて構成されたものである。ここで、画素２００は、照射された光に応じた画像信号を生成するものである。この画素２００は、照射された光に応じた電荷を生成する光電変換部を有する。また画素２００は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線１１および１２がＸＹマトリクス状に配置される。信号線１１は、画素２００における画素回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素２００に対して共通に配線される。信号線１２は、画素２００の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素２００に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。
　垂直駆動部２０は、画素２００の画素回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線１１を介して画素２００に伝達する。カラム信号処理部３０は、画素２００により生成された画像信号を処理するものである。このカラム信号処理部３０は、同図の信号線１２を介して画素２００から伝達された画像信号の処理を行う。カラム信号処理部３０における処理には、例えば、画素２００において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３０により処理された画像信号は、撮像素子１の画像信号として出力される。制御部４０は、撮像素子１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３０を制御する制御信号を生成して出力することにより、撮像素子１の制御を行う。制御部４０により生成された制御信号は、信号線４１および４２により垂直駆動部２０およびカラム信号処理部３０に対してそれぞれ伝達される。
　［画素の構成］
　図１８は、本技術が適用され得る画素の構成例を示す図である。同図は、画素２００の構成例を表す回路図である。同図の画素２００は、光電変換部２０１と、電荷保持部２０２と、ＭＯＳトランジスタ２０３乃至２０６とを備える。
　光電変換部２０１のアノードは接地され、カソードはＭＯＳトランジスタ２０３のソースに接続される。ＭＯＳトランジスタ２０３のドレインは、ＭＯＳトランジスタ２０４のソース、ＭＯＳトランジスタ２０５のゲートおよび電荷保持部２０２の一端に接続される。電荷保持部２０２の他の一端は、接地される。ＭＯＳトランジスタ２０４および２０５のドレインは電源線Ｖｄｄに共通に接続され、ＭＯＳトランジスタ２０５のソースはＭＯＳトランジスタ２０６のドレインに接続される。ＭＯＳトランジスタ２０６のソースは、信号線１２に接続される。ＭＯＳトランジスタ２０３、２０４および２０６のゲートは、それぞれ転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬに接続される。なお、転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬは、信号線１１を構成する。なお、信号線１２は、カラム信号処理部３０に配置される定電流源３１に接続される。
　光電変換部２０１は、前述のように照射された光に応じた電荷を生成するものである。この光電変換部２０１には、フォトダイオードを使用することができる。また、電荷保持部２０２およびＭＯＳトランジスタ２０３乃至２０６は、画素回路を構成する。
　ＭＯＳトランジスタ２０３は、光電変換部２０１の光電変換により生成された電荷を電荷保持部２０２に転送するトランジスタである。ＭＯＳトランジスタ２０３における電荷の転送は、転送信号線ＴＲにより伝達される信号により制御される。電荷保持部２０２は、ＭＯＳトランジスタ２０３により転送された電荷を保持するキャパシタである。ＭＯＳトランジスタ２０５は、電荷保持部２０２に保持された電荷に基づく信号を生成するトランジスタである。ＭＯＳトランジスタ２０６は、ＭＯＳトランジスタ２０５により生成された信号を画像信号として信号線１２に出力するトランジスタである。このＭＯＳトランジスタ２０６は、選択信号線ＳＥＬにより伝達される信号により制御される。
　ＭＯＳトランジスタ２０４は、電荷保持部２０２に保持された電荷を電源線Ｖｄｄに排出することにより電荷保持部２０２をリセットするトランジスタである。このＭＯＳトランジスタ２０４によるリセットは、リセット信号線ＲＳＴにより伝達される信号により制御され、ＭＯＳトランジスタ２０３による電荷の転送の前に実行される。なお、このリセットの際、ＭＯＳトランジスタ２０３を導通させることにより、光電変換部２０１のリセットも行うことができる。このように、画素回路は、光電変換部２０１により生成された電荷を画像信号に変換する。
　ＭＯＳトランジスタ２０６のソースは、信号線１２を介して定電流源３１に接続される。この定電流源３１は、ＭＯＳトランジスタ２０５の定電流負荷を構成する。すなわち、ＭＯＳトランジスタ２０５は、ＭＯＳトランジスタ２０６を介したソースフォロワ回路を構成する。図１および２ならびに図６において説明した半導体素子１００は、画素２００のＭＯＳトランジスタに適用することができる。また、ＭＯＳトランジスタ２０５には、図７において説明した半導体素子１００を使用すると好適である。ソースに接続された定電流負荷の電圧の変動の影響を軽減することができるためである。
　［撮像素子の断面の構成］
　図１９は、本技術が適用され得る撮像素子の構成例を示す断面図である。同図は、撮像素子１の構成例を表す断面図である。同図の撮像素子１は、２つの半導体基板が積層されて構成される例を表したものである。具体的には、同図の撮像素子１は、半導体基板２２０と半導体素子１００を構成する半導体基板１０１とが積層されて構成される。半導体基板２２０には、光電変換部２０１、ＭＯＳトランジスタ２０３および電荷保持部２０２が配置される。半導体基板１０１には、ＭＯＳトランジスタ２０４乃至２０６が配置される。同図には、ＭＯＳトランジスタ２０５を例として記載した。このＭＯＳトランジスタ２０５には、図６において説明した半導体素子１００を適用することができる。
　半導体基板２２０には、ｎ型半導体領域２２１および２２２が配置される。便宜上、半導体基板２２０は、ｐ型のウェル領域に構成されるものと想定する。光電変換部２０１は、ｎ型半導体領域２２１およびｎ型半導体領域２２１の周囲のｐ型の半導体基板２２０により構成される。このｎ型半導体領域２２１およびｐ型の半導体基板２２０の界面のｐｎ接合によりフォトダイオードが構成され、光電変換が行われる。ｎ型半導体領域２２２は、フローティングディフュージョンを構成し、光電変換部２０１により生成された電荷を保持する。ＭＯＳトランジスタ２０３は、ｎ型半導体領域２２１および２２２をソースおよびドレインとし、ｎ型半導体領域２２１および２２２の間のウェル領域をチャネル形成領域とするＭＯＳトランジスタである。半導体基板２２０には、絶縁膜２３１を介してＭＯＳトランジスタ２０３のゲート電極２３２が形成される。
　半導体基板２２０の表面には、配線領域２４０が配置される。この配線領域２４０には、画素２００の回路を構成する配線と当該配線を絶縁する絶縁層２４１とが配置される。また、配線領域２４０には、ＭＯＳトランジスタ２０５等が配置される。このＭＯＳトランジスタ２０５等と半導体基板２２０に配置された電荷保持部２２２等との間は、配線２４２および２４３ならびにビアプラグ２４５乃至２４８により接続される。また、半導体基板２２０には、電極２３３が配置される。この電極２３３は、ウェルコンタクトを構成する。なお、半導体基板２２０は、請求の範囲に記載の第２の半導体基板の一例である。
　電荷保持部２２２を構成するｎ型半導体領域２２２とＭＯＳトランジスタ２０５のゲート電極１３２とは、ビアプラグ２４５、配線２４２およびビアプラグ２４６により接続される。なお、ＭＯＳトランジスタ２０３のゲート、ＭＯＳトランジスタ２０５のソースおよびドレインの配線については、略記した。なお、半導体基板２２０のウェルコンタクトおよびＭＯＳトランジスタ２０５を構成する半導体基板１０１のウェルコンタクトは相互に接続される。具体的には、電極２３３および電極１３５が配線２４３ならびにビアプラグ２４７および２４８により接続される。
　半導体基板２２０の裏面には、保護膜２５１、カラーフィルタ２５２およびオンチップレンズ２５３が順に形成される。
　同図の撮像素子１に配置されるＭＯＳトランジスタ２０５のように、他の半導体基板２２０に積層される素子においては、半導体基板を研削して薄肉化した素子が使用される。撮像素子１を低背化するためである。このようなＭＯＳトランジスタ２０５に本開示の半導体素子１００を適用することにより、半導体基板１０１の裏面の界面におけるトラップの影響を軽減することができ、撮像素子１のノイズを低減することができる。
　最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
　また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　なお、本技術は以下のような構成もとることができる。
（１）同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、
　前記第１の半導体領域の表面に配置される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極と、
　前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域と
を具備する半導体素子。
（２）前記第２の半導体領域は、前記第１の半導体領域とは異なる導電型に構成される前記（１）に記載の半導体素子。
（３）前記第２の半導体領域に隣接して配置される電極をさらに具備する前記（２）に記載の半導体素子。
（４）前記第１の半導体領域は、半導体基板の表面に形成され、
　前記第２の半導体領域は、前記半導体基板の裏面に形成され、
　前記電極は、前記半導体基板の裏面に隣接して配置される前記（３）に記載の半導体素子。
（５）前記第２の半導体領域は、前記ソース領域および前記ドレイン領域にさらに隣接して配置される前記（１）に記載の半導体素子。
（６）前記ソース領域、チャネル形成領域およびドレイン領域は、半導体基板から突出する領域に形成され、
　前記ゲート電極は、前記突出した前記チャネル形成領域の表面を囲繞する形状に構成される
前記（１）に記載の半導体素子。
（７）前記第２の半導体領域は、前記ソース領域の近傍および前記ドレイン領域の近傍において異なる厚さに構成される前記（１）に記載の半導体素子。
（８）前記第１の半導体領域は、半導体基板の表面に形成され、
　前記第２の半導体領域は、前記半導体基板の裏面におけるトラップ準位をピニングするピニング層により構成される
前記（１）に記載の半導体素子。
（９）前記第２の半導体領域は、前記ソース領域の近傍および前記ドレイン領域の近傍において異なる不純物濃度に構成される前記（８）に記載の半導体素子。
（１０）同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、前記第１の半導体領域の表面に配置される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極と、前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域とを具備する半導体素子が配置される第１の半導体基板と、
　前記第１の半導体基板が積層される第２の半導体基板と
を具備する半導体素子。
（１１）同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域を形成する工程と、
　前記第１の半導体領域の表面に形成される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極を形成する工程と、
　前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域を形成する工程と
を具備する半導体素子の製造方法。
　１　撮像素子
　３０　カラム信号処理部
　３１　定電流源
　１００　半導体素子
　１０１、２２０　半導体基板
　１１０、１１６～１１８、１６０　第１の半導体領域
　１１３、１６３　ソース領域
　１１４、１６４　チャネル形成領域
　１１５、１６５　ドレイン領域
　１２０～１２７　第２の半導体領域
　１３１　ソース電極
　１３２、１３６　ゲート電極
　１３３　ドレイン電極
　１３４　背面電極
　１４０～１４２　絶縁膜
　１５１～１５７　空乏層
　１７１、１７２　チャネル
　２００　画素　
　２０３～２０６　ＭＯＳトランジスタ

Claims (11)

  1. 　同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、
    　前記第１の半導体領域の表面に配置される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極と、
    　前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域と
    を具備する半導体素子。
  2. 　前記第２の半導体領域は、前記第１の半導体領域とは異なる導電型に構成される請求項１記載の半導体素子。
  3. 　前記第２の半導体領域に隣接して配置される電極をさらに具備する請求項２記載の半導体素子。
  4. 　前記第１の半導体領域は、半導体基板の表面に形成され、
    　前記第２の半導体領域は、前記半導体基板の裏面に形成され、
    　前記電極は、前記半導体基板の裏面に隣接して配置される
    請求項３記載の半導体素子。
  5. 　前記第２の半導体領域は、前記ソース領域および前記ドレイン領域にさらに隣接して配置される請求項１記載の半導体素子。
  6. 　前記ソース領域、チャネル形成領域およびドレイン領域は、半導体基板から突出する領域に形成され、
    　前記ゲート電極は、前記突出した前記チャネル形成領域の表面を囲繞する形状に構成される
    請求項１記載の半導体素子。
  7. 　前記第２の半導体領域は、前記ソース領域の近傍および前記ドレイン領域の近傍において異なる厚さに構成される請求項１記載の半導体素子。
  8. 　前記第１の半導体領域は、半導体基板の表面に形成され、
    　前記第２の半導体領域は、前記半導体基板の裏面におけるトラップ準位をピニングするピニング層により構成される
    請求項１記載の半導体素子。
  9. 　前記第２の半導体領域は、前記ソース領域の近傍および前記ドレイン領域の近傍において異なる不純物濃度に構成される請求項８記載の半導体素子。
  10. 　同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域と、前記第１の半導体領域の表面に配置される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極と、前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域とを具備する半導体素子が配置される第１の半導体基板と、
    　前記第１の半導体基板が積層される第２の半導体基板と
    を具備する半導体素子。
  11. 　同じ導電型のソース領域、チャネル形成領域およびドレイン領域が配置される第１の半導体領域を形成する工程と、
    　前記第１の半導体領域の表面に形成される絶縁膜を介して前記チャネル形成領域に隣接して配置されるゲート電極を形成する工程と、
    　前記ゲート電極が配置される面とは異なる面において前記チャネル形成領域に隣接して配置されて前記チャネル形成領域に空乏層を形成する第２の半導体領域を形成する工程と
    を具備する半導体素子の製造方法。
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