JP2010267709A - 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法 - Google Patents

固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法 Download PDF

Info

Publication number
JP2010267709A
JP2010267709A JP2009116520A JP2009116520A JP2010267709A JP 2010267709 A JP2010267709 A JP 2010267709A JP 2009116520 A JP2009116520 A JP 2009116520A JP 2009116520 A JP2009116520 A JP 2009116520A JP 2010267709 A JP2010267709 A JP 2010267709A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
mask
photoelectric conversion
junction
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009116520A
Other languages
English (en)
Inventor
Kazunobu Ota
和伸 太田
Yukio Tagawa
幸雄 田川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2009116520A priority Critical patent/JP2010267709A/ja
Publication of JP2010267709A publication Critical patent/JP2010267709A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】フォトダイオードでの信号電荷の蓄積量を増加させる。
【解決手段】半導体基板内にフォトダイオードが形成され、ＰＮ接合部が半導体基板の深さ方向に対して傾斜する方向に延在する部分と、半導体基板に形成される複数の画素トランジスタの少なくとも１つの下方に延在する部分とを含む。
【選択図】図４

Description

本発明は固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。例えば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサを含む。また、固体撮像装置として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
固体撮像装置においては、複数の画素が形成されている撮像領域が、半導体基板の面に設けられている。この撮像領域においては、光電変換素子が、その複数の画素に対応するように、複数形成されている。光電変換素子は、被写体像による光を受光し、その受光した光を光電変換することによって信号電荷を生成する。例えば、フォトダイオードが、この光電変換素子として形成されている。
このフォトダイオードでは、ＰＮ接合部において、光を受光し光電変換することによって信号電荷を生成し、その信号電荷を蓄積する。
上記の固体撮像装置では、多画素化に伴って、各画素のサイズが小さくなってきている。その結果、固体撮像装置においては、フォトダイオードにおけるＰＮ接合部の表面面積が小さくなり、各画素当たりの受光量が減少して、感度が低下する場合がある。
また、ＰＮ接合部の表面面積が小さくなることにより、生成された信号電荷の蓄積量が減少する場合がある。その結果、フォトダイオードに大光量の光が入射した場合、光電変換された信号電荷を蓄積しきれず、あふれ出す場合がある。この場合、固体撮像素子のダイナミックレンジは低くなる。
このような不具合解消のため、ＣＭＯＳイメージセンサにおいては、フォトダイオードにおけるＰＮ接合部を画素トランジスタの下部の半導体基板の内部まで拡張することが提案されている。これにより、ＰＮ接合部の接合容量が増大し、多くの信号電荷量を蓄積することができる。よって、高ダイナミックレンジな撮像素子を作成することができる（例えば、特許文献１参照）。
また、さらに、上記の不具合の解消のために、画素トランジスタの下部にフォトダイオードのｎ型半導体領域を形成し、ｎ型半導体領域の面積を広げることが提案されている。これにより、ＰＮ接合部の接合容量が増大し、蓄積信号電荷量を増大させることができる（例えば、特許文献２参照）。
特開２００５−２２３０８４号公報 特開２００２−１６２４３号公報
しかし、上記特許文献１に記載のＣＭＯＳイメージセンサは、基板内に埋め込まれたフォトダイオードから信号電荷を読み出すために、基板内部にゲートポリシリコンを埋め込んだ縦型トランジスタが必要となる。そのため、縦型トランジスタを形成するための工程が増え、製造コストが上昇することとなる。
また、上記特許文献２に記載のＣＭＯＳイメージセンサは、画素トランジスタの下部にフォトダイオードのｎ型半導体領域と、信号電荷を表面に引き出すためのフォトダイオード専用領域のｎ型半導体領域とが、イオン注入法により形成されている。このフォトダイオードにおいては、蓄積された電荷をすべて読み出せるようにするためには、不純物濃度が高いｎ型半導体領域とｐ型半導体領域のＰＮ接合部が、半導体基板表面の近傍にのみに形成する必要がある。そのため、急峻なＰＮ接合部の面積は増大せず、蓄積信号量の増大効果としては小さい。
よって、撮像画像の画像品質の改善効果は小さい。
したがって、本発明は、撮像画像の画像品質を向上可能であって、製造効率を向上可能な固体撮像装置、電子機器、およびその製造方法を提供する。
本発明の固体撮像装置は、半導体基板と、光を受光して光電変換することにより信号電荷を生成するＰＮ接合部が前記半導体基板の内部に形成されている光電変換部と、前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタとを有し、前記ＰＮ接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも１つの下方に延在する部分とを含む。
本発明においては、光電変換部におけるＰＮ接合部が半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数の画素トランジスタの少なくとも１つの下方に延在する部分とを含む。これにより、光電変換部に多くの信号電荷を蓄積させることができる。
本発明の電子機器は、半導体基板と、光を受光して光電変換することにより信号電荷を生成するＰＮ接合部が前記半導体基板の内部に形成されている光電変換部と、前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタとを有し、前記ＰＮ接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも１つの下方に延在する部分とを含む。
本発明の固体撮像装置の製造方法は、半導体基板の内部にＰＮ接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程とを有し、前記光電変換部形成工程においては、前記ＰＮ接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも１つの下方において前記傾斜部から延在する延在部とを含むように、前記ＰＮ接合部を設ける。
本発明においては、感度を増大させ、また光電変換部に多くの信号電荷を蓄積させることができる光電変換部を有する固体撮像装置を製造することができる。
本発明の電子機器の製造方法は、半導体基板の内部にＰＮ接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程とを有し、前記光電変換部形成工程においては、前記ＰＮ接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも１つの下方において前記傾斜部から延在する延在部とを含むように、前記ＰＮ接合部を設ける。
本発明によれば、撮像画像の画像品質を向上可能であって、製造効率を向上可能な固体撮像装置、電子機器、および、その製造方法を提供することができる。
図１は、本発明の一実施形態に係るカメラ６０の構成を示す構成図である。 図２は、本発明の一実施形態に係る固体撮像装置の全体構成の概略を示す平面図である。 図３は、本発明の一実施形態に係る撮像領域において設けられた画素の要部を示す回路図である。 図４は、本発明の実施形態１に係る固体撮像装置の断面を示す図である。 図５は、本発明の実施形態１に係るフォトダイオードの断面における不純物濃度分布を示すイメージ図である。 図６は、本発明の実施形態１に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。 図７は、本発明の実施形態１に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。 図８は、本発明の実施形態１に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。 図９は、本発明の実施形態２に係る固体撮像装置の断面を示す図である。 図１０は、本発明の実施形態２に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。 図１１は、本発明の実施形態２に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。 図１２は、本発明の実施形態２に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。
以下に、本発明の実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
１.実施形態１（全ての画素トランジスタの下部にフォトダイオードが延びている場合）
２.実施形態２（転送トランジスタ以外の下部に、フォトダイオードが延びている場合）
＜１.実施形態１＞
［Ａ］装置構成
（１）カメラの全体構成
図１は、本発明の一実施形態に係るカメラ６０の構成を示す構成図である。
図１に示すように、カメラ６０は、固体撮像装置１と、光学系６２と、駆動回路６３と、信号処理回路６４とを有する。各部について、順次説明する。
固体撮像装置１は、光学系６２を介して入射する入射光（被写体像）を撮像面で受光し光電変換することによって、信号電荷を生成後、ローデータを出力する。ここでは、固体撮像装置１は、駆動回路６３から出力される制御信号に基づいて駆動する。固体撮像装置１の詳細な構成については、後述する。
光学系６２は、被写体像による入射光を、固体撮像装置１の撮像面へ集光するように配置されている。
駆動回路６３は、各種の制御信号を固体撮像装置１と信号処理回路６４とに出力し、固体撮像装置１と信号処理回路６４との動作を制御する。
信号処理回路６４は、固体撮像装置１から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
（２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
図２は、本発明の実施形態１に係る固体撮像装置の全体構成の概略を示す平面図である。
本実施形態の固体撮像装置１は、ＣＭＯＳ型イメージセンサであり、図２に示すように、半導体基板１０１を含む。この半導体基板１０１は、図２に示すように、半導体基板１０１の面においては、撮像領域ＰＡと周辺領域ＳＡとが設けられている。この半導体基板１０１は、例えばシリコンからなる半導体基板である。
（２−１）撮像領域
撮像領域ＰＡについて説明する。
撮像領域ＰＡは、図２に示すように、矩形形状であり、複数の画素ＰがＶ方向とＨ方向とのそれぞれに配置されている。つまり、画素Ｐがマトリクス状に並んでいる。
図３は、本発明の実施形態１に係る撮像領域において設けられた画素の要部を示す回路図である。
撮像領域ＰＡに設けられた画素Ｐは、図３に示すように、フォトダイオード２１と、転送トランジスタ２２と、増幅トランジスタ２３と、アドレストランジスタ２４と、リセットトランジスタ２５とを含む。
画素Ｐにおいて、フォトダイオード２１は、図３に示すように、アノードが接地されている。そして、フォトダイオード２１は、図３に示すように、カソードが転送トランジスタ２２に接続されている。
画素Ｐにおいて、転送トランジスタ２２は、図３に示すように、フォトダイオード２１とフローティングディフュージョンＦＤとの間において介在するように設けられている。また、転送トランジスタ２２は、ゲート電極が転送線２６に接続されている。そして、転送トランジスタ２２においては、転送線２６からゲート電極に転送パルスが与えられることで、フォトダイオード２１にて生成された信号電荷を、フローティングディフュージョンＦＤに転送する。
画素Ｐにおいて、増幅トランジスタ２３は、図３に示すように、ゲート電極がフローティングディフュージョンＦＤに接続されている。また、増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、撮像領域ＰＡ以外に設けられている定電流源Ｉとソースフォロアを構成している。そして、アドレストランジスタ２４がオン状態になったとき、増幅トランジスタ２３は、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧が垂直信号線２７へ出力される。
画素Ｐにおいて、アドレストランジスタ２４は、図３に示すように、アドレス信号が供給されるアドレス線２８にゲート電極が接続されている。アドレストランジスタ２４は、アドレス信号がゲート電極に供給されてオン状態になり、上記のように増幅トランジスタ２３によって増幅された電圧が、垂直信号線２７から出力される。そして、その電圧は、垂直信号線２７を介して、後述するカラム回路１４のＳ／Ｈ・ＣＤＳ回路に出力される。
画素Ｐにおいて、リセットトランジスタ２５は、図３に示すように、リセット信号が供給されるリセット線２９にゲート電極が接続され、また、電源ＶｄｄとフローティングディフュージョンＦＤとの間において介在している。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲート電極に供給された際に、フローティングディフュージョンＦＤの電位を電源Ｖｄｄの電位にリセットする。
この画素Ｐを駆動する動作は、転送トランジスタ２２とアドレストランジスタ２４とリセットトランジスタ２５との各ゲート電極が、行単位で接続されているので、その行単位にて並ぶ複数の画素Ｐのそれぞれについて同時に行われる。
（２−２）周辺領域
周辺領域ＳＡについて説明する。
周辺領域ＳＡは、図２に示すように、撮像領域ＰＡの周囲に位置している。そして、この周辺領域ＳＡにおいては、画素Ｐにおいて生成された信号電荷を処理する周辺回路が設けられている。
具体的には、図２に示すように、この周辺回路としては、垂直選択回路１３とカラム回路１４と水平選択回路１５と水平信号線１６と出力回路１７とタイミング制御回路１８とが設けられている。
垂直選択回路１３は、例えば、シフトレジスタ（図示なし）を含み、画素Ｐを行単位で選択駆動する。
カラム回路１４は、例えば、Ｓ／Ｈ（サンプルホールド）回路（図示なし）およびＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含む。そして、カラム回路１４は、列単位で画素Ｐから読み出した信号について信号処理を実施する。
水平選択回路１５は、例えば、シフトレジスタ（図示なし）を含み、カラム回路１４によって各画素Ｐから読み出した信号を、順次選択して出力する。そして、水平選択回路１５の選択駆動によって、順次画素Ｐから読み出した信号を、水平信号線１６を介して出力回路１７に出力する。
出力回路１７は、例えば、デジタルアンプを含み、水平選択回路１５によって出力された信号について、増幅処理などの信号処理が実施後、外部へ出力する。
タイミング制御回路１８は、各種のタイミング信号を生成し、垂直選択回路１３とカラム回路１４と水平選択回路１５とに出力することで、各部について駆動制御を行う。
（３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置１の詳細内容について説明する。
図４は、本発明の実施形態１に係る固体撮像装置の断面を示す図である。
本実施形態の固体撮像装置１は、例えば、半導体基板１０１の裏面側から入射する光Ｌを受光して撮像を実施するように構成されている。
具体的には、固体撮像装置１は、図４に示すように、半導体基板１０１を含み、フォトダイオード２１、転送トランジスタ２２および画素トランジスタＧＴが設けられている。
画素トランジスタＧＴは、増幅トランジスタ（図示なし）、アドレストランジスタ（図示なし）、リセットトランジスタ（図示なし）からなる。そして、図４には、増幅トランジスタ、アドレストランジスタ、リセットトランジスタをまとめて、画素トランジスタＧＴとして記載している。
半導体基板１０１は、例えば、ｐ型のシリコン半導体からなる。
そして、半導体基板１０１の内部には、図４に示すように、フォトダイオード２１が形成されている。
また、半導体基板１０１において、正面側には、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４およびリセットトランジスタ２５である画素トランジスタが形成されている。
また、半導体基板１０１の正面側には、図４に示すように、配線層ＨＬが形成されている。この配線層ＨＬは、複数の配線Ｈが、層間絶縁膜Ｓｚの間に設けられている。図示していないが、この複数の配線Ｈのそれぞれは、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５のそれぞれに電気的に接続されている。
（３−１）フォトダイオード
フォトダイオード２１は、図４に示すように、ｐ型半導体領域２１ｐおよびｎ型半導体領域２１ｎを含む。フォトダイオード２１は、半導体基板１０１の裏面側から光を受光し、受光した光を光電変換することにより信号電荷を生成する。
このフォトダイオード２１において、図４に示すように、ｐ型半導体領域２１ｐおよびｎ型半導体領域２１ｎは、半導体基板１０１の内部に設けられている。ｐ型半導体領域２１ｐとｎ型半導体領域２１ｎとのぞれぞれは、互いに接してＰＮ接合部を形成している。
本実施形態においては、フォトダイオード２１は、図４に示すように、傾斜部２１ｓを含む。傾斜部２１ｓは、半導体基板１０１の深さ方向に対して傾斜する方向、つまり半導体基板１０１の深さ方向に対して鋭角をなす方向に延在している。例えば、傾斜部２１ｓは、半導体基板１０１の正面側の表面から半導体基板１０１の内部である深さ方向に対して傾斜する方向に延在する部分を含む。
この傾斜部２１ｓは、直線状に延びていてもよく、また曲線状を含むように延びていてもよい。また、この傾斜部２１ｓは、極大部または極小部を含んでいてもよい。つまり、半導体基板１０１の正面側から深さ方向にのみ延在するだけでなく、半導体基板１０１の深さ方向から正面側に延在する部分を一部に有していてもよい。
すなわち、最終的に半導体基板の深さ方向に対して傾斜する方向に延びていればよい。
また、フォトダイオード２１は、図４に示すように、内部延在部２１ｆを含む。内部延在部２１ｆは、複数の画素トランジスタのうち少なくとも１つのトランジスタの下部であって、半導体基板１０１の内部に延在している。
内部延在部２１ｆは、図４に示すように、半導体基板１０１の内部において、傾斜部２１ｓと連続的に接続するように構成されている。
この内部延在部２１ｆは、例えば、半導体基板１０１の表面と平行な面を形成するように延びていてもよい。また、内部延在部２１ｆは、半導体基板の深さ方向に対して傾斜する方向に延びていてもよい。また、内部延在部２１ｆは、傾斜部２１ｓと同様に、半導体基板１０１の深さ方向から正面側に延在する部分、つまり、半導体基板１０１の深さ方向に対して鈍角の方向に延在する部分を一部に有していてもよい。
そして、この内部延在部２１ｆは、内部延在部２１ｆは、複数の画素トランジスタと電気的に接触しないように、画素トランジスタの下部である半導体基板１０１の内部に延びている。例えば、画素トランジスタの下部の半導体基板１０１の内部では、半導体基板１０１の表面から２００ｎｍの深さに位置している。
また、フォトダイオード２１は、図４に示すように、表面延在部２１ｈを含む。表面延在部２１ｈは、半導体基板１０１の表面において、ｐ型半導体領域２１ｐが形成されている。例えば、この表面延在部２１ｈは、傾斜部２１ｓと連続して接続するように構成されている。
表面延在部２１ｈは、図４に示すように、転送トランジスタ２２の近傍に位置している。このため、フォトダイオード２１で光電変換された信号電荷が、転送トランジスタ２２によって読み出される。
フォトダイオード２１において、ｐ型半導体領域２１ｐは、図４に示すように、半導体基板１０１の正面側に設けられている。そして、ｎ型半導体領域２１ｎは、ｐ型半導体領域２１ｐよりも、裏面側に設けられている。
そして、半導体基板１０１の内部においては、ｐ型半導体領域２１ｐとｎ型半導体領域２１ｎとが接合されており、ＰＮ接合部を構成している。
具体的には、断面において、ＰＮ接合部は、図４に示すように、フォトダイオード２１の表面に平行に形成されている。すなわち、フォトダイオード２１において、半導体基板１０１の正面側に位置する表面から一定の深さまでｐ型半導体領域２１ｐが形成されている。
また、ｐ型半導体領域２１ｐにおいて、ｐ型不純物の等濃度分布が、フォトダイオード２１の表面に平行に形成されている。すなわち、フォトダイオード２１において、半導体基板１０１の正面側の表面から同一深さにｐ型不純物の等濃度分布が形成されている。
一方で、ｎ型半導体領域２１ｎは、図４に示すように、ｐ型半導体領域２１ｐの下部において、ｐ型半導体領域２１ｐに接するように形成されている。
図５は、本発明の実施形態１に係るフォトダイオードの断面における不純物濃度分布を示すイメージ図である。
図５において、ｎ型半導体領域２１ｎの不純物濃度の分布を濃淡により示している。すなわち、色の濃い部分が不純物濃度の高いことを示している。そして、色が薄くなるにつれ不純物濃度が低くなることを示している。
ｎ型半導体領域２１ｎにおいて、図５に示すように、ｎ型不純物の等濃度分布は、フォトダイオード２１の表面に平行に形成されている。すなわち、フォトダイオード２１において、半導体基板１０１の正面側の表面から同一深さでｎ型不純物の等濃度分布が、形成されている。
ｎ型半導体領域２１ｎにおけるｎ型不純物の濃度は、正面側におけるｎ型不純物の濃度が裏面側におけるｎ型不純物の濃度よりも高くなるように形成されている。例えば、ｎ型半導体領域２１ｎは、表面側と裏面側との間において極値を含まずに、表面側から裏面側へ単調に低くなるように形成されている。
（３−２）トランジスタ
転送トランジスタ２２は、図４に示すように、半導体基板１０１の表面に設けられている。ここでは、転送トランジスタ２２は、フォトダイオード２１の表面延在部２１ｈの近傍に設けられており、フォトダイオード２１が生成した信号電荷を読み出す。
具体的には、転送トランジスタ２２は、図４に示すように、半導体基板１０１の表面にゲート電極２２ｇが形成されている。このゲート電極２２ｇは、導電型の不純物が拡散された半導体によって形成されている。例えば、ゲート電極２２ｇは、ポリシリコンを用いて形成されている。
また、転送トランジスタ２２においては、図４に示すように、ゲート電極２２ｇに隣接するように、フローティングディフュージョンＦＤが設けられている。フローティングディフュージョンＦＤは、例えば、ｎ型不純物が半導体基板１０１に注入されることによって形成されている。そして、転送トランジスタ２２は、このフローティングディフュージョンＦＤへフォトダイオード２１のｎ型半導体領域２１ｎに蓄積された信号電荷を読み出す。つまり、転送トランジスタ２２においては、フローティングディフュージョンＦＤとフォトダイオード２１のｎ型半導体領域２１ｎとが、一対のソース・ドレイン領域として構成される。
画素トランジスタＧＴは、図２に示す増幅トランジスタ２３、アドレストランジスタ２４およびリセットトランジスタ２５である。
画素トランジスタＧＴは、半導体基板１０１の表面に設けられている。具体的には、画素トランジスタにおいては、ゲート電極ＧＴｇが間隔を隔てて形成されたソース領域ＧＴｓとドレイン領域ＧＴｄの間に形成されている。
そして、画素トランジスタＧＴにおいて、増幅トランジスタ、アドレストランジスタおよびリセットトランジスタは、図２に示すように、それぞれが電気的に接続されている。
画素トランジスタＧＴにおいて、ソース領域ＧＴｓおよびドレイン領域ＧＴｄは、例えば、半導体基板１０１にｎ型不純物が注入されて形成されている。
（３−３）素子分離絶縁膜
素子分離絶縁膜３０は、図４に示すように、撮像領域ＰＡと周辺領域ＳＡとを分離するために形成されている。例えば、素子分離絶縁膜３０は、酸化シリコン（ＳｉＯ２）などの絶縁物でＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されている。また、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成してもよい。
［Ｂ］製造方法
以下より、上記の固体撮像装置１を製造する製造方法について説明する。
図６から図８は、本発明の実施形態１に係る固体撮像装置を製造する方法の各工程にて設けられた要部を示す断面図である。
（１）ハードマスクの形成
まず、図６（ａ）に示すように、ハードマスク層４０を形成する。
ここでは、このハードマスク層４０を形成するのに先立って、図６（ａ）に示すように、半導体基板１０１に素子分離絶縁膜３０を形成する。
例えば、半導体基板１０１の表面において素子分離絶縁膜３０を形成する部分を、異方性のエッチング処理の実施によって除去することによってトレンチ（図示なし）を形成する。その後、そのトレンチに、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ：ＨＤＰ）法によって、酸化シリコンを埋め込んで、素子分離絶縁膜３０を形成する。また、ＬＯＣＯＳ法によって、素子分離絶縁膜３０を形成してもよい。素子分離絶縁膜３０は、例えば、撮像領域ＰＡと周辺領域ＳＡとの間に設けられる。
そして、図６（ａ）に示すように、半導体基板１０１および素子分離絶縁膜３０を被覆するように、ハードマスク層４０を形成する。
例えば、窒化シリコン（ＳｉＮ）を、ＣＶＤ法により成膜することによって、ハードマスク層４０を形成する。例えば、１００ｎｍ以上であって５００ｎｍ以下の厚みになるように窒化シリコン膜を成膜する。この他に、ポリシリコン、酸化シリコン、またはこれらの混合物を用いて、このハードマスク層４０を形成してもよい。
次に、図６（ｂ）に示すように、ハードマスク層４０上に、レジストパターン５０を形成する。
例えば、ハードマスク層４０上を被覆するようにフォトレジスト材料を成膜してフォトレジスト膜（図示なし）を形成後、リソグラフィ技術により、そのフォトレジスト膜をパターン加工することによってレジストパターン５０を形成する。
本実施形態においては、断面が矩形状になるように、レジストパターン５０を形成する。
具体的には、図６（ｂ）に示すように、表面延在部２１ｈが形成される半導体基板１０１上にレジストパターン５０を形成する。ここでは、レジストパターン５０の断面において、底辺が表面延在部２１ｈの幅と同じ長さになるように、レジストパターン５０を形成する。
次に、図７（ｃ）に示すように、ハードマスク４１を形成する。
ここでは、上記のレジストパターン５０を用いて、ハードマスク層４０をパターン加工することによってハードマスク４１を形成する。例えば、ハードマスク層４０について等方性のエッチング処理を実施することで、ハードマスク層４０からハードマスク４１を形成する。
具体的にはエッチング用のチャンバー内において、ハードマスク層４０に対して真空度を高くすることによって、等方性のエッチング処理を行う。例えば、圧力を数Ｐａ以上として、このエッチング処理を実施する。その後、レジストパターンを除去する。
このように、等方性のエッチング処理を行うことによって、図７（ｃ）に示すように、断面が順テーパー形状になるようにハードマスク４１を形成する。
具体的には、図７（ｃ）に示すように、ハードマスク４１の断面が等脚台形状になるように、ハードマスク４１を形成する。ここでは、ハードマスク４１の断面において、上底の辺の長さが表面延在部２１ｈの幅と同じ長さになるように形成する。また、下底の辺が、表面延在部２１ｈの幅と傾斜部２１ｓにおけるＸ軸方向の長さとの合計と同じ長さになるように形成する。
また、ハードマスク４１は、半導体基板１０１において、表面延在部２１ｈおよび傾斜部２１ｓが形成される領域部分において、断面が等脚台形状であればよい。すなわち、ハードマスク４１は、画素トランジスタＧＴが形成される領域には厚さの薄い層が形成され、表面延在部２１ｈおよび傾斜部２１ｓが形成される領域には薄い層の上に上記の等脚台形を有する形状であってもよい。
また、図７（ｄ）に示すように、ハードマスク４１として、矩形状に加工された矩形パターン４１Ａの両側にサイドウォール４２を形成したものを使用してもよい。
具体的には、レジストパターン５０を用いて異方性エッチングにより、ハードマスク層４０をパターン加工して、矩形パターン４１Ａを形成する。そして、矩形パターン４１Ａおよび半導体基板１０１上に、例えば窒化シリコンなどの絶縁物を堆積して、絶縁膜（図示なし）を成膜する。その後、異方性エッチング処理の実施によりその絶縁膜を加工して、矩形パターン４１Ａの両側面にサイドウォール４２を形成し、ハードマスク４１を完成させる。サイドウォール４２は、例えば、窒化シリコン、酸化シリコン、ポリシリコン等を用いて形成してもよい。
（２）フォトダイオードの形成
次に、図８（ｅ）に示すように、フォトダイオード２１を形成する。
ここでは、上記のハードマスク４１を用いて、半導体基板１０１へ不純物をイオン注入することによって、フォトダイオード２１を形成する。
（２−１）ｐ型半導体領域の形成
まず、ｐ型半導体領域２１ｐの形成を実施する。
ここでは、ハードマスク４１を用いて、図８（ｅ）に示す矢印の方向へｐ型不純物をイオン注入することにより、ｐ型半導体領域２１ｐを半導体基板１０１に形成する。
具体的には、ｐ型不純物のイオン注入をした際に、表面延在部２１ｈのｐ型半導体領域２１ｈｐにおいて、半導体基板１０１の表面近傍にｐ型不純物濃度のピークが位置するように、イオン注入のエネルギーを選択する。また、画素トランジスタと半導体基板１０１の内部に形成されたフォトダイオード２１とが互いに干渉しないようにするために、半導体基板１０１の表面から、例えば、２００ｎｍより深い位置に、ｐ型半導体領域２１ｐを形成する。例えば、以下に示す条件で、半導体基板１０１へｐ型不純物をイオン注入する。
注入イオン ：ボロン（Ｂ）
ハードマスク４１の断面形状：等脚台形
ハードマスク４１の厚さ ：最大３００ｎｍ
注入エネルギー ：１００〜１５０ｋｅＶ
不純物濃度 ：１ｅ１２〜３ｅ１３ａｔｏｍ／ｃｍ３
これにより、ハードマスク４１における厚さが最大の領域では、半導体基板１０１において、ハードマスク４１と半導体基板１０１との界面近傍にｐ型不純物の濃度のピークが位置する。
また、ハードマスク４１においてテーパー形状部分の領域では、ハードマスク４１のテーパー形状に対応して、ｐ型半導体領域２１ｓｐが形成される。すなわち、ｐ型半導体領域２１ｓｐは、半導体基板１０１の正面側の表面から深さ方向に対して傾斜する方向に延在する。そして、ｐ型半導体領域２１ｓｐにおいては、ｐ型不純物濃度のピークは、表面側に位置するように形成される。
また、画素トランジスタＧＴおよび転送トランジスタ２２が形成される半導体基板１０１の領域（図９参照）では、半導体基板１０１の表面から２００ｎｍより深い位置に、半導体基板１０１の表面と平行に、ｐ型半導体領域２１ｆｐが形成される。そして、ｐ型半導体領域２１ｆｐにおいては、ｐ型不純物濃度のピークは、表面側に位置するように形成される。
そして、それぞれのｐ型半導体領域２１ｈｐ、２１ｓｐ、２１ｆｐが、ハードマスク４１の形状に対応する形状に連続して形成される。
（２−２）ｎ型半導体領域の形成
次に、ｎ型半導体領域２１ｎの形成を実施する。
ここでは、ハードマスク４１を用いて、図８（ｅ）に示す矢印の方向に半導体基板１０１へｎ型不純物をイオン注入することにより、このｎ型半導体領域２１ｎを形成する。
具体的には、ｎ型半導体領域２１ｎがｐ型半導体領域２１ｐの裏面側と接合するように、イオン注入のエネルギーを選択し、ハードマスク４１を用いて半導体基板１０１へｎ型不純物をイオン注入する。例えば、以下に示す条件で、半導体基板１０１へｎ型不純物をイオン注入する。
注入イオン ：リン（Ｐ）
ハードマスク４１の断面形状：等脚台形
ハードマスク４１の厚さ ：最大３００ｎｍ
注入エネルギー ：４００ｋｅＶ以上
不純物濃度 ：１ｅ１２〜３ｅ１３ａｔｏｍ／ｃｍ３
上記の条件でハードマスク４１を用いて半導体基板１０１へｎ型不純物をイオン注入することにより、ｎ型半導体領域２１ｎを形成する。
上記においては、ｎ型半導体領域２１ｎを裏面方向に拡張させるために、半導体基板１０１へｎ型不純物を複数回イオン注入する。
半導体基板１０１へｎ型不純物を複数回イオン注することにより、ｎ型不純物を１回イオン注入したときよりもｎ型半導体領域２１ｎを裏面方向へ拡張させることができる。そして、ｎ型半導体領域２１ｎにおいて、正面側から裏面側に向かってｎ型不純物の濃度が低くなるように形成される。すなわち、ｎ型半導体領域２１ｎにおいて、ＰＮ接合部の近傍がｎ型不純物濃度の最大値となり、深さが深くなるにしたがってｎ型不純物の濃度が低くなるように形成される。
（３）トランジスタの形成
次に、図４に示すように、転送トランジスタ２２および画素トランジスタＧＴを形成する。
まず、図８（ｆ）に示すように、ハードマスク４１を除去する。具体的には、例えば、ハードマスク４１が窒化シリコンからなる場合、熱燐酸でハードマスク４１を除去する。
そして、周辺領域ＳＡを、例えばフォトレジストで保護し、撮像領域ＰＡに残っている酸化シリコンからなる絶縁物を、希フッ酸（ＤＨＦ）を用いて除去する。
次に、図４に示すように、ウェル、ゲート絶縁膜（図示なし）、ゲート電極、サイドウォール（図示なし）およびソース・ドレイン領域を形成する。
ここでは、半導体基板１０１へｐ型不純物をイオン注入することにより、ウェルを形成する。例えば、以下に示す条件の組み合わせで半導体基板１０１へｐ型不純物をイオン注入する。
注入イオン ：ボロン（Ｂ）
注入エネルギー ：１０〜３０００ｋｅＶ
不純物濃度 ：１ｅ１２〜１ｅ１３ａｔｏｍ／ｃｍ３
次に、半導体基板１０１上に、例えば熱酸化法によりゲート絶縁膜を形成する。
次に、ゲート絶縁膜上に転送トランジスタ２２におけるゲート電極２２ｇ、画素トランジスタＧＴにおけるゲート電極ＧＴｇおよび周辺領域ＳＡのトランジスタＳＡＴにおけるゲート電極ＳＡＴｇを形成する。
例えば、ゲート絶縁膜上にポリシリコン膜を形成し、それぞれのゲート電極形成領域に対応するように形成されたフォトレジストを用いてドライエッチング処理を行う。これにより、ポリシリコンをパターニングして、それぞれのゲート電極２２ｇ、ＧＴｇおよびＳＡＴｇを形成する。
ここで、転送トランジスタ２２におけるゲート電極２２ｇは、表面延在部２１ｐｈの近傍に形成される。これにより、光電変換部で光電変換された信号電荷の読み出しを容易に行うことができる。
次に、それぞれのゲート電極の両側にサイドウォール（図示なし）を形成する。
次に、それぞれのゲート電極の両側の半導体基板１０１にソース領域およびドレイン領域を形成する。例えば、以下に示す条件で半導体基板１０１へｎ型不純物をイオン注入する。
注入イオン ：リン（Ｐ）もしくは砒素（Ａｓ）
注入エネルギー ：リン５〜３０ｋｅＶ、砒素１０〜６０ｋｅＶ
不純物濃度 ：５ｅ１４〜５ｅ１５ａｔｏｍ／ｃｍ３
これにより、撮像領域ＰＡおよび周辺領域ＳＡにおいて、トランジスタを完成させる。
その後、トランジスタ上に配線層ＨＬを設けることによって、図４に示したように、固体撮像装置１を完成させる。
［Ｃ］まとめ
以上のように、本実施形態においては、断面が順テーパー形状であるハードマスク４１を用いて、半導体基板１０１に不純物のイオン注入を行う。よって、フォトダイオード２１を、転送トランジスタ２２の近傍における半導体基板１０１の表面から画素トランジスタが形成される領域の下部の半導体基板１０１の内部まで延ばすことができる。そのため、ＰＮ接合部の面積を大きくすることができる。したがって、フォトダイオード２１において、ＰＮ接合部で蓄積する光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置１のダイナミックレンジを拡大させることができる。
また、本実施形態の製造方法により製造された固体撮像装置１は、半導体基板１０１の内部にＰＮ接合部が延在している。しかし、フォトダイオード２１から信号電荷を読み出す際、半導体基板１０１の内部のフォトダイオード２１までゲート電極が延びた縦型の転送トランジスタを必要としない。そのため、少ない製造工程で、光電変換された信号電荷の蓄積量を増加させることができる固体撮像装置１を製造することができる。
なお、本実施形態においては、半導体基板１０１の裏面側から光を受光する場合について説明したが、これに限定されない。画素トランジスタ等が形成された正面側から光Ｌを受光する場合でも、上記と同様な効果を奏することができる。
＜２.実施形態２＞
［Ａ］装置構成
図９は、本発明の実施形態２に係る固体撮像装置の断面を示す図である。
図９に示すように、本実施形態において、固体撮像装置１ｂは、フォトダイオード２１ｂが実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。したがって、重複する部分については記載を省略する。
フォトダイオード２１ｂは、図９に示すように、実施形態１の場合と異なり、転送トランジスタ２２ｂが形成される領域の下部の半導体基板１０１ｂの内部まで延在していない。この点を除き、実施形態１と同様に形成されている。
本実施形態において、フォトダイオード２１ｂは、転送トランジスタ２２ｂが形成される領域の下部の半導体基板１０１ｂの内部には延在していない。しかし、画素トランジスタＧＴｂが形成されている領域の半導体基板１０１ｂの内部まで延在している。これにより、実施形態１と同様に、フォトダイオード２１ｂにおいて、ＰＮ接合部で蓄積する光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置１ｂのダイナミックレンジを拡大させることができるという効果を奏する。
［Ｂ］製造方法
以下より、上記の固体撮像装置１ｂを製造する方法について説明する。
図１０から図１２は、本発明の実施形態２に係る固体撮像装置の製造方法の各工程にて設けられた要部を示す図である。
（１）ハードマスクの形成
まず、ハードマスク層（図示なし）を形成する。ここでは、半導体基板１０１ｂを被覆するように、ハードマスク層（図示なし）を形成する。
例えば、窒化シリコン（ＳｉＮ）を、ＣＶＤ法により積層することによってハードマスク層（図示なし）を形成する。例えば、１００ｎｍ以上であって５００ｎｍ以下の厚みになるように窒化シリコン膜を成膜する。この他に、ポリシリコン、酸化シリコンまたはこれらの混合物を用いて、このハードマスク層を形成してもよい。
次に、ハードマスク層（図示なし）上にレジストパターン（図示なし）を形成する。
ここでは、素子分離絶縁膜３０ｂを設ける半導体基板１０１ｂの領域に、開口部を設けるように、レジストパターン（図示なし）を形成する。
例えば、ハードマスク層（図示なし）上を被覆するようにフォトレジスト材料を成膜してフォトレジスト膜(図示なし)を形成する。その後、半導体基板１０１ｂの表面において、素子分離絶縁膜３０ｂを設ける領域の上部が開口するようにフォトレジスト膜をパターン加工することによって、レジストパターン（図示なし）を形成する。
次に、図１０（ａ）に示すように、ハードマスク層（図示なし）に開口ｈａ１を形成する。
ここでは、上記のレジストパターン（図示なし）を用いてハードマスク層について、異方性のエッチング処理を実施し、レジストパターンの開口部から表面が露出している部分のハードマスク層を除去して開口ｈａ１を形成する。これにより、素子分離絶縁膜３０ｂが形成される領域部分に開口ｈａ１を有するハードマスク４０ｂが形成される。
次に、図１０（ｂ）に示すように、半導体基板１０１ｂにトレンチＲＥを形成する。
ここでは、ハードマスク４０ｂに形成された開口ｈａ１に対して自己整合的に（セルフアラインに）、半導体基板１０１について異方性のエッチング処理を実施する。これにより、半導体基板１０１ｂにおいて、素子分離絶縁膜３０ｂを形成するためのトレンチＲＥを形成する。
次に、図１１（ｃ）に示すように、ハードマスク４１ｂを形成する。
ここでは、ハードマスク４０ｂをさらに加工して、ハードマスク４１ｂを形成する。
例えば、まず、ハードマスク４０ｂを被覆すると共に、開口ｈａ１およびトレンチＲＥを埋め込むようにフォトレジスト材料を塗布して、フォトレジスト膜（図示なし）を成膜する。
その後、リソグラフィ技術により、そのフォトレジスト膜（図示なし）をパターン加工することによってレジストパターン５０ｂを形成する。
本実施形態においては、図１１（ｃ）に示すように、ハードマスク４０ｂ上において、傾斜部２１ｓおよび内部延在部２１ｆが形成される領域（図９参照）が少なくとも開口するように、レジストパターン５０ｂを加工する。
そして、上記のレジストパターン５０ｂを用いて、ハードマスク４０ｂをパターン加工することによってハードマスク４１ｂを形成する。例えば、ハードマスク４０ｂについて等方性のエッチング処理を実施することで、ハードマスク４０ｂからハードマスク４１ｂを形成する。
具体的には、エッチング用のチャンバー内において、ハードマスク４０ｂに対して真空度を高くすることによって、等方性のエッチング処理を行う。例えば、圧力を数Ｐａ以上として、このエッチング処理を実施する。
これによって、図１１（ｃ）に示すように、半導体基板１０１ｂにおいて、内部延在部２１ｆｂが形成される領域に開口ｈａ２が形成される（図９参照）。そして、これと共に、傾斜部２１ｓｂが形成される領域に対応して傾斜した部分を含むように、ハードマスク４１ｂが形成される（図９参照）。つまり、ハードマスク４１ｂの傾斜部分は、半導体基板１０１ｂに形成される傾斜部２１ｓｂの深さに応じて、厚みが異なるように形成される。ここでは、傾斜部２１ｓｂの深さが深い部分において、ハードマスク４１ｂの厚みが薄く、傾斜部２１ｓｂの深さが浅い部分において、ハードマスク４１ｂの厚みが厚くなるようにハードマスク４１ｂを形成する。
（２）フォトダイオードの形成
次に、図１１（ｄ）に示すように、フォトダイオード２１ｂを形成する。
ここでは、上記のハードマスク４１ｂを用いて、半導体基板１０１へ不純物をイオン注入することによって、フォトダイオード２１ｂを形成する。
（２−１）ｐ型半導体領域の形成
まず、ｐ型半導体領域２１ｐｂの形成を実施する。
ここでは、ハードマスク４１ｂを用いて、半導体基板１０１ｂへｐ型不純物をイオン注入することにより、このｐ型半導体領域２１ｐｂを形成する。
具体的には、実施形態１の場合と同様に、ｐ型不純物のイオン注入をした際に、表面延在部２１ｈｂのｐ型半導体領域２１ｈｐｂにおいて、半導体基板１０１ｂの表面近傍にｐ型不純物濃度のピークが位置するように、イオン注入のエネルギーを選択する。
また、転送トランジスタ２２および画素トランジスタＧＴと、フォトダイオード２１ｂとが互いに干渉しないようにするために、半導体基板１０１ｂの表面から２００ｎｍより深い位置にｐ型半導体領域２１ｐｂを形成する（図９参照）。
これにより、ハードマスク４１ｂにおける厚さが最大（３００ｎｍ）の部分の下部の半導体基板１０１ｂでは、ハードマスク４１ｂと半導体基板１０１ｂとの界面近傍にｐ型不純物の濃度のピークが位置する。
また、ハードマスク４１ｂの傾斜部分の下部に位置する半導体基板１０１ｂ内では、そのハードマスク４１ｂの傾斜部分の形状に対応するように、ｐ型半導体領域２１ｓｐｂが傾斜して形成される。すなわち、ｐ型半導体領域２１ｓｐｂは、半導体基板１０１の正面側の表面から深さ方向に対して傾斜する方向に延在する。そして、ｐ型半導体領域２１ｓｐにおいて、表面側にｐ型不純物濃度のピークが位置するように形成される。
また、画素トランジスタＧＴｂが形成される半導体基板１０１ｂの領域（図９参照）では、半導体基板１０１ｂの表面から２００ｎｍより深い位置に、半導体基板１０１ｂの表面と平行になるようにｐ型半導体領域２１ｆｐｂが形成される。
そして、それぞれのｐ型半導体領域２１ｈｐｂ、２１ｓｐｂ、２１ｆｐｂが、ハードマスク４１ｂの形状に対応する形状に連続して形成される。
（２−２）ｎ型半導体領域の形成
次に、ｎ型半導体領域２１ｎｂの形成を実施する。
ここでは、ハードマスク４１ｂを用いて半導体基板１０１ｂへｎ型不純物をイオン注入することにより、このｎ型半導体領域２１ｎｂを形成する。
具体的には、実施形態１の場合と同様に、ｐ型半導体領域２１ｐｂの裏面側にｎ型半導体領域２１ｎｂが形成されるようにイオン注入のエネルギーを選択して、半導体基板１０１ｂへｎ型不純物をイオン注入する。
（３）素子分離絶縁膜の形成
次に、素子分離絶縁膜３０ｂを形成する。
ここでは、トレンチＲＥに絶縁物を埋め込んで、ハードマスク４１ｂを除去することにより素子分離絶縁膜３０ｂを形成する。
まず、レジストパターン５０ｂを除去する。これによりハードマスク４１ｂ、開口ｈａ１、およびトレンチＲＥの表面を露出させる。
次に、図１２（ｅ）に示すように、開口ｈａ１およびトレンチＲＥに絶縁物を埋込む。
具体的には、例えば、高密度プラズマ堆積（ＨＤＰＣＶＤ）によりハードマスク４１ｂおよび半導体基板１０１ｂ上に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁物を堆積させる。これにより、開口ｈａ１およびトレンチＲＥに絶縁物を埋め込む。
次に、図１２（ｆ）に示すように、素子分離絶縁膜３０ｂを設ける。
具体的には、例えば、化学的機械研磨（ＣＭＰ）によりハードマスク４１ｂが露出するまでハードマスク４１ｂおよび半導体基板１０１ｂ上に堆積した酸化シリコンを除去する。
次に、熱燐酸により窒化シリコンからなるハードマスク４１ｂを除去する。そして、周辺領域ＳＡを、例えばフォトレジストで保護し、撮像領域ＰＡに残っている酸化シリコンからなる絶縁物を、希フッ酸（ＤＨＦ）を用いて除去する。
これにより、素子分離絶縁膜３０ｂが形成される。
（４）トランジスタの形成
次に、図９に示すように、ウェル、ゲート絶縁膜、ゲート電極、サイドウォール（図示なし）およびソース・ドレイン領域を実施形態１と同様に形成する。
これにより、撮像領域ＰＡおよび周辺領域ＳＡにおいて、トランジスタを完成させる。
その後、トランジスタ上に配線層ＨＬを設けることによって、図９に示したように、固体撮像装置１ｂを完成させる。
［Ｃ］まとめ
以上のように、本実施形態においては、断面において、一辺が傾斜している台形状であるハードマスク４１ｂを用いて、半導体基板１０１ｂへ不純物をイオン注入する。よって、実施形態１と同様に、フォトダイオード２１ｂを、転送トランジスタ２２ｂの近傍における半導体基板１０１ｂの表面から画素トランジスタＧＴｂが形成されている領域の下部の半導体基板１０１ｂの内部まで延ばすことができる。そのため、受光した光を光電変換するＰＮ接合部の面積を大きくすることができる。したがって、フォトダイオード２１ｂにおいて、光電変換された信号電荷の蓄積量を増加させることができる。
その結果、固体撮像装置１ｂのダイナミックレンジを拡大させることができる。
また、本実施形態の製造方法において、ハードマスク４１ｂは、フォトダイオード２１ｂと素子分離絶縁膜３０ｂとを形成する際に兼用して使用される。そのため、実施形態１よりもさらに少ない工程で、光電変換された信号電荷の蓄積量を増加させることができる固体撮像装置１ｂを製造することができる。
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
例えば、本実施形態においては、裏面側から光Ｌを受光する固体撮像装置について説明したが、これに限定されず、正面側から光を受光する固体撮像装置の場合でも同様な効果を奏することができる。
また、本実施形態においては、表面延在部２１ｈにおけるｐ型半導体領域２１ｈｐは、半導体基板１０１の表面領域に形成されている構成で説明したが、これに限定されない。ｐ型半導体領域２１ｈｐは、転送トランジスタ２２が縦型トランジスタでなくてもＰＮ接合部に蓄積された信号電荷を読み出せる深さに形成されていればよい。
また、本実施形態においては、フォトダイオード２１に表面延在部２１ｈを含む構成で説明したが、表面延在部２１ｈを含まなくてもよい。この場合、傾斜部２１ｓが転送トランジスタの近傍に位置するように構成されていればよい。
また、本実施形態においては、フォトダイオード２１ｂを形成した後、素子分離絶縁膜３０ｂを形成しているが、これに限定されない。素子分離絶縁膜３０ｂを形成した後、フォトダイオード２１ｂを形成してもよい。
なお、上記の実施形態において、フォトダイオード２１、２１ｂは、本発明の光電変換部に相当する。また、上記の実施形態において、転送トランジスタ２２、２２ｂ、増幅トランジスタ２３、２３ｂ、アドレストランジスタ２４、２４ｂおよびリセットトランジスタ２５、２５ｂは、本発明の複数の画素トランジスタに相当する。また、上記の実施形態において、素子分離絶縁膜３０は、本発明の素子分離領域に相当する。また、上記の実施形態において、ハードマスク４０ｂは、本発明の第１マスクに相当する。また、上記の実施形態において、レジストパターン５０ｂは、本発明の第２マスクに相当する。また、上記の実施形態において、ハードマスク４１ｂは、本発明の第３マスクに相当する。また、上記の実施形態において、トレンチＲＥは、本発明のトレンチに相当する。また、上記の実施形態において、傾斜部２１ｓは、本発明の傾斜部に相当する。また、上記の実施形態において、内部延在部２１ｆは、本発明の延在部に相当する。
１、１ｂ：固体撮像装置 １３：垂直選択回路 １４：カラム回路 １５：水平選択回路 １６水平信号線 １７：出力回路 １８：タイミング制御回路 ２１、２１ｂ：フォトダイオード ２２、２２ｂ：転送トランジスタ ２３、２３ｂ：増幅トランジスタ ２４、２４ｂ：アドレストランジスタ ２５、２５ｂ：リセットトランジスタ ２２ｇ、２３ｇ、２４ｇ、２５ｇ：ゲート電極 ２３ｓ、２４ｓ、２５ｓ：ソース領域 ２３ｄ、２４ｄ、２５ｄ：ドレイン領域 ２６：転送線 ２７：垂直信号線 ２８：アドレス線 ２９：リセット線 ３０、３０ｂ：素子分離絶縁膜 ４０：ハードマスク層 ４０ｂ、４１、４１ｂ：ハードマスク ５０、５０ｂ：レジスタパターン ６０：カメラ ６２：光学系 ６３：駆動回路 ６４：信号処理回路 １０１、１０１ｂ：半導体基板 ＧＴ：画素トランジスタ ＦＤ：フローティングディフュージョン Ｐ：画素 ＰＡ：撮像領域 ＳＡ：周辺領域 ｈａ１、ｈａ２：開口、ＲＥ：トレンチ

Claims (10)

  1. 半導体基板と、
    光を受光して光電変換することにより信号電荷を生成するＰＮ接合部が前記半導体基板の内部に形成されている光電変換部と、
    前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと
    を有し、
    前記ＰＮ接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも１つの下方に延在する部分とを含む、
    固体撮像装置。
  2. 前記光電変換部は、前記半導体基板の表面から深さ方向へ向かって、不純物濃度が低くなっている、
    請求項１に記載の固体撮像装置。
  3. 前記光電変換部は、前記不純物濃度の等濃度分布が、前記光電変換部の表面形状に平行に形成されている
    請求項２に記載の固体撮像装置。
  4. 前記複数のトランジスタは、前記光電変換部において生成された信号電荷を転送する転送トランジスタを含み、
    前記ＰＮ接合部は、ｎ型不純物領域が、前記転送トランジスタのソース領域に電気的に接続されている、
    請求項３に記載の固体撮像装置。
  5. 前記光電変換部は、前記半導体基板において前記複数のトランジスタが形成されている表面に対して反対側の裏面から光を受光する、
    請求項４に記載の固体撮像装置。
  6. 半導体基板の内部にＰＮ接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、
    前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程と
    を有し、
    前記光電変換部形成工程においては、前記ＰＮ接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも１つの下方において前記傾斜部から延在する延在部とを含むように、前記ＰＮ接合部を設ける、
    固体撮像装置の製造方法。
  7. 前記半導体基板の表面にマスクを形成するマスク形成工程
    を有し、
    前記マスク形成工程においては、前記半導体基板の表面において、前記ＰＮ接合部にて延在部を形成する部分が開口すると共に、前記ＰＮ接合部にて傾斜部を形成する部分が、当該傾斜部の傾斜面に対応して傾斜するように、前記マスクを形成し、
    前記光電変換部形成工程においては、前記マスクを用いて前記半導体基板に不純物を注入することによって前記ＰＮ接合部を形成する、
    請求項６に記載の固体撮像装置の製造方法。
  8. 前記半導体基板の表面に素子分離領域を形成する素子分離領域形成工程
    をさらに有し、
    前記素子分離領域形成工程および前記光電変換部形成工程は、
    前記半導体基板の表面において前記素子分離領域および前記ＰＮ接合部を形成する部分を被覆するように第１マスク層を形成する第１のマスク層形成ステップと、
    前記半導体基板の表面において前記素子分離領域を形成する部分が開口するように、前記第１マスク層を加工することによって第１マスクを形成する第１のマスク形成ステップと、
    前記第１マスクを用いて前記半導体基板にて前記素子分離領域を形成する部分を除去することによって、前記半導体基板の表面にトレンチを形成するトレンチ形成ステップと、
    前記半導体基板の表面にて前記素子分離領域および前記ＰＮ接合部を形成する部分の上方において前記第１マスクを被覆すると共に、前記トレンチを埋め込むように、第２マスク層を形成する第２のマスク層形成ステップと、
    前記半導体基板の表面において前記ＰＮ接合部の延在部と傾斜部とを形成する部分が少なくとも開口するように、前記第２マスク層を加工することによって、第２マスクを形成する第２のマスク形成ステップと、
    前記半導体基板の表面において前記ＰＮ接合部にて延在部を形成する部分が開口すると共に、前記ＰＮ接合部にて傾斜部を形成する部分が、当該傾斜部の傾斜面に対応して傾斜するように、前記第２マスクを用いて前記第１マスクを加工することによって、前記第１マスクから第３マスクを形成する第３のマスク形成ステップと、
    前記第２マスクおよび前記第３のマスクを用いて、前記半導体基板にて前記ＰＮ接合部を形成する領域に不純物を注入する不純物注入ステップと、
    前記第２マスクを除去することによって前記トレンチの表面を露出させる第１のマスク除去ステップと
    前記第３マスクを用いて前記トレンチに絶縁材料を埋め込むことによって前記素子分離領域を形成する絶縁材料埋め込みステップと、
    前記第３マスクを除去する第２のマスク除去ステップと
    を含む、
    請求項６に記載の固体撮像装置の製造方法。
  9. 半導体基板と、
    光を受光して光電変換することにより信号電荷を生成するＰＮ接合部が前記半導体基板の内部に形成されている光電変換部と、
    前記半導体基板の表面に形成され、前記光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと
    を有し、
    前記ＰＮ接合部は、前記半導体基板の深さ方向に対して傾斜する方向に延在する部分と、前記複数のトランジスタの少なくとも１つの下方に延在する部分とを含む、
    電子機器。
  10. 半導体基板の内部にＰＮ接合部を設けることによって、光を受光して光電変換することにより信号電荷を生成する光電変換部を形成する光電変換部形成工程と、
    前記光電変換部が生成した信号電荷を読み出し、電気信号として信号線に出力する複数のトランジスタを、前記半導体基板の表面に形成するトランジスタ形成工程と
    を有し、
    前記光電変換部形成工程においては、前記ＰＮ接合部が、前記半導体基板の深さ方向に対して傾斜する方向に延在する傾斜部と、前記複数のトランジスタの少なくとも１つの下方において前記傾斜部から延在する延在部とを含むように、前記ＰＮ接合部を設ける、
    電子機器の製造方法。
JP2009116520A 2009-05-13 2009-05-13 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法 Pending JP2010267709A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009116520A JP2010267709A (ja) 2009-05-13 2009-05-13 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009116520A JP2010267709A (ja) 2009-05-13 2009-05-13 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法

Publications (1)

Publication Number Publication Date
JP2010267709A true JP2010267709A (ja) 2010-11-25

Family

ID=43364456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009116520A Pending JP2010267709A (ja) 2009-05-13 2009-05-13 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法

Country Status (1)

Country Link
JP (1) JP2010267709A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015012098A1 (ja) * 2013-07-22 2015-01-29 ソニー株式会社 固体撮像素子および電子機器
US9076705B2 (en) 2011-08-19 2015-07-07 Kabushiki Kaisha Toshiba Method for manufacturing a solid-state imaging apparatus
US9331122B2 (en) 2013-08-07 2016-05-03 Kabushiki Kaisha Toshiba Solid-state imaging device with varied impurity concentration, method for manufacturing a solid-state imaging device, and camera module including a solid-state imaging device
JP2021048241A (ja) * 2019-09-18 2021-03-25 キヤノン株式会社 撮像素子及びその製造方法、及び撮像装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076705B2 (en) 2011-08-19 2015-07-07 Kabushiki Kaisha Toshiba Method for manufacturing a solid-state imaging apparatus
US10096640B2 (en) 2011-08-19 2018-10-09 Kabushiki Kaisha Toshiba Solid-state imaging apparatus and method for manufacturing the same
WO2015012098A1 (ja) * 2013-07-22 2015-01-29 ソニー株式会社 固体撮像素子および電子機器
JPWO2015012098A1 (ja) * 2013-07-22 2017-03-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US9871985B2 (en) 2013-07-22 2018-01-16 Sony Semiconductor Solutions Corporation Solid-state image pickup device and electronic apparatus including a solid-state image pickup device having high and low sensitivity pixels
US9331122B2 (en) 2013-08-07 2016-05-03 Kabushiki Kaisha Toshiba Solid-state imaging device with varied impurity concentration, method for manufacturing a solid-state imaging device, and camera module including a solid-state imaging device
JP2021048241A (ja) * 2019-09-18 2021-03-25 キヤノン株式会社 撮像素子及びその製造方法、及び撮像装置

Similar Documents

Publication Publication Date Title
JP6179865B2 (ja) 固体撮像装置及びその製造方法
JP5188441B2 (ja) 光電変換装置及び撮像システム
JP6406585B2 (ja) 撮像装置
US20080157150A1 (en) CMOS image sensor and method for manufacturing the same
US20090050997A1 (en) Solid-state image capturing device, manufacturing method for the solid-state image capturing device, and electronic information device
US8754458B2 (en) Semiconductor device, manufacturing method thereof, solid-state imaging device, manufacturing method thereof, and electronic unit
US7939859B2 (en) Solid state imaging device and method for manufacturing the same
JP5487798B2 (ja) 固体撮像装置、電子機器および固体撮像装置の製造方法
US20160079297A1 (en) Imaging device
CN1812112A (zh) 具有非平面晶体管的固态图像传感器设备及其制造方法
US8614113B2 (en) Image sensor and method of fabricating the same
JP5546222B2 (ja) 固体撮像装置及び製造方法
JP5508356B2 (ja) 固体撮像装置およびその駆動方法、固体撮像装置の製造方法、並びに電子情報機器
JP2008091788A (ja) 固体撮像装置及びその製造方法
JP2005072236A (ja) 半導体装置および半導体装置の製造方法
JP5272281B2 (ja) 固体撮像装置およびその製造方法、並びにカメラ
JP2006324482A (ja) 固体撮像装置及びその製造方法
JP2006287117A (ja) 半導体装置およびその製造方法
JP2010267709A (ja) 固体撮像装置、電子機器、固体撮像装置の製造方法および電子機器の製造方法
JPH11274461A (ja) 固体撮像装置とその製造方法
TW201628176A (zh) 固體攝像裝置及固體攝像裝置之製造方法
JP2005347740A (ja) 光電変換装置及び撮像システム
JP2010021253A (ja) 固体撮像素子の製造方法
JP2008016723A (ja) 固体撮像装置の製造方法および固体撮像装置
JP2004356246A (ja) 固体撮像素子の製造方法および固体撮像素子