KR20100073416A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 실시예에 따른 반도체 소자는 소스/드레인 영역이 형성된 기판; 상기 기판 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 메탈로 이루어진 게이트 전극; 및 상기 게이트 전극의 일측에 형성되는 스페이서;를 포함한다.
반도체 소자
Description
본 실시예는 반도체 소자 및 이의 제조 방법에 대해서 개시한다.
반도체 소자의 응용분야가 확장됨에 따라, 고집적 및/또는 고속도의 반도체 소자의 수요도 증가하고 있다. 반도체 소자의 집적도가 증가함에 따라, 디자인룰도 작아지고 있다. 디자인룰의 감소로 인하여, 전계효과 트랜지스터(FET)의 채널 길이와 폭도 유사하게 감소하였다.
채널폭의 감소는 단채널 효과를 야기하며, 단채널 효과는 소스/드레인 영역의 전위가 채널 영역에 심각하게 영향을 미치는 것을 말한다. 얕은 트렌치 소자 분리막을 사용하는 트랜지스터에서, 협소한 채널은 문턱전압을 감소시킨다.
그리고, 게이트의 길이가 짧아진다면 스위칭 스피드를 증가시킬 수 있으며, 또한 집적도를 높일 수 있지만, 누설전류가 증가하는 단점이 발생되고 있다. 또한, 폴리 실리콘으로 이루어진 게이트 전극의 경우 크리티컬 디멘젼(critical dimension)의 크기가 작아지면서 저항이 증가되는 단점이 있다.
본 실시예는 게이트 전극으로서 폴리 실리콘을 사용하는 대신에 구리와 같은 메탈을 게이트 전극으로 사용함으로써, 반도체 소자의 고집적화에 따른 게이트 전극의 저항 증가를 해결할 수 있는 반도체 소자 및 이의 제조 방법을 제안한다.
본 실시예에 따른 반도체 소자는 소스/드레인 영역이 형성된 기판; 상기 기판 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 메탈로 이루어진 게이트 전극; 및 상기 게이트 전극의 일측에 형성되는 스페이서;를 포함한다.
또한, 실시예의 반도체 소자는 기판에 형성된 SiGe층; 상기 SiGe층 상에 형성되고, 소스/드레인 영역이 형성된 실리콘 에피층; 상기 실리콘 에피층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 일측에 형성된 스페이서;를 포함한다.
또한, 실시예의 반도체 소자의 제조 방법은 기판을 에피텍시얼 성장시킴으로써, SiGe층을 형성하는 단계; 상기 SiGe층을 성장시킴으로써, 실리콘 에피층을 형성하는 단계; 상기 실리콘 에피층 상에, 게이트 절연막과 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측에 스페이서를 형성하는 단계;를 포함한다.
제안되는 바와 같은 본 실시예의 반도체 소자와 이의 제조 방법에 의해서, 반도체 소자가 고집적화되는 경향에 맞추어 게이트 전극의 저항을 낮출 수 있으며, 나아가 제조되는 반도체 소자의 성능을 향상시킬 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면이다.
도 1을 참조하면, 실시예의 반도체 소자는 기판(100) 내에 에피텍시얼 성장에 의해 형성되는 SiGe층(110)과, 상기 기판(100) 상에 형성되는 게이트 전극(142)을 포함한다.
상기 SiGE층(110)은 Si기판에 Ge 불순물이 주입된 상태에서 에피텍시얼 성장된 것이고, 상기 SiGe층(110) 상에는 Si기판에 대한 에피텍시얼 성장에 의한 Si기판(100)이 더 형성된다.
특히, 상기 SiGe층(110)은 게이트 전극 아래의 기판표며에 채널이 형성되었을 때, 기판측으로 향하는 누설전류의 발생을 억제시키기 위한 역할을 수행한다.
상기 게이트 전극(142)은 소자가 고집적화되더라도 그 저항의 증가를 줄일 수 있는 구리와 같은 메탈로 이루어지고, 상기 게이트 전극(142)의 양측에는 스페이서(143)가 형성된다.
소자에서의 누설 전류가 발생하는 것을 억제하기 위하여 상기 스페이서(143)는 질화막으로 형성될수 있으며, 상기 게이트 전극(142)과 기판(100) 사이에 형성되는 게이트 절연막(141)은 HfO2와 같이 높은 유전율(high-k dielectric)을 가지는 물질을 ALD(Atomic Layer Deposition)으로 증착형성된 것으로서, 게이트 전극으로서 구리와 같은 메탈을 사용함에 따라 채널 형성을 위한 게이트 절연막은 고 유전체로 이루어진다.
그리고, 상기 게이트 전극(142)의 일측에는 소자 분리막(101)이 형성되어 있으며, 상기 게이트 전극(142)의 일측 기판(100) 내에는 LDD구조의 소스/드레인 영역(130)이 형성되어 있다.
그리고, 상기 소스/드레인 영역(130)에는 후속되는 공정에 의한 컨택 플러그가 형성되는 경우에 저항을 낮추기 위한 실리사이드(131)가 형성된다. 도시되어 있지는 않지만, 상기 게이트 전극(142)의 상측에도 저항을 낮추기 위한 실리사이드가 선택적으로 형성될 수 있다.
다음으로, 이러한 구조의 반도체 소자를 제조하는 방법에 대해서 살펴보기로 한다.
도 2 내지 도 4는 본 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 반도체 기판(100)에 SiGe의 에피텍시얼 성장층을 형성한다.
즉, SiGe층(110)은 에피텍시얼 방법을 이용하여 형성할 수 있으며, 상기 SiGe층(110)은 실리콘 기판의 실리콘 물질과는 다른 격자 구조를 가지기 때문에, 기판 측으로 빠져나가는 누설 전류가 상기 SiGe층에 의하여 블럭킹될 수 있다.
상기 SiGe층(110)을 형성한 다음에는, 상기 SiGe층(110)상에 실리콘 에피층(120)을 형성한다.
그 다음, 도 3을 참조하면, 상기 실리콘 에피층(120)을 식각하여, 액티브 영역을 구분하는 소자 분리막(101)을 형성하고, 상기 기판(100) 상에 게이트 절연막(141)과 게이트 전극(142)을 형성한다.
상기 소자 분리막(101)은 기판 내에 트렌치를 형성한 다음 산화막을 갭필한 다음, 높은 평탄화를 위하여 ceria 슬러리를 이용한 CMP 공정을 수행한다.
기판 상에 게이트 절연막으로서 높은 유전율을 갖는 HfO2와 같은 물질을 형성한 다음, 게이트 전극으로서 사용될 구리와 같은 메탈을 ALD방법으로 증착 형성한다.
그리고, 메탈과 게이트 절연막을 패터닝하여, 도시된 바와 같은 구조의 게이트 전극(142)과 게이트 절연막(141)을 형성한다.
그리고, 상기 게이트 절연막(141)을 이온 주입 마스크로 이용하여, 상기 실 리콘 에피층(120)내에 소스/드레인 형성을 위한 이온주입을 수행한다.
그 다음, 도 4를 참조하면, 상기 게이트 전극(142)의 양측에 스페이서(144)를 형성하고, 상기 스페이서(143) 및 게이트 전극(142)을 이온 주입 마스크로 이용한 이온주입을 실시하여 실리콘 에피층(120)내에 LDD구조의 소스/드레인 영역(130)을 형성한다.
특히, 게이트 전극(142)이 구리와 같은 메탈로 이루어짐에 따라 누설전류의 발생억제에 보다 효율적인 질화막으로 상기 스페이서(143)를 형성한다.
그리고, 상기 소스/드레인 영역(130)에 실리사이드(131)를 형성한다.
이로써, 메탈로 이루어진 게이트 전극이 형성되고, 소자의 집적도가 점차 고집적화되더라도 게이트 전극의 저항이 크게 증가되는 것을 저감시킬 수 있게 된다.
도 5에는 다른 실시예에 따른 게이트 전극의 구조가 도시되어 있으며, 이를 참조하여 보면, 구리와 같은 메탈로 이루어진 게이트 전극(142)의 아래에는 게이트 절연막(141a)이 형성된다.
그리고, 게이트 전극(142)의 양측에는 상기 게이트 절연막(141a)과 동일한 물질인 고 유전체로 이루어진 제 1 스페이서(141b)가 더 형성될 수 있다. 상기 게이트 전극이 메탈로 이루어짐에 따라 게이트 전극으로 바이어스 전압 인가시에 발생될 수 있는 누설전류의 발생을 억제시키기 위하여, 상기 제 1 스페이서(141b)가 더 형성될 수 있다.
상기 제 1 스페이서(141b)는 질화막으로 이루어진 제 2 스페이서(143)와 게이트 전극(142) 사이에 형성된다.
전술한 바와 같은 실시예의 반도체 소자와 이의 제조 방법에 의해서, 반도체 소자가 고집적화되는 경향에 맞추어 게이트 전극의 저항을 낮출 수 있으며, 나아가 제조되는 반도체 소자의 성능을 향상시킬 수 있는 장점이 있다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
도 2 내지 도 4는 본 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 도면.
도 5는 다른 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
Claims (9)
- 소스/드레인 영역이 형성된 기판;상기 기판 상에 형성되는 게이트 절연막;상기 게이트 절연막 상에 형성되고, 메탈로 이루어진 게이트 전극; 및상기 게이트 전극의 일측에 형성되는 스페이서;를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극은 구리로 이루어지고,상기 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 절연막은 고유전체인 HfO2로 이루어지는 것을 특징으로 하는 반도체 소자.
- 기판에 형성된 SiGe층;상기 SiGe층 상에 형성되고, 소스/드레인 영역이 형성된 실리콘 에피층; 및상기 실리콘 에피층 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극의 일측에 형성된 스페이서;를 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 전극은 구리를 포함하는 메탈로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 스페이서는 상기 게이트 전극의 양측에 형성되는 제 2 스페이서와, 상기 제 2 스페이서와 상기 게이트 전극 사이에 형성되는 제 1 스페이서로 이루어지고,상기 제 1 스페이서는 상기 게이트 절연막과 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
- 기판을 에피텍시얼 성장시킴으로써, SiGe층을 형성하는 단계;상기 SiGe층을 성장시킴으로써, 실리콘 에피층을 형성하는 단계;상기 실리콘 에피층 상에, 게이트 절연막과 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 양측에 스페이서를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극은 구리를 포함하는 메탈로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 절연막은 HfO2를 포함하는 고유전체로 이루어지고,상기 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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