CN100505183C - 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管 - Google Patents

具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管 Download PDF

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Abstract

一种形成鳍式场效应晶体管的方法，包含下列步骤：形成鳍状物(205)；以及在该鳍状物(205)的第一末端上形成源极区(210)，并在该鳍状物(205)的第二末端上形成漏极区(215)。该方法进一步包含下列步骤：在该鳍状物(205)之上，在第一图案中形成具有第一半导电材料的假栅极(505)；以及在该假栅极(505)的周围形成介电层(605)。该方法亦包含下列步骤：去除该第一半导电材料，而在该介电层(605)中留下对应于该第一图案的沟槽(705)；减薄该沟槽(705)内露出的该鳍状物(205)的一部分；以及在该沟槽(705)内形成金属栅极(1005)。

Description

具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管
技术领域
本发明系大致有关晶体管，尤系有关鳍式场效应晶体管(Fin FieldEffect Transistor；简称FinFET)。
背景技术
对与超大规模集成电路半导体装置相关联的高密度及性能之不断增加的需求都需要有诸如小于100奈米(nm)的栅极长度设计线幅、高的可靠性、以及更高的制造速率。设计线幅减少到100奈米以下时，挑战了传统方法的极限。
例如，当传统的平面金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor；简称MOSFET)之栅极长度微缩到100奈米以下时，诸如源极与漏极间之过大的漏电流等的与短信道效应相关联之问题变得愈来愈难以克服。此外，由于载子移动性(carriermobility)下降及若干制程问题，而使其难以微缩传统的MOSFET以包含愈来愈小的装置特征部位。因而目前正在探究新的装置结构，以便可改善FET性能，并可进一步进行装置微缩。
双栅极MOSFET代表了已被视为接续现有平面MOSFET的候选结构之结构。在双栅极MOSFET中，可将两个栅极用来控制短信道效应。FinFET是一种呈现良好的短信道行为之最近开发出来的双栅极结构。FinFET包含在垂直鳍状物(fin)中形成的信道。可使用与传统的平面MOSFET所用的布局及制程技术类似之布局及制程技术来制造FinFET结构。
发明内容
根据本发明的实施例提供了一种使用诸如镶嵌制程而形成的窄体三栅极FinFET(narrow-bady tri-gate FinFET)。三栅极FinFET将具有比双栅极及单栅极装置较好的短信道控制，且在相同的面积中将具有比双栅极FinFET大的驱动电流。鳍状物信道的局部减薄将源极/漏极串联电阻值减至最小，同时控制短信道效应。可将根据本发明的镶嵌制程(damascene process)而形成之金属三栅极用来减少栅极电阻值并消除多晶硅空乏效应(poly depletion effects)。
将在下文的说明中部分地述及本发明的额外优点及其它特征，且对此项技术具有一般知识者在参阅下文的说明之后将易于部分地了解本发明的额外优点及其它特征，或可自本发明的实施中得知本发明的额外优点及其它特征。可实现并获得在最后的申请专利范围中明确地指出的本发明之优点及特征。
根据本发明，系以一种形成鳍式场效应晶体管的方法部分地实现前文所述的及其它的优点，该方法包含下列步骤：形成鳍状物；以及在该鳍状物的第一末端上形成源极区，并在该鳍状物的第二末端上形成漏极区。该方法进一步包含下列步骤：在该鳍状物之上在第一图案中形成包含第一结晶材料的假栅极；以及在该假栅极的周围形成介电层。该方法亦包含下列步骤：去除该第一结晶材料，以在该介电层中留下对应于该第一图案的沟槽；减薄该沟槽内露出的该鳍状物的一部分；以及在该沟槽内形成金属栅极。
根据本发明的另一态样，提供了一种三栅极鳍式场效应晶体管。该三栅极鳍式场效应晶体管包含进一步包含多个表面之鳍状物，且具有在邻接该鳍状物的每一末端处形成的源极区及漏极区。该三栅极鳍式场效应晶体管进一步包含在该等多个表面的三个表面上形成之金属栅极，其中系在形成该金属栅极之前，已经先将该鳍状物局部地减薄。
熟习此项技术者在参阅下文中之详细说明之后，将可易于了解本发明的其它优点及特征。所示出及说明的实施例提供了对被认为是实施本发明的最佳模式之解说。可在各种明显的点上对本发明进行修改，且所有此类的修改都将不脱离本发明的范围。因此，在本质上应将各图式视为举例性，而非限制性。
附图说明
前文中之说明系参照各附图，而在所有附图中，具有相同代号的组件可代表类似的组件。
图1示出可用来形成根据本发明的FinFET的鳍状物的绝缘层上覆硅(SOI)晶圆之各例示层；
图2A示出根据本发明的例示鳍状物；
图2B及图2C示出在根据本发明的图2A所示鳍状物邻接处形成之源极及漏极区；
图2D是根据本发明的图2A所示的例示鳍状物之剖面图；
图3A是根据本发明而在图2A所示的鳍状物上形成的牺牲氧化物层之剖面图；
图3B是去除根据本发明的图3A所示牺牲氧化物之剖面图；
图4A及图4B是根据本发明而在图3B所示鳍状物上形成的假氧化物及多晶硅层之剖面图；
图5A及图5B示出根据本发明而自图4B所示之多晶硅层形成假栅极；
图6示出根据本发明而在邻接图5A及图5B所示的假栅极处形成介电层；
图7示出根据本发明而去除图5A及图5B所示的假栅极以形成栅极沟槽；
图8示出根据本发明而减薄图7所示的栅极沟槽内露出之鳍状物；
图9示出根据本发明而在图7所示之栅极沟槽内形成栅极绝缘层；
图10A、图10B、及图10C示出根据本发明而在图9所示之栅极沟槽内形成金属三栅极；
图11示出根据本发明的另一实施例而在邻接鳍状物处形成钼间隔物；以及
图12示出根据本发明的另一实施例而在图11所示之该等钼间隔物内进行氮植入，以便形成被非对称地掺杂的FinFET栅极。
具体实施方式
下文中对本发明的详细说明将参照各附图。不同图式中之相同代号将识别相同的或类似的组件。此外，下文中之详细说明并不对本发明加以限制。而系以最后的申请专利范围界定本发明的范围。
根据本发明，提供了一种形成窄体三栅极FinFET之例示镶嵌制程。在该例示镶嵌制程中，可利用一层已在鳍状物之上形成的如多晶硅等的一层结晶材料形成假栅极。然后可在该假栅极周围、以及该FinFET鳍状物、源极及漏极区之上形成介电层。然后可去除该假栅极，以便在该介电层中产生栅极沟槽。然后可局部地减薄该沟槽内的该FinFET鳍状物之露出部分，以降低源极/漏极串联电阻值。然后可在所产生的该栅极沟槽中形成用来接触该鳍状物的三个表面之金属栅极，而完成该镶嵌制程。
图1示出根据本发明的一实施例而形成的绝缘层上覆硅(SiliconOn Insulator；简称SOI)晶圆(100)之剖面。根据本发明的SOI晶圆(100)可包含在基材(115)上形成的埋入氧化物层(110)。可在埋入氧化物层(110)上进一步形成鳍状物信道层(105)。鳍状物信道层(105)的厚度之范围可诸如自大约500埃(
Figure C200480040302D0007144050QIETU
)至大约2000埃，且埋入氧化物层(110)的厚度之范围可诸如自大约1000埃至大约3000埃。鳍状物信道层(105)及基材(115)可包含例如硅，但是亦可使用诸如锗等的其它半导电材料。
如图2A至图2D所示，可自鳍状物信道层(105)形成垂直鳍状物(205)。可形成宽度(w)范围为诸如10至50奈米的鳍状物(205)。可使用其中包括(但不限于)传统的微影及蚀刻制程之任何习知制程而自鳍状物层(105)形成鳍状物(205)。
如图2B及图2C所示，在形成鳍状物(205)之后，可在邻接鳍状物(205)的各别末端处形成源极(210)及漏极(215)区。可诸如在鳍状物(205)之上沉积一层半导电材料，而形成源极(210)及漏极(215)区。可利用诸如习知的微影及蚀刻制程而自该层半导电材料形成源极(210)及漏极(215)区。然而，熟习此项技术者当可了解，亦可将其它现有的技术用来形成源极(210)及漏极(215)区。例如，可在鳍状物层(105)中产生图案(Patterning)并蚀刻鳍状物层(105)，而形成源极(210)及漏极(215)区。源极(210)及漏极(215)区可包含诸如硅、锗、或硅-锗Si-Ge等的材料。在一实施例中，可使用SixGe(1-x)，其中x大约等于0.7。如图2D所示，然后可在鳍状物(205)、源极(210)、及漏极(215)的上表面上形成覆盖层(220)。覆盖层(220)可包含诸如氧化硅等的一种氧化物，且覆盖层(220)的厚度范围可自诸如大约150埃至大约700埃。
如图3A所示，在形成源极(210)及漏极(215)区之后，可在鳍状物(205)、源极(210)(未图标)、及漏极(215)(未图标)上形成一牺牲氧化物层(305)。可使用任何习知制程而在鳍状物(205)、源极(210)、及漏极(215)上形成牺牲氧化物层(sacrificial oxide layer)(305)。例如，在一些实施例中，可在鳍状物(205)、源极(210)、及漏极(215)上加热生长牺牲氧化物层(305)。如图3B所示，可使用诸如习知的蚀刻制程等的传统制程去除覆盖层(220)及牺牲氧化物层(305)，以自鳍状物(205)的侧壁去除缺陷。
如图4A所示，可使用习知制程而在鳍状物(205)、源极(210)、及漏极(215)上形成假氧化物(dummy oxide)(405)。例如，可在鳍状物(205)、源极(210)、及漏极(215)上加热生长假氧化物(405)。假氧化物(405)可包括诸如氧化硅等的氧化物，且其厚度范围可自大约50埃至大约150埃。进一步如图4B所示，可在鳍状物(205)、源极(210)、及漏极(215)之上形成多晶硅层(410)。多晶硅层(410)的厚度范围可自大约700埃至大约2000埃。可使用诸如化学机械研磨(Chemical Mechanical Polishing；简称CMP)制程研磨多晶硅层(410)，以便得到平坦的表面，而改善后续的栅极微影。如图5A及图5B所示，可使用诸如习知的图案产生及蚀刻制程等的习知制程而在多晶硅层(410)中界定假栅极(dummygate)(505)。
如图6所示，可使用诸如习知的沉积制程而在假栅极(505)之上形成介电层(605)。介电层(605)可包括诸如正硅酸四乙酯(TEOS)(tetraethylorthosilicate)或任何其它的介电材料。介电层(605)的厚度范围可诸如自大约1000埃至大约2500埃。如图6所示，然后可诸如使用CMP制程而将介电层(605)研磨到露出假栅极(505)的上表面。
如图7所示，然后可去除假栅极(505)及假氧化物(405)，而留下一栅极沟槽(705)。可使用诸如习知的蚀刻制程而去除假栅极(505)及假氧化物(405)。如图8所示，可减薄位于栅极沟槽(705)内露出之该鳍状物信道的一部分，以便产生局部减薄的区域(805)。可诸如经由对该鳍状物信道的选择性蚀刻，而减薄栅极沟槽(705)内露出的该鳍状物信道之该部分。如图9所示，然后可在栅极沟槽(705)中形成栅极绝缘层(910)。可使用传统制程而加热生长或沉积栅极绝缘层(910)。栅极绝缘层(910)可包括一氧化硅SiO、二氧化硅SiO2、氮化硅SiN、氮氧化硅SiON、二氧化铪HFO2、氧化锆ZrO2、氧化铝Al2O3、氧化铪硅HFSiO(x)、硫化锌ZnS、氟化镁MgF2、或其它高K值介质材料。
如图10A、图10B、及图10C所示，可在栅极绝缘层(910)之上的栅极沟槽(705)中形成金属栅极(1005)。可使用习知的金属沉积制程而在栅极沟槽(705)中形成金属栅极(1005)，并将金属栅极(1005)研磨到介电层(605)的上表面。金属栅极(1005)可包括诸如氮化钽TaN或氮化钛TiN等的金属材料，但是亦可使用其它的金属材料。如图10C所示，金属栅极(1005)沉积在鳍状物(205)的三面上，因而产生了一个三栅极FinFET。根据本发明的该三栅极FinFET将有比双栅极及单栅极装置较好的短信道控制。在相同的面积上，该三栅极FinFET也具有比双栅极FinFET大的驱动电流。该三栅极FinFET的金属栅极(1005)进一步也降低多晶硅空乏效应(poly depletion effects)与门极电阻值。
例示差异性掺杂式钼鳍状物栅极
图11至图12示出形成非对称钼FinFET栅极的例示制程。如图11所示，该例示制程开始时系在鳍状物(1105)上沉积钼，以便产生钼间隔物(1110)及(1115)。可根据前文中参照图1及图2所述的例示制程而形成鳍状物(1105)。钼间隔物(1110)及(1115)的厚度范围可诸如自大约200埃至大约1500埃。
在沉积钼之后，可经由植入不同浓度的氮，而以非对称方式掺杂间隔物(1110)及(1115)。在每一间隔物(1110)及(1115)中植入氮时，改变了与每一间隔物相关联的功函数(work function)。对间隔物(1110)及(1115)的非对称掺杂将形成双功函数(dual work function)，因而为所形成的FinFET产生非对称栅极。
在前文的说明中，述及了诸如特定的材料、结构、化学品、及制程等的许多特定细节，以便提供对本发明的彻底了解。然而，可在不依靠本说明书中明确述及的细节之情形下实施本发明。在其它的情形中，并未详细说明一些习知的处理结构，以免非必要地模糊了本发明的要点。于实施本发明时，可采用习知的微影、蚀刻、及沉积技术，因而本说明书中并未详细述及此类技术的细节。
在所揭示的本发明中，只示出且说明了本发明的较佳实施例及本发明的变化性之一些例子。我们当了解，可将本发明用于各种其它的组合及环境，且可在本说明书中述及的本发明的观念之范围内对本发明进行修改。

Claims (7)

1.一种形成鳍式场效应晶体管的方法，其特征在于：
形成鳍状物(205)；
在该鳍状物(205)的第一末端上形成源极区(210)，并在该鳍状物(205)的第二末端上形成漏极区(215)；
在该鳍状物(205)、该源极区(210)及该漏极区(215)的上表面上形成氧化物覆盖层(220)；
在形成该氧化物覆盖层(220)之后，在该鳍状物(205)、该源极区(210)及该漏极区(215)上形成牺牲氧化物层(305)；
去除该牺牲氧化物层(305)以自该鳍状物(205)侧壁去除缺陷；
在该鳍状物(205)之上在第一图案中形成具有第一半导电材料的假栅极(505)；
在该假栅极(505)的周围形成介电层(605)；
去除该第一半导电材料，而在该介电层(605)中留下对应于该第一图案的沟槽(705)；
减薄该沟槽(705)内露出的该鳍状物(205)的一部分；
在暴露于该沟槽(705)的该鳍状物(205)表面上形成栅极绝缘层(910)；以及
在该栅极绝缘层(910)上的该沟槽(705)内形成金属栅极(1005)。
2.如权利要求1所述的方法，其中该金属栅极(1005)接触该鳍状物(205)的至少三个表面，且其中该鳍式场效应晶体管包含三栅极鳍式场效应晶体管。
3.如权利要求1所述的方法，其中该介电层(605)包含正硅酸四乙酯，且其中该第一半导电材料包含多晶硅。
4.如权利要求1所述的方法，其中该栅极绝缘层(910)包含一氧化硅SiO、二氧化硅SiO2、氮化硅SiN、氮氧化硅SiON、二氧化铪HfO2、氧化锆ZrO2、氧化铝Al2O3、氧化铪硅、硫化锌ZnS及氟化镁MgF2的至少其中之一。
5.如权利要求1所述的方法，进一步包含下列步骤：
在形成该假栅极(505)之前，先在该鳍状物(205)之上形成假氧化物层(405)，
其中形成该假栅极(505)包含下列步骤：
在该鳍状物(205)之上沉积一层该第一半导电材料；以及
蚀刻该层第一半导电材料，以便在该第一图案中形成该假栅极(505)。
6.如权利要求1所述的方法，其中形成该金属栅极(1005)包含下列步骤：
在该沟槽(705)内沉积金属材料。
7.如权利要求1所述的方法，其中形成该牺牲氧化物层(305)包含下列步骤：
热生长该牺牲氧化物层(305)，以及
其中去除该牺牲氧化物层(305)以自该鳍状物(205)的侧壁去除缺陷包含下列步骤：
蚀刻该牺牲氧化物层(305)。
CNB2004800403026A 2004-01-12 2004-12-21 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管 Active CN100505183C (zh)

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