KR20080023180A - 집적 트랜지스터 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판; 상기 반도체 기판에 형성된 필러(pillar); 상기 필러를 에워싸는 게이트 트렌치(gate trench); 상기 필러의 상부 영역에 형성된 제 1 소오스/드레인(source/drain) 영역; 상기 게이트 트렌치의 바닥에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트 유전체; 상기 게이트 트렌치에서 상기 게이트 유전체 상에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트; 및 상기 게이트 트렌치에 인접한 상기 반도체 기판의 상부 영역에 형성된 적어도 하나의 제 2 소오스/드레인 영역;을 포함하는 집적 트랜지스터 장치를 제공한다. 본 발명은 또한 이에 대응하는 제조방법을 제공한다.
집적회로, 트랜지스터, 반도체, 필러(pillar), 게이트, 트렌치(gate trench), 소오스/드레인(source/drain), 유전체
Description
본 발명은 집적 트랜지스터장치 및 그 제조방법에 관한 것이다.
기판에 대한 집적 MOSFET 트랜지스터의 접합 누설은 장치 개발에 있어서 핵심적인 문제점이다. DRAM 응용 분야에 있어서, 예를 들면 이러한 매개변수들은 단지 단일 콘택(contact), 즉 비대칭 장치에 대하여 최적화되어야 한다. DRAM 응용 분야의 모든 장치들은 바디 콘택(body contact)이 필요하다.
최근에, FINCUT 또는 EUD 또는 이중 게이트장치들과 같은 비대칭 2차원 장치들, 비대칭 3차원 장치들이 DRAM 응용을 위해서 제안된바 있다. 그러나, 이 장치들은 모두 노드 접합(node juction)으로부터 기판에 이르기까지 비-게이트(non-gated) 직접 경로를 갖는다.
그러나, 용이하게 실행이 가능하고 만족스러운 해법은 아직까지 발견되지 않았다.
특허청구범위 제 1 항에서 청구하고 있는 본 발명의 제 1 실시 양태에 따르면, 본 발명은, 반도체 기판; 상기 반도체 기판에 형성된 필러(pillar); 상기 필러를 에워싸는 게이트 트렌치(gate trench); 상기 필러의 상부 영역에 형성된 제 1 소오스/드레인(source/drain) 영역; 상기 게이트 트렌치의 바닥에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트 유전체; 상기 게이트 트렌치에서 상기 게이트 유전체 상에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트; 및 상기 게이트 트렌치에 인접한 상기 반도체 기판의 상부 영역에 형성된 적어도 하나의 제 2 소오스/드레인 영역;을 포함하는 집적 트랜지스터 장치를 제공한다.
특허청구범위 제 10 항에서 청구하고 있는 본 발명의 제 2 실시 양태에 따르면, 본 발명은, 두께 x를 갖는 제 1 재료의 마스크 스트라이프(mask stripe)를 사용하여 반도체 기판에 제 1 및 제 2 절연 트렌치를 형성하고, 상기 마스크 스트라이프의 상부면에 대응하는 높이로 상기 제 1 및 제 2 절연 트렌치를 절연 재료로 채우는 단계; 두께 2x를 갖는 상기 제 1 재료의 마스크를 형성하는 단계로, 이때 상기 마스크는 상기 제 1 및 제 2 절연 트렌치와 상기 마스크 스트라이프를 부분적으로 노출시키는 윈도(window)를 갖는, 단계; 상기 윈도를 축소한 윈도에 대응하는 치수를 갖는 상기 윈도에서 두께 x를 갖는 상기 재료의 다른 마스크 스트라이프를 형성하는 단계; 상기 윈도에 배열되고 상기 마스크 스트라이프의 일부분에 의해서 분리된 제 1 및 제 2 윈도에서 상기 기판을 노출시키기 위하여 상기 마스크 스트라 이프, 마스크 및 다른 마스크 스트라이프를 두께 x만큼 식각하는 단계; 상기 마스크 스트라이프, 마스크 및 다른 마스크 스트라이프를 사용하여 적어도 하나의 식각 단계에 의해서 상기 필러를 에워싸는 상기 게이트 트렌치를 형성하는 단계; 상기 제 1 소오스/드레인 영역을 형성하는 단계; 상기 게이트 유전체를 형성하는 단계; 상기 게이트를 형성하는 단계; 그리고 상기 적어도 하나의 제 2 소오스/드레인 영역을 형성하는 단계;를 포함하는 집적 트랜지스터 장치의 제조방법을 제공한다.
특허청구범위 제 19 항에서 청구하고 있는 본 발명의 제 3 실시 양태에 따르면, 본 발명은, 트랜지스터를 포함하는 집적회로로서, 제 1 및 제 2 소오스/드레인 부분들; 그리고 상기 제 1 및 제 2 소오스/드레인 부분들 사이에서 기판 부분에 인접하게 배치된 제 1 게이트 전극을 포함하고, 상기 제 1 게이트 전극과 접촉하는 제 2 게이트 전극을 더 포함하며, 상기 제 1 및 제 2 게이트 전극은 상기 제 1 소오스/드레인 부분에 대하여 반대쪽에 배열된 집적회로를 제공한다.
특허청구범위 제 20 항에서 청구하고 있는 본 발명의 제 4 실시 양태에 따르면, 본 발명은, 트랜지스터를 포함하는 집적회로로서, 제 1 및 제 2 소오스/드레인 부분들; 상기 제 1 및 제 2 소오스/드레인 부분들 사이에 배치된 채널; 및 상기 채널에 인접한 게이트 전극;을 포함하며, 상기 채널을 따르는 단면 방향에서 볼 때 상기 게이트 전극은 상기 채널의 2개의 반대쪽 면들에 인접한 것을 특징으로 하는 집적회로를 제공한다.
특허청구범위 제 21 항에서 청구하고 있는 본 발명의 제 4 실시 양태에 따르면, 본 발명은, 제 1 및 제 2 트랜지스터들을 포함하며, 상기 트랜지스터들의 각각 은, 제 1 및 제 2 소오스/드레인 부분들; 상기 제 1 및 제 2 소오스/드레인 부분들 사이에 배치된 제 1 게이트 전극; 및 상기 제 1 트랜지스터의 제 1 소오스/드레인 부분과 상기 제 2 트랜지스터의 제 2 소오스/드레인 부분 사이에 배치된 제 2 게이트 전극;을 포함하며, 상기 제 1 및 제 2 게이트 전극은 서로 접촉하는 것을 특징으로 하는 집적회로를 제공한다.
본 발명은 pn 접합과 바디 영역 사이의 매개 영역이 게이트화되는 양태를 기초로 한다. 다른 양태는 채널 방향을 따르는 단면도에서 게이트 전극이 동일한 전위로 유지되는 채널의 2개의 대향하는 면들에 인접한 것이다.
바람직한 실시 예들은 각각의 종속항들에서 거론된다.
본 발명의 일 실시 예에 따르면, 유전체로 채워진 제 1 및 제 2 절연 트렌치가 상기 필러의 반대쪽 면들에 형성되는데, 상기 게이트 트렌치 및 게이트는 상기 제 1 및 제 2 절연 트렌치 내로 연장된다.
본 발명의 다른 실시 예에 따르면, 상기 제 1 및 제 2 소오스/드레인 영역들의 각각에 도전층이 형성되어 상기 제 1 및 제 2 절연 트렌치와 동일한 높이로 연장되고, 상기 게이트는 상기 높이로 연장되는 절연층으로 채워진다.
본 발명의 또 다른 실시 예에 따르면, 게이트 콘택이 상기 절연층 상에 형성되어 상기 절연층을 통해서 경로를 정한다.
본 발명의 또 다른 실시 예에 따르면, 상기 제 1 및 제 2 소오스/드레인 콘 택은 상기 도전층 상에 형성된다.
본 발명의 또 다른 실시 예에 따르면, 게이트 유전체 아래에서 상기 반도체 기판에 채널이 형성되는데, 이는 전류 유동방향에 수직한 방향으로 만곡된 상부면을 구비한다.
본 발명의 또 다른 실시 예에 따르면, 상기 필러는 만곡된 측벽들을 갖는다.
본 발명의 또 다른 실시 예에 따르면, 게이트 유전체 아래에서 상기 반도체 기판에 채널이 형성되는데, 이는 상기 게이트 유전체와 게이트에 의해서 덮히는 상부 코너들을 포함한다.
본 발명의 또 다른 실시 예에 따르면, 상기 적어도 하나의 제 2 소오스/드레인 영역에 대향하는 위치에서 상기 게이트 트렌치에 인접한 상기 반도체 기판의 상부 영역에 다른 제 2 소오스/드레인 영역이 형성된다.
본 발명은 기판에 대한 집적 MOSFET 트랜지스터의 접합 누설은 장치 개발에 있어서 핵심적인 문제점을 감안하여, 용이하게 실행이 가능하고 만족스러운 해법을 갖는 집적 트랜지스터 장치 및 그 제조방법을 제공할 수 있다.
도면들에 있어서, 동일한 참조부호들은 동등하거나 기능적으로 동등한 부품들을 나타낸다.
도 1 내지 도 18에 있어서, "(a)"는 평면도를 나타내고, "(b)"는 평면도인 "(a)"의 선 A-A를 따라 도시한 단면도를 나타내며, "(c)"는 평면도인 "(a)"의 선 B-B를 따라 도시한 단면도를 나타내며, "(d)"는 평면도인 "(a)"의 선 Ⅰ-Ⅰ를 따라 도시한 단면도를 나타내며, "(e)"는 평면도인 "(a)"의 선 Ⅱ-Ⅱ를 따라 도시한 단면도를 나타내며, 그리고 "(f)"는 평면도인 "(a)"의 선 Ⅲ-Ⅲ을 따라 도시한 단면도를 나타낸다.
도 1(a)~1(f) 내지 도 10(a)~10(f)는 본 발명의 제 1 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸다.
도 1(a)~1(f)는 절연 트렌치들(IT1,IT2)이 이산화규소와 같은 유전체 절연재료로 채워진 실리콘 반도체기판(1)을 나타낸 도면이다. 상기 절연 트렌치들(IT1,IT2)의 형성은 상기 기판(1)의 상부면(OF)에 제공된 질화규소 마스크 스트라이프(5)에 의해서 수행된다. 절연 트렌치들(IT1,IT2)을 형성하기 위한 식각단계 후에, 절연 충전재료가 증착되고 화학적 기계적 폴리싱단계에 의해서 처리되며, 이때 질화규소 마스크 스트라이프(5)가 폴리쉬 스톱(polish stop)으로서 사용된다. 그러므로, 질화규소 마스크 스트라이프(5)의 상부면과 절연 트렌치들(IT1,IT2)은 동일한 높이(L)를 갖는다. 질화규소 마스크 스트라이프(5)의 두께는 25~200nm이다.
비록 여기에 도시하지는 않았지만, 절연 트렌치들은 도 1(a)의 레이아웃의 나머지 두 측면들에 제공될 수 있다.
도 2(a)~2(f)에 도시된 부수적인 공정에 있어서, 하드 마스크(15)가 2x의 두께, 즉 그 아래에 놓이는 질화규소 마스크 스트라이프(5) 두께의 2배 두께를 갖는 도 1(a)~1(f)의 구조물에 형성된다. 바람직하게는, 상기 하드 마스크(15)의 재료는 질화규소로 이루어진다. 하드 마스크(15)는 윈도(window)(F)를 포함하는데, 이는 상기 질화규소 마스크 스트라이프(5)의 일부와 상기 절연 트렌치들(IT1,IT2)의 일부를 노출시킨다. 상기 하드 마스크 윈도(F)의 형성단계 동안에, 상기 절연 트렌치들(IT1,IT2)의 아래 산화물이 식각 종료점(endpoint) 탐지를 위해서 사용될 수 있다.
도 3(a)~3(f)에 도시된 다음 공정 단계에 있어서, 산화규소 선형 층(30)이 도 2(a)~2(f)에 도시된 구조물 위로 증착되고, 작은 윈도(window)(F')가 형성되도록 단지 상기 윈도(F)의 바닥에서 상기 산화물 선형 층(30)을 개방하기 위한 산화물 선형 스페이서 식각단계를 거친다. 그런 후에, 다른 질화규소 층(25)이 증착되고, 최종 두께 x, 즉, 상기 질화규소 마스크 스트라이프(5)의 두께 또는 상기 하드 마스크(15)의 두께의 절반 두께로 상기 작은 윈도(F')를 다시 식각한다.
그런 후에, 도 4(a)~4(f)에 도시된 바와 같이, 산화규소 선형 층(30)이 상기 식각 단계에서 스트라이프되고, 상기 식각 단계는 상기 하드 마스크(15)의 상부면에서 중단된다. 도 4(a)로부터 얻어지는 바와 같이, 상기 작은 윈도(F')의 연장부를 갖는 질화규소 스트라이프(25)가 추가되므로, 도 4(a)~4(f)의 공정상태는 도 2(a)~2(f)의 공정상태와는 다르다.
다음 공정 단계에 있어서, 전사 식각이 수행되는데, 이는 노출된 질화규소층들(5,15,25)이 도 5(a)~5(f)에 도시된 공정상태에서 나타나는 바와 같이 두께 x만큼 감소되는 것을 의미한다. 이러한 전사 식각 단계는 산화규소와 규소에 선택적으 로 질화규소를 식각한다. 그러므로, 상기 기판(1)을 노출하는 2개의 윈도들(W1,W2)이 상기 절연 트렌치들(IT1,IT2) 사이에 형성되고, 상기 윈도들(W1,W2)은 상기 질화규소 마스크 스트라이프(5)의 일부분에 의해서 분리된다.
도 6(a)~6(f)로부터 얻어지는 바와 같이, 결합된 산화규소/규소 식각단계가 게이트 트렌치(GW)를 형성하기 위해서 수행된다. 게이트 트렌치는 기판(1)에서 그리고 이웃하는 절연 트렌치들(IT1,IT2)에서 하나의 깊이를 갖는다. 그러므로, 식각은 산화규소에서 보다 빠르게 진행되어야만 한다.
이와는 달리, 산화규소 식각단계가 먼저 수행되고, 그런 후에 산화규소/규소 식각단계가 선택없이 수행된다.
상기 게이트 트렌치(GW)를 위한 식각공정은, 도 6(f)로부터 얻어지는 바와 같이, 상기 게이트 트렌치(GW)에 의해서 완벽하게 에워싸이는 상기 기판(1)에 필러(1a)를 형성한다. 상기 게이트 트렌치(GW)의 바닥 아래의 기판(1)에서, 트랜지스터장치의 채널이 형성된다.
상기 게이트 트렌치(GW)의 식각공정 후에, 상기 윈도들(W1,W2) 내로 임의 채널 임플란트(implants)가 상기 트랜지스터 채널(CH)의 특징들을 조정하기 위해서 수행된다.
도 7(a)~7(f)를 참조하면, 예를 들어 산화규소로 이루어진 게이트 유전층(40)이, 열적 산화 혹은 고-k 재료 증착 혹은 이들의 조합에 의해서, 상기 게이트 트렌치(GW)에서 노출된 실리콘 기판(1) 상에 형성된다. 그런 후에, 폴리실리콘 층(50)이 증착되어 상기 게이트 트렌치(GW) 내로 들어간다. 상기 게이트 트렌 치(GW)에서 폴리실리콘 층(50)이 형성될 트랜지스터 장치의 게이트를 형성한다. 게이트에 대한 재료는 폴리실리콘으로 한정되지 않으며, 금속과 같은 다른 도전성 재료들이 사용될 수 있다.
그런 후에, 다른 산화규소층(60)이 전체 구조물 위로 증착되고, 화학적 기계적 폴리싱 단계에 의해서 잔여 하드 마스크(15)의 상부면까지 다시 폴리싱된다. 이것은 도 7(a)~7(f)에 도시된 공정 상태를 유도한다.
도 8(a)~8(f)에 도시된 다음 공정 단계에 있어서, 산화규소/질화규소 식각단계가 수행되는데, 이는 도 7(a)~7(f)에 도시된 구조물로부터 두께 x의 상기 산화규소층(60) 및 나머지 두께 x의 상기 산화규소층(60)을 제거한다.
도 9(a)~9(f)를 참조하면, 상기 질화규소 마스크 스트라이프(5)의 노출된 부분들이 선택적인 식각단계에 의해서 스트라이프되고, 그런 후에 상기 필러(1a)에 제 1 소오스/드레인 영역(S)을 형성하고 상기 기판(1)의 표면(OF)에서 제 2 및 제 3 소오스/드레인 영역들(D1,D2)을 형성하기 위해서 기판(1)의 노출면 내로 이온주입이 수행된다. 그러면, 폴리실리콘 층(70)이 증착되고, 이웃한 절연 트렌치들(IT1,IT2)의 상부면의 높이(L)로 다시 폴리싱된다.
비록 제 2 및 제 3 소오스/드레인 영역들(D1,D2)의 하부 테두리가 상기 게이트 도전체 재료(50)의 상부 테두리 위에 위치하는 것으로 나타내었지만, 이것은 단지 예를 든 것이며, 제 2 및 제 3 소오스/드레인 영역들(D1,D2)의 하부 테두리는 상기 게이트 도전체 재료(50)의 상부 테두리 혹은 그 아래에 위치할 수 있다.
끝으로, 도 10(a)~10(f)에 도시된 바와 같이, 예를 들어 산화규소로 제조된 다른 절연층(100)이 전체 구조물 위로 증착되고, 그런 후에 소오스/드레인 콘택들(CD1,CD2), 소오스/드레인 콘택들(CS) 및 게이트 콘택(CG)이 상기 제 1 및 제 2 소오스/드레인 영역들(D1,D2), 상기 소오스/드레인 영역(S) 및 상기 게이트 영역(50)과 접촉하기 위해서 형성된다.
도 10에 도시된 바와 같이, 이러한 실시 예에 따른 장치의 채널(CH)는 전류 유동방향에 대하여 수직한 방향으로 평평한 상부면을 갖는다.
소오스/드레인 영역(D2) 뿐만아니라 소오스/드레인 콘택(CD2)은 임의적인 것이며, 필수적인 것은 아니다. 특히, 이러한 실시 예에 따른 트랜지스터가 대칭적으로 사용되는 경우에, 이러한 소오스/드레인 영역(D2)과 소오스/드레인 콘택(CD2)은 유용하다.
도 11(a)~11(f) 내지 도 13(a)~13(f)는 본 발명의 제 2 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면이다.
제 2 실시 예는 도 5(a)~5(f)에 도시된 공정상태로부터 출발한다.
도 11(a)~11(f)를 참조하면, 제 2 실시 예의 게이트 트렌치(GW')에 대한 식각공정은 산화규소/규소 식각단계부터 시작하는데, 이 단계에서는, 절연 트렌치들(IT1,IT2)에서 게이트 트렌치(GW')의 최종 깊이에 도달하는 반면에 실리콘 기판(1)에서 게이트 트렌치(GW')의 최종 깊이는 아직 도달되지 않도록, 산화규소를 규소보다 훨씬 빠르게 식각한다. 명백하게도, 이 식각 단계는 마스크로서 사용된 질화규소에 대하여 고도로 선택적이다.
그런 후에, 규소 식각단계는 산화규소와 질화규소에 대하여 고도로 선택적으 로 수행된다. 이러한 규소 식각단계에서, 기판(1)이 등방성으로 식각되고, 이는 도 12(a)~12(f)에 도시된 공정 상태를 초래한다.
특히, 이러한 식각 단계는, 도 12(e)에서 전류 유동방향에 대하여 수직하게 보여지는 바와 같이, 상기 필러(1a')의 측방향 세선화(thinning)를 야기하며, 이는 결국 만곡된 측벽들을 야기하며, 게이트 트렌치(GW') 아래에 채널 영역(CH')의 만곡면(1b')을 야기한다. 이러한 규소 세선화 단계에 의해서, 형성될 트랜지스터의 전기적 특징들이 폭넓은 방식으로 변할 수 있다.
도 12(a)~12(f)에 도시된 공정 상태 다음의 공정 상태는 도 7(a)~7(f) 내지 도 10(a)~10(f)에 도시된 공정 상태에 대응하며, 따라서 반복적인 설명은 생략한다. 단지 도 10(a)~10(f)에 도시된 공정 상태에 대응하는 공정 상태가 도 13(a)~13(f)에 도시된다.
도 14(a)~14(f) 내지 도 16(a)~16(f)는 본 발명의 제 3 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면이다.
이 실시 예는 도 5(a)~5(f)에 도시된 공정 상태에서 출발한다. 이러한 제 3 실시 예에서, 게이트 트렌치(GW')를 형성하기 위한 식각단계는 규소 식각단계와 함께 시작되는데, 이는 산화규소와 질화규소 위로 매우 선택적으로 수행되며, 도 14(a)~14(f)에 도시된 바와 같이 실리콘 기판(1)에 테이퍼진 게이트 트렌치(GW'') 를 형성한다.
그런 후에, 산화규소 식각단계가 수행되는데, 이는 규소보다 훨씬 빠르게 산화규소를 식각한다. 그 결과, 도 15(a)~14(f)에 도시된 바와 같은 공정 상태를 야 기하는데, 이는 게이트 트렌치(GW'')의 아래에 있는 채널 영역(CH'')이 만곡된 면(1c)을 갖는 것을 나타낸다. 그 곡률은 도 15(e)로부터 특별하게 얻어지는 바와 같이 제 2 실시 예의 표면(1b')의 곡률에 반대가 된다.
도 15(a)~15(f)에 도시된 공정 상태 다음의 공정 상태는 도 7(a)~7(f) 내지 도 10(a)~10(f)에 도시된 공정 상태에 대응하며, 따라서 반복적인 설명은 생략한다. 단지 도 16(a)~16(f)에 도시된 공정 상태에 대응하는 공정 상태가 도 10(a)~10(f)에 도시된다.
도 17(a)~(f) 내지 도 18(a)~(f)는 본 발명의 제 4 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면이다.
제 3 실시 예는 도 6(a)~6(f)에 도시된 공정 상태, 즉 게이트 트렌치(GW''')의 부분적인 형성 후에 출발한다.
도 17(a)~17(f)에 도시된 바와 같이, 산화규소 식각단계는 도 6(a)~6(f)에 도시된 바와 같은 공정 상태에 부수적으로 수행되는데, 이때 게이트 트렌치(GW''') 아래에 놓이는 채널(CH''')의 구석들(C)을 노출시킨다. 양호한 이해를 돕기 위해서, 도 17(c), 17(e) 및 17(f)에서, 점선은 도 6(a)~6(f)의 공정 상태, 즉 산화규소 식각단계 후를 나타낸다.
다음의 공정 단계들은 도 7(a)~7(f) 내지 도 10(a)~10(f)를 참조하여 설명한 바와 같은 공정 상태에 대응하며, 따라서 반복적인 설명은 생략한다.
단지 도 18(a)~18(f)에 도시된 최종 공정 상태는 도 10(a)~10(f)에 도시된 공정 상태에 대응한다.
도 18(e)를 통해서 얻어지는 바와 같이, 산화층(60')에 의해서 덮히는 게이트 영역(50')은 게이트 트렌치(GW''')의 아래에 놓이는 채널(CH''')의 상기 노출된 구석들(C)을 덮는다. 즉, 이 트랜지스터는 코너 장치 효과를 나타낸다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 그러므로, 본 발명은 본 발명을 수행하기 위한 최선의 모드로서 기재한 특정 실시 예로서 한정되지 않으며, 첨부된 특허청구범위 내에서 변형 가능한 모든 실시 예들을 포함할 것이다.
도 1(a)~1(f) 내지 도 10(a)~10(f)는 본 발명의 제 1 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃(layout)을 나타낸 도면;
도 11(a)~11(f) 내지 도 13(a)~13(f)는 본 발명의 제 2 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면;
도 14(a)~14(f) 내지 도 16(a)~16(f)는 본 발명의 제 3 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면; 그리고
도 17(a)~17(f) 내지 도 18(a)~18(f)는 본 발명의 제 4 실시 예에 따른 집적 반도체 구조물의 제조방법의 개략적인 레이아웃을 나타낸 도면.
Claims (21)
- 집적 트랜지스터 장치로서,반도체 기판;상기 반도체 기판에 형성된 필러(pillar);상기 필러를 에워싸는 게이트 트렌치(gate trench);상기 필러의 상부 영역에 형성된 제 1 소오스/드레인(source/drain) 영역;상기 게이트 트렌치의 바닥에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트 유전체;상기 게이트 트렌치에서 상기 게이트 유전체 상에 형성되고 상기 필러의 하부 영역을 에워싸는 게이트; 및상기 게이트 트렌치에 인접한 상기 반도체 기판의 상부 영역에 형성된 적어도 하나의 제 2 소오스/드레인 영역;을 포함하는 집적 트랜지스터 장치.
- 제 1 항에 있어서, 상기 필러의 대향하는 면들에 형성된 유전체로 채워진 제 1 및 제 2 절연 트렌치;를 더 포함하며, 상기 게이트 트렌치와 게이트는 상기 제 1 및 제 2 절연 트렌치 내로 연장되는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 2 항에 있어서, 상기 제 1 및 제 2 소오스/드레인 영역의 각각에 형성되고 상기 제 1 및 제 2 절연 트렌치와 동일한 높이로 연장되는 도전층;을 더 포함하 며, 상기 게이트 트렌치는 상기 높이로 연장되는 절연층으로 채워지는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 2 항에 있어서, 상기 절연층 상에 형성되고 상기 절연층을 통해서 경로를 취한 게이트 콘택(gate contact);을 더 포함하는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 2 항에 있어서, 상기 도전층 상에 형성된 제 1 및 제 2 소오스/드레인 콘택;을 더 포함하는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 1 항에 있어서, 상기 유전체 아래에서 상기 반도체 기판에 형성된 채널은 전류 유동방향과 수직한 방향으로 만곡된 상부면을 갖는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 1 항에 있어서, 상기 필러는 만곡된 측벽들을 갖는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 1 항에 있어서, 상기 게이트 유전체 아래에서 상기 반도체 기판에 형성된 채널은 상기 게이트 유전체 및 게이트에 의해서 덮힌 상부 코너들을 포함하는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 1 항에 있어서, 상기 적어도 하나의 제 2 소오스/드레인 영역에 대향하는 위치에서 상기 게이트 트렌치에 인접한 상기 반도체 기판의 상부 영역에 형성된 다른 제 2 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 집적 트랜지스터 장치.
- 제 1 항에 따른 집적 트랜지스터 장치의 제조방법으로서,(ⅰ) 두께 x를 갖는 제 1 재료의 마스크 스트라이프(mask stripe)를 사용하여 반도체 기판에 제 1 및 제 2 절연 트렌치를 형성하고, 상기 마스크 스트라이프의 상부면에 대응하는 높이로 상기 제 1 및 제 2 절연 트렌치를 절연 재료로 채우는 단계;(ⅱ) 두께 2x를 갖는 상기 제 1 재료의 마스크를 형성하는 단계로, 이때 상기 마스크는 상기 제 1 및 제 2 절연 트렌치와 상기 마스크 스트라이프를 부분적으로 노출시키는 윈도(window)를 갖는, 단계;(ⅲ) 두께 x를 갖는 상기 제 1 재료의 다른 마스크 스트라이프를 형성하는 단계로, 상기 다른 마스크 스트라이프는 상기 윈도를 축소한 윈도에 대응하는 치수를 갖는, 단계;(ⅳ) 상기 윈도에 배열되고 상기 마스크 스트라이프의 일부분에 의해서 분리된 제 1 및 제 2 윈도에서 상기 기판을 노출시키기 위하여 상기 마스크 스트라이프, 마스크 및 다른 마스크 스트라이프를 두께 x만큼 식각하는 단계;(ⅴ) 상기 마스크 스트라이프, 마스크 및 다른 마스크 스트라이프를 사용하여 적어도 하나의 식각 단계에 의해서 상기 필러를 에워싸는 상기 게이트 트렌치를 형성하는 단계;(ⅵ) 상기 제 1 소오스/드레인 영역을 형성하는 단계;(ⅶ) 상기 게이트 유전체를 형성하는 단계;(ⅷ) 상기 게이트를 형성하는 단계; 그리고(ⅸ) 상기 적어도 하나의 제 2 소오스/드레인 영역을 형성하는 단계;를 포함하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 다른 마스크 스트라이프를 형성하는 단계(ⅲ)는,상기 마스크 위로 선형 층(liner layer)을 증착하는 단계;상기 윈도에서 상기 축소한 윈도를 노출하기 위하여 상기 선형 층 상에서 스페이서 식각을 수행하는 단계; 그리고상기 다른 마스크 스트라이프를 형성하기 위해서 상기 제 1 재료를 증착하고 다시 식각하는 단계;를 포함하는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 게이트 트렌치를 형성하는 단계(ⅴ)는,상기 절연 트렌치들에서 상기 절연 재료를 상기 기판의 표면까지 다시 식각하는 단계; 및상기 절연 트렌치에서 상기 절연 재료와 상기 기판을 상기 게이트 트렌치의 깊이로 동시에 다시 식각하는 단계;를 포함하는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 게이트 트렌치를 형성하는 단계(ⅴ)는,상기 절연 트렌치들에서 상기 절연 재료를 상기 게이트 트렌치의 깊이까지 다시 식각하는 단계; 및상기 게이트 트렌치의 깊이보다 낮은 다른 깊이로 상기 기판을 다시 식각하는 단계;를 포함하는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 게이트를 형성하는 단계(ⅷ)는, 상기 게이트 트렌치에서 도전성 재료의 층을 증착시킨 후 다시 식각하는 단계로 이루어진 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 14 항에 있어서, 상기 게이트를 형성하는 상기 단계 후에, 상기 게이트 트렌치는 절연 층으로 채워지고, 상기 마스크와 상기 절연층은 상기 높이로 다시 식각되는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 15 항에 있어서,상기 마스크 스트라이프를 선택적으로 제거하는 단계;상기 기판에 상기 소오스/드레인 영역들을 형성하는 단계; 및상기 높이로 상기 도전층을 증착하여 다시 식각하는 단계;를 더 포함하는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 게이트 콘택은 상기 절연층 상에 형성되고 상기 절연층을 통해서 경로를 정하는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 제 10 항에 있어서, 상기 제 1 및 제 2 소오스/드레인 콘택은 상기 도전층 상에 형성되는 것을 특징으로 하는 집적 트랜지스터 장치의 제조방법.
- 트랜지스터를 포함하는 집적회로로서,제 1 및 제 2 소오스/드레인 부분들; 그리고상기 제 1 및 제 2 소오스/드레인 부분들 사이에서 기판 부분에 인접하게 배치된 제 1 게이트 전극을 포함하고,상기 제 1 게이트 전극과 접촉하는 제 2 게이트 전극을 더 포함하며, 상기 제 1 및 제 2 게이트 전극은 상기 제 1 소오스/드레인 부분의 반대쪽에 배열된 집적회로.
- 트랜지스터를 포함하는 집적회로로서,제 1 및 제 2 소오스/드레인 부분들;상기 제 1 및 제 2 소오스/드레인 부분들 사이에 배치된 채널; 및상기 채널에 인접한 게이트 전극;을 포함하며,상기 채널을 따르는 단면 방향에서 볼 때 상기 게이트 전극은 상기 채널의 2개의 반대쪽 면들에 인접한 것을 특징으로 하는 집적회로.
- 제 1 및 제 2 트랜지스터들을 포함하며, 상기 트랜지스터들의 각각은,제 1 및 제 2 소오스/드레인 부분들;상기 제 1 및 제 2 소오스/드레인 부분들 사이에 배치된 제 1 게이트 전극; 및상기 제 1 트랜지스터의 제 1 소오스/드레인 부분과 상기 제 2 트랜지스터의 제 2 소오스/드레인 부분 사이에 배치된 제 2 게이트 전극;을 포함하며,상기 제 1 및 제 2 게이트 전극은 서로 접촉하는 것을 특징으로 하는 집적회로.
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