KR101615422B1 - 대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성 - Google Patents

대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성 Download PDF

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Abstract

본 발명의 실시 예들은 반도체 구조를 형성하는 방법을 제공한다. 상기 방법은 유전체 층(201) 내부에 개구(311)를 생성하는 단계 ― 상기 유전체 층은 기판(101)의 상단에 형성되고 상기 개구는 기판에서 트랜지스터(110)의 채널 영역(102)을 노출시킴 ―; 상기 개구를 라이닝하고(lining) 상기 채널 영역을 덮는 일함수 층(401)을 증착하는 단계; 상기 일함수 층의 제1 부분(411)을 덮는 게이트 도체(610)를 형성하는 단계 ― 상기 일함수 층의 제1 부분은 상기 채널 영역의 상단에 있음 ―; 및 상기 일함수 층의 제2 부분을 제거하는 단계 ― 상기 일함수 층의 제2 부분은 상기 일함수 층의 제1 부분을 둘러싸고 있고 상기 일함수 층의 제2 부분의 제거는 상기 일함수 층의 제1 부분을 상기 일함수 층의 나머지 부분(412)으로부터 절연시킴 ― 를 포함한다.

Description

대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성{FORMING BORDERLESS CONTACT FOR TRANSISTORS IN A REPLACEMENT METAL GATE PROCESS}
본 출원서는 2011년 3월 25일에 출원된 미국 특허출원번호 13/073,151, 출원의 명칭 "대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성(FORMING BORDERLESS CONTACT FOR TRANSISTORS IN A REPLACEMENT METAL GATE PROCESS)"을 선출원으로하여 우선권 주장 출원을 하는 것이며, 상기 선출원은 본 명세서에서 전체가 참조로 포함된다.
본 발명은 일반적으로 반도체 디바이스(semiconductor device) 제조 분야에 관한 것이고 구체적으로는 대체 금속 게이트 공정에 의해 형성되는 트랜지스터를 위한 무경계 콘택(borderless contact) 형성 방법에 관한 것이다.
반도체 디바이스 제조 분야에서, 트랜지스터는 일반적으로 FEOL(front end of line) 기술로 제조된다. 고-k 금속 게이트(HKMG) 트랜지스터가 널리 사용되고 있는데, 종래의 폴리-베이스(poly-based) 트랜지스터보다 더 뛰어난 성능 때문이다. HKMG 트랜지스터를 제조하기 위해 여러 공정들이 개발되었으며, 그 중에서 GL-RMG(gate-last replacement metal gate) 공정이 가장 유망한 공정들 중 하나로 평가되고 있다.
일반적으로, 트랜지스터의 구조가 형성된 후에, 트랜지스터가 완전한 기능성을 갖추도록 하기 위해 도전성 콘택들이 트랜지스터의 소스, 드레인, 및/또는 게이트로 연결되도록 형성된다. 집적 회로(integrated circuitry)에서 디바이스 치수(device dimension)가 계속적으로 축소되는 상황에서, 도전성 콘택을 형성하기 위한 면적(real estate) 또한 점점 더 축소되고 있다. 그 결과, 디바이스에 경계가 없는 콘택들이, 일반적으로 더 적은 면적을 필요로 하는데, 트랜지스터와 같은 논리 구조들(logic structures)에 사용되고 있다.
그러나, 비-대체 금속 게이트(non-replacement metal gate: non-RMG) 공정으로 제조되는 트랜지스터를 위한 무경계 콘택 형성이 보여주는 가능성에도 불구하고, 비-RMG 공정에서 사용되는 접근법을 RMG 공정에 도입하는 데에는 아직 기술적 어려움이 존재한다. 예를 들면, GL-RMG 공정에서 무경계 콘택을 형성하기 위해 비-RMG 접근법을 적용할 때, 게이트 옆에 형성되는 스페이서들의 맨 윗부분이 RMG 공정 동안에 필연적으로 손상될(compromised) 수 있는데, 이 기술분야에서 알려진 바와 같이, 특히 그 내부의 더미 게이트를 제거하기 위해 게이트 영역(gate area)을 개방시키기 위해서(open up) 사용되는 연마 단계에서 발생한다. 또한, 그 무경계 콘택과 접촉을 피하기 위해서는 금속 게이트 자체뿐만 아니라 대체 금속 게이트 공정 동안에 증착되는 일함수 금속(work function metal)이 리세스될(recessed) 필요가 있을 것이다.
본 발명의 실시 예들은 반도체 구조(semiconductor structure)를 형성하는 방법을 제공한다. 상기 방법은 적어도, 기판에서 채널 영역(channel region)의 상단에 형성되는 희생 게이트와 그 희생 게이트 옆에 소스 및 드레인 영역들을 갖는 트랜지스터 구조를 제공하는 단계; 상기 희생 게이트를 둘러싸는 유전체 층(dielectric layer)을 형성하는 단계; 상기 희생 게이트를 제거하여 상기 유전체 층 내부에 개구(opening)를 생성하는 단계상기 개구는 상기 채널 영역을 노출시킴 ―; 상기 개구를 라이닝하는(lining) 일함수 층(work-function layer)을 증착하는 단계; 상기 일함수 층의 제1 부분 바로 상단에 게이트 도체(gate conductor)를 형성하는 단계 ― 상기 일함수 층의 제1 부분은 상기 채널 영역의 상단에 있음 ―; 및 상기 일함수 층의 제2 부분을 제거하는 단계 ― 상기 일함수 층의 제2 부분의 제거는 상기 일함수 층의 제1 부분을 상기 일함수 층의 나머지 부분으로부터 절연시킴 ― 를 포함한다.
한 실시 예에서, 상기 게이트 도체를 형성하는 단계는 상기 개구의 측벽들을 따라서 스페이서들을 형성하는 단계; 및 상기 스페이서들에 의해 둘러싸인 상기 개구를 도전성 재료(conductive material)로 채워서 상기 게이트 도체를 형성하는 단계를 포함한다.
또 다른 실시 예에서, 상기 일함수 층의 제2 부분을 제거하는 단계는 상기 게이트 도체를 형성하는 단계 후에 상기 스페이서들을 제거하는 단계; 및 상기 스페이서들 아래에 있는 상기 일함수 층의 제2 부분을 식각하는 단계를 포함한다.
한 실시 예에 따르면, 상기 스페이서들은 실리콘-질화물(SiN) 재료를 포함하고 상기 스페이서들을 제거하는 단계는 뜨거운 인 용액(a hot phosphorus solution)을 도포하여(applying) 상기 스페이서들을 식각하는 단계 ― 상기 뜨거운 인 용액은 상기 게이트 도체에 거의 또는 전혀 식각 효과를 일으키지 않음 ― 를 포함한다.
한 실시 예에서, 상기 일함수 층의 제2 부분을 식각하는 단계는 식각하는 단계에 방향성 식각 공정(directional etching process)을 적용하는 것을 포함하되, 상기 방향성 식각 공정은 상기 개구의 측벽들 옆에 있는 일함수 층의 높이를 낮추고 상기 게이트 도체의 높이를 낮춘다.
한 실시 예에 따르면, 상기 일함수 층은 티타늄-질화물(TiN) 층 또는 Al로 도핑된 TiN 층이고, 약 1nm에서 약 5nm 범위의 두께를 갖는다.
또한, 상기 유전체 층은 제1 유전체 재료로 이루어지고, 상기 방법은 상기 게이트 도체를 제2 유전체 재료로 덮는 단계를 더 포함하되, 상기 제2 유전체 재료는 상기 일함수 층의 제2 유전체 재료와 상기 스페이서들을 제거하여 생성된 공간을 채우고, 상기 제2 유전체 재료는 상기 도체 게이트를 덮고 상기 일함수 층의 제1 부분을 상기 일함수 층의 제2 부분 밖에 있는 상기 일함수 층의 나머지 부분으로부터 절연시킨다.
한 실시 예에서, 상기 방법은 상기 일함수 층의 나머지 부분을 제거하는 단계를 포함하며, 이 제거하는 단계는 상기 유전체 층의 제1 유전체 재료를 선택적으로 제거하여 상기 개구 옆에 있는 상기 일함수 층의 나머지 부분을 노출시키는 단계; 상기 노출된 일함수 층을 선택적으로 제거하는 단계; 및 상기 제2 유전체 재료를 둘러싸도록 새로운 유전체 층을 증착하여 상기 게이트 도체를 덮는 단계를 포함할 수 있다.
본 발명의 실시 예들은 또한 반도체 트랜지스터 구조를 제공하며, 상기 구조는 적어도 반도체 기판; 일함수 금속 층의 제1 부분 상단에 게이트 도체 ― 상기 일함수 금속 층의 제1 부분은 상기 반도체 기판 내부에 형성된 트랜지스터의 채널 영역 상단에 있음 ―; 및 상기 게이트 도체와 상기 일함수 금속 층의 제1 부분을 둘러싸는 유전체 재료를 포함한다.
본 발명은 이어지는 바람직한 실시 예들의 상세한 설명과 아래 내용의 첨부되는 도면들을 참조하면 더 완전히 이해할 수 있다.
도 1a 및 1b는 본 발명의 일 실시 예에 따라서 대체 금속 게이트와 무경계 콘택들을 갖는 트랜지스터를 형성하는 방법의 예시도이다.
도 2는 본 발명의 일 실시 예에 따라서, 도 1a에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 3은 본 발명의 일 실시 예에 따라서, 도 2에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 4는 본 발명의 일 실시 예에 따라서, 도 3에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 5는 본 발명의 일 실시 예에 따라서, 도 4에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 6은 본 발명의 일 실시 예에 따라서, 도 5에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 7은 본 발명의 일 실시 예에 따라서, 도 6에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 8은 본 발명의 일 실시 예에 따라서, 도 7에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 9는 본 발명의 일 실시 예에 따라서, 도 8에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 10a와 10b는 본 발명의 일 실시 예에 따라서, 도 9에서 도시된 단계에 이어서, 대체 금속 게이트와 무경계 콘택들을 갖는 트랜지스터를 형성하는 방법의 예시도이다.
도 11은 본 발명의 일 실시 예에 따라서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 12는 본 발명의 일 실시 예에 따라서, 도 11에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 13은 본 발명의 일 실시 예에 따라서, 도 12에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
도 14는 본 발명의 일 실시 예에 따라서, 도 13에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다.
예시의 단순화 및 명확화의 목적으로, 도면들 내 요소들은 일정한 비율에 맞추어 도시되지 않았다는 것을 인식할 수 있을 것이다. 예를 들면, 상기 요소들 일부의 치수는 명확화의 목적으로 다른 요소들의 치수에 비하여 과장될 수도 있다.
다음의 상세한 설명에서, 본 발명의 여러 실시 예들을 철저하게 이해할 수 있도록 하기 위해 여러 가지 구체적인 세부사항들이 제시될 것이다. 그러나, 본 발명의 실시 예들은 그러한 구체적인 세부사항들이 없이도 실시될 수 있다는 것을 이해할 필요가 있다.
본 발명의 본질 및/또는 실시 예의 표현이 모호해지는 것을 막기 위해, 다음의 상세한 설명에서, 이 기술분야에서 알려진 일부 처리 단계들 및/또는 동작들은 표현 및/또는 예시의 목적으로 함께 결합될 수 있으며 일부 예들에서는 상세하게 기술되지 않을 수 있다. 다른 예들에서, 이 기술분야에서 알려진 일부 처리 단계들 및/또는 동작들은 전혀 기술되지 않을 수도 있다. 또한, 일부 잘 알려진 디바이스 처리 기술들은 상세하게 기술되지 않을 수 있으며, 일부 예들에서는 본 발명의 본질 및/또는 실시 예들의 설명을 모호하게 하지 않기 위해 다른 게재된 논문, 특허, 및/또는 게재된 특허 출원서를 참조로 언급할 수도 있다. 다음의 설명들은 본 발명의 여러 실시 예들의 분명한 특징들 및/또는 요소들에 좀더 초점을 맞출 수 있다는 것을 이해할 필요가 있다.
도 1a와 1b는 본 발명의 일 실시 예에 따라서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 예를 들면, 상기 방법은 트랜지스터들(110 및 120)과 같은 하나 또는 그 이상의 트랜지스터들을 기판(101)의 상단에 형성하는 단계를 포함할 수 있다. 도 1a와 1b에서, 트랜지스터들(110 및 120)은 솟아 오른(raised) 소스 및 드레인(103)을 갖는 것으로 도시되며 채널 영역(102)를 통해서 실리콘-온-절연체(SOI) 기판(101)의 상단에 형성된다. 그러나, 이 기술분야에서 통상의 지식을 가진 자는 본 발명의 실시 예들은 위의 세부사항들(particulars)에 한정되지 않으며 기판(101)은 트랜지스터들을 형성하는 데 적합한 모든 반도체 기판일 수 있으며, 예를 들면, 벌크 실리콘 기판(bulk silicon substrate), 게르마늄-도핑 실리콘 기판(germanium-doped silicon substrate), 변형 실리콘 기판(strained silicon substrate), 매립형 산화물(BOX)을 갖는 기판, SSDOI(a strained silicon directly on insulator), 또는 부분 공핍형 실리콘-온-절연체(PDSOI) 기판이 포함된다는 것을 인식할 수 있을 것이다. 다른 종류의 기판이 사용될 수도 있다. 또한, 트랜지스터들(110 및 120)은 도 1a와 1b에 도시된 바와 같은 솟아 오른 소스 및 드레인 대신에 다른 종류의 소스 및 드레인을 가질 수도 있다. 다른 말로 하면, 본 발명의 실시 예들은 응용하는 데 있어서 솟아 오른 소스 및 드레인을 가진 트랜지스터에 한정되지 않는다. 또한, 트랜지스터들(110 및 120)은 이어지는 도면들에서 도시되는 바와 같이, 대체-금속-게이트(RMG) 공정을 통해서 그리고 특정한 GL-RMG 공정에서 형성될 수 있으며, 그렇다 하더라도 본 발명의 실시 예들은 다른 공정들을 통해서 형성된 트랜지스터들에도 적용될 수 있다.
본 발명의 실시 예는 도 1a에 도시된 구조부터 시작하며, 여기에서 트랜지스터들(110 및 120)은 처음에 채널 영역(102)의 상단에 희생 게이트들(111 및 121)을 포함하도록 형성된다. 희생 게이트들(111 및 121)은 솟아 오른 소스 및 드레인(103)에 의해 부분적으로 둘러싸일 수 있다. 한 실시 예에서, 스페이서들이 선택에 따라(optionally) 희생 게이트들(111 및 121)의 측벽들 옆에 그리고 솟아 오른 소스/드레인 영역들(103)의 상단에 형성될 수 있다. 예를 들면, 도 1b에 도시된 바와 같이, 일 세트의 스페이서들(102)이 희생 게이트(111)의 측벽들 옆에 형성될 수 있고 또 다른 세트의 스페이서들(122)이 희생 게이트(121)의 측벽들 옆에 형성될 수 있다. 이 기술분야에서 통상의 지식을 가진 자는 본 발명의 실시 예들이 위의 예들에 한정되지 않으며 도 1a와 1b의 다른 변형된 구조들이 본 발명의 정신에서 벗어나지 않고 사용될 수 있다는 것을 인식할 수 있을 것이다. 이어지는 설명에서, 일반성을 잃지 않고, 도 1a에 도시된 구조가 사용된다고 가정한다.
도 2는 본 발명의 일 실시 예에 따라서, 도 1a에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 더 구체적으로는, 상기 방법은, 증착을 통해서 예를 들면 기판(101)의 상단에 유전체 층(201)을 형성하는 단계를 포함할 수 있다. 유전체 층(201)은 희생 게이트들(111 및 121)의 높이보다 더 높아서 희생 게이트들(111 및 121)을 덮을 수 있는 두께가 되도록 증착될 수 있다. 유전체 층(201)은 실리콘-산화물, 질화물-산화물, 또는 다른 적합한 절연(insulating) 재료들로 이루어질 수 있다. 증착 이후에, 유전체 층(201)의 높이는, 희생 게이트들(111 및 121)이 그 다음 단계에서 제거될 수 있도록 하기 위한 준비로서, 예를 들어 화학적-기계적-연마(CMP) 공정을 통해서, 상단으로부터 희생 게이트들(111 및 121)을 노출시키도록 낮아질 수 있다. 상기 높이를 낮추는 공정은, 희생 게이트들(111 및 121)의 면과 동일 평면상에, 유전체 층(201)의 상단이 평면(210)이 되도록 만들 수 있다. CMP 공정 동안에 희생 게이트들(111 및 121)에 대한 일정 수준의 과연마(over-polishing)는 일반적으로 허용된다.
도 3은 본 발명의 일 실시 예에 따라서, 도 2에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 희생 게이트들(111 및 121)의 상단면(top surfaces)이 CMP를 통해서 노출되어, 희생 게이트들(111 및 121)은 선택적인(selective) 식각 공정을 통해서 제거될 수 있다. 예를 들면, 희생 게이트들(111 및 121)이 폴리실리콘으로 이루어져 있고 유전체 층(201)이 실리콘-산화물로 이루어져 있으면, SF6 및 HBr/O2를 사용하는 반응성 이온 식각(RIE) 공정을 사용하여 유전체 층(201)과 희생 게이트들(111 및 121) 아래의 채널 영역(102)에는 최소한의 영향을 주면서 희생 게이트들(111 및 121)만을 제거할 수 있다. 또 다른 예를 들면, 희생 게이트들(111 및 121)이 탄소(carbon)로 이루어져 있으면, H2 및 O2 애쉬(ash) 공정을 사용하여 희생 게이트들(111 및 121)을 선택적으로 제거할 수 있다. 어떤 실시 예에서는 게이트들(111 및 121) 아래의 게이트 유전체 층이 게이트들(111 및 121)의 제거 동안에 식각 정지 층(etch-stop layer)으로 사용될 수 있다. 또한, 선택적 식각 공정은 게이트들(111 및 121)의 제거로 인해 생성되는 개구들(311 및 321) 내의 측벽들에 부식을 최소화할 수 있도록 주의를 기울여 설계될 수 있다.
도 4는 본 발명의 일 실시 예에 따라서, 도 3에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 예를 들면, 이 단계 동안에, 금속과 같은 일함수 재료를 개구들(311 및 321) 안으로 증착시켜 컨포멀 층(401)을 형성할 수 있다. 이 단계의 목적(target)은, 채널 영역(102)의 상단에 있는, 게이트 유전체 층(도시하지 않음)의 상단에 일함수 재료 층을 형성하는 것이다. 따라서, 본 발명의 한 실시 예에 따르면, 비컨포멀 층들(non-conformal layers)을 형성하는 다른 방법들도 사용될 수 있는데, 단 그러한 비컨포멀 층의 형성이 개구들(311 및 321)의 상단에 가까운 영역들에서 피치-오프(pitch-off)를 일으키지 않는 한 사용될 수 있다. 만일 피치-오프가 발생하면, 그 피치-오프는 개구들(311 및 321)의 바닥에 일함수 재료를 증착하는 데 어려움을 가져올 수 있다. 일함수 층(401)은 개구들(311 및 321)의 바닥 및 측벽들과 유전체 층(201)의 상단면(210)을 덮는다. 일함수 층(401)은 예를 들어 티타늄-질화물(TiN), 또는 Al이 도핑된 TiN 및/또는 다른 적합한 임계 전압 조정 금속들로 이루어진 재료들을 포함하여 금속 층 또는 금속함유 층일 수 있다. 일함수 층(401)은 트랜지스터들(110 및 120)의 온-오프 임계값의 적정한 조정을 보장하는 적정 두께인 약 1nm에서 약 5nm 범위의 두께를 갖도록 증착될 수 있다.
도 5는 본 발명의 일 실시 예에 따라서, 도 4에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조의 단면도의 예시도이다. 더 자세하게는, 이 단계에서, 측벽 스페이서들(511 및 521)이 일함수 층(401) 옆의 개구들(311 및 321)의 측벽들에 형성될 수 있다. 측벽 스페이서들(511 및 521)의 형성은, 예를 들어 첫 번째로 일함수 층(401)을 덮는 일반적으로 컨포멀한 유전체 층을 증착하는 단계와 이어서 방향성 식각을 수행하여 개구(311)의 측벽들에서 스페이서들(511)만을 그리고 개구(321)의 측벽들에서 스페이서들(521)만을 남기고 상기 증착된 유전체 층의 대부분을 제거하는 단계를 통해서 이루어질 수 있다. 측벽 스페이서들(511 및 521)은 개구들(311 및 321)의 바닥을 덮는 일함수 층(401)의 상단에 약 3nm에서 약 10nm 사이의 충분한 폭을 갖도록 형성될 수 있으며 그렇게 하여, 도 8을 참조하여 아래에서 더 상세하게 기술되는 바와 같이, 스페이서들(511 및 521) 아래의 일함수 층(401)의 부분이 제거되면, 일함수 층(401)의 중앙 바닥 부분이 일함수 층(401)의 나머지 부분으로부터 적당하게 고립된다. 다른 말로 하면, 일함수 층(401)의 중앙 바닥 부분이 전기적으로 충분히 절연될 수 있다.
도 6은 본 발명의 일 실시 예에 따라서, 도 5에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 예를 들면, 이 단계 동안에, 게이트 도체로서 적합한 재료들을, 측벽들이 현재 스페이서들(511 및 521)에 의해 덮여있는, 개구들(311 및 321) 안으로 증착시킬 수 있다. 적합한 게이트 도체 재료들에는, 예를 들면, Al, Cu 또는 W가 포함되며 이들은 화학적 증착(CVD) 공정을 통해서 증착될 수 있다. 이와는 다른 실시 예에서, 게이트 도체 재료들은 개구들(311 및 321) 안으로 전착될(electroplated) 수도 있다. 상기 증착은, 이 기술분야에서 알려진 바와 같이, 적정 온도, 압력, 및 충분한 지속시간 아래에서 수행될 수 있으며, 그렇게 하여 게이트 도체 재료들이 개구들(311 및 321) 전체와 일함수 층(401)의 상단면을 덮을 수 있다. 증착에 이어서, CMP 공정이 수행되어, 유전체 층(201)의 상단면(210)에 있는 일함수 층(401)의 부분들을 제거하는 것을 포함하여 잉여 게이트 도체 재료들을 제거할 수 있고, 적어도 측벽 스페이서들(511 및 521)의 맨 윗부분을 제거할 수 있다. 상기 CMP 공정은 트랜지스터들(110 및 120)을 위한 게이트 도체(610 및 620)를 형성하고, 유전체 층(201)의 상단면(601)을 생성하며, 측벽 스페이서들(511 및 521)의 상단면(512 및 522)을 노출시킨다.
도 7은 본 발명의 일 실시 예에 따라서, 도 6에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 더 자세하게는, 이 단계 동안에, 측벽 스페이서들(511 및 521)이 노출된 상단면(512 및 522)을 통하여, 예를 들어 습식 식각 공정에 의해 제거될 수 있다. 다른 말로 하면, 측벽 스페이서들(511 및 521)이 게이트 도체(610 또는 620)와 개구(311 또는 321)의 측벽들 사이에서 제거되거나 떼어내질 수 있다. 한 실시 예에서, 뜨거운 인 용액(a hot phosphorus solution)이 실리콘-질화물(SiN)로 이루어진 스페이서들(511 및 521)의 제거에 사용될 수 있다. 뜨거운 인 용액은 SiN 재료에 선택적일 수 있으며 게이트 도체(610 및 620)의 재료들과 개구들(311 및 321)을 라이닝하는(lining) 일함수 재료(401)에는 식각 효과를 거의 또는 전혀 일으키지 않을 수 있다. 또 다른 실시 예에서, 스페이서들(511 및 521)은 산화물로 이루어질 수 있으며 스페이서들(511 및 521)을 제거하는 데 HF 공정이 사용될 수 있다. 다른 유형의 스페이서 재료들에는 그에 해당하는 제거 공정들이 사용될 수 있다. 측벽 스페이서들(511 및 521)의 제거는 개구들(712 및 722)을 생성하며, 이는 적어도 개구들(311 및 321)의 바닥 면을 덮는 일함수 층(401)의 부분들을 노출시킨다.
도 8은 본 발명의 일 실시 예에 따라서, 도 7에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 더 자세하게는, 본 발명의 실시 예는 트랜지스터(110 및 120)의 채널 영역들(102)의 바로 상단에 있는 일함수 층(401)의 적어도 일부를 제거하는 데 방향성 또는 이방성 식각 공정을 적용하는 것을 포함한다. 한 실시 예에서, 이방성 식각 공정은 게이트 도체들(610 및 620)에 의해 덮이지는 않지만 게이트 도체들(610 및 620)에 의해 덮이는 부분의 옆에 있는 일함수 층(401)의 부분을 제거하여, 일함수 층(401)의 (게이트 도체들(610 및 620)에 의해 덮이는) 중앙 기능 부분들(the central functional portions)(411 및 421)이 일함수 층(401)의 각각 나머지 부분(412 및 422)으로부터 전기적으로 절연되게 한다. 예를 들면, 일함수 층들(411 및 421)은 스페이서들(511 및 521)과 그 아래의 일함수 층의 제거로 인해 생성된 개구들(811 및 821)에 의해 각각 일함수 층들(412 및 422)로부터 절연될 수 있다. 또 다른 실시 예에서, 이방성 식각 공정은 게이트 도체들(610 및 620) 아래에 있는 부분들(411 및 421)을 제외한 일함수 층(401)의 나머지 부분을 제거하는 데 적용될 수 있다. 이방성 식각은 선택적이어서 게이트 도체들(610 및 620)에 식각 효과를 거의 또는 전혀 일으키지 않을 수 있다.
위의 식각 공정은, 게이트 도체들(610 및 620) 아래에 절연된 일함수 층들(411 및 421)을 생성하는 한편, 도 8에서 도시되는 바와 같이, 개구들(311 및 312)의 측벽들에 남아 있는 일함수 층들(412 및 422)의 높이를 낮아지게 한다. 일함수 층의 선택적 제거에 사용되는 식각액(etchant)의 선택성에 따라서(dependent upon), 게이트 도체들(610 및 620)의 높이도 또한, 어느 범위까지(to some extent) 낮아질 수도 있다.
도 9는 본 발명의 일 실시 예에 따라서, 도 8에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 이 단계 동안에, 유전체 재료(911)가 개구들(811 및 821) 안으로 증착되어, 게이트 도체들(610 및 620)과 각각 그 아래의 일함수 층들(411 및 421)이 개구들(311 및 321)의 측벽들을 라이닝하는(lining) 일함수 층(412 및 422)으로부터 절연되게 한다. 이 증착 이후에, 잉여 유전체 재료(911)는 예를 들어 CMP 공정을 통해서 제거되어 평평한 상단면(901)을 생성할 수 있다. 도 9에 도시된 바와 같이, 게이트 도체들(610 및 620)은 유전체 재료(911)에 의해 둘러싸일 수 있다. 유전체 재료(911)는 예를 들어 SiN 또는 다른 적합한 절연 재료들일 수 있다.
상기 CMP 공정은 도 9에서 도시된 바와 같이 유전체 재료(911)에 의해 계속 덮여 있는 게이트 도체들(610 및 620)을 노출시키지 않고 상단면(901)을 생성한다. 한 실시 예에서, 상기 CMP 공정은 아래쪽으로 수행되어 유전체 층(201)을 노출시키고 상단면(901)은 상단면(601)과 똑같다. 또 다른 실시 예에서, 상기 CMP 공정은 상단면(601)을 넘어서 아래쪽으로 B-B' 수준까지 연마하여 게이트 도체들(610 및 620)을 더 노출시키며, 이 경우에, 게이트 도체들(610 및 620)은 식각 정지 층으로 사용될 수 있다. 또 다른 실시 예에서, 상기 CMP 공정은 아래쪽으로 C-C' 수준까지 연마하여 게이트 도체들(610 및 620)과 일함수 층들(412 및 422)의 상단을 노출시킬 수 있다. 이 기술분야에서 통상의 지식을 가진 자는 위의 설명으로부터 다른 변형들이 본 발명의 정신을 벗어나지 않고 가능하다는 것을 인식할 수 있을 것이다.
도 10a와 10b는 본 발명의 일 실시 예에 따라서, 도 9에서 도시된 단계에 이어서, 트랜지스터를 위한 무경계 콘택을 형성하는 한 단계에 있는 구조 단면도의 예시도이다. 게이트 도체들(610 및 620)을 유전체 재료(911)로 덮은 후에, 또 다른 유전체 층(1001)이 선택에 따라 유전체 재료(911)의 상단에 증착될 수 있다. 상기 선택에 따른 유전체 층(1001)의 증착이 수행될 수 있는데, 이는 도전성 콘택들이 형성될, 트랜지스터들(110 및 120) 위로, 적당한 두께의 유전체 재료를 전체적으로 완전히 덮기 위해서이다.
예를 들면, 도 10a에서, 도전성 콘택들(1011 및 1021)은 식각-및-증착 공정을 통해서 트랜지스터들(110 및 120)의 소스 및/또는 드레인과 콘택되도록 형성될 수 있다. 본 발명의 한 실시 예에 따르면, 개구들(311 및 321)을 형성하는 게이트의 측벽들에서 일함수 층들(412 및 422)은 게이트 도체들(610 및 620) 아래에 있는 일함수 층들(411 및 421)로부터 절연되기 때문에, 도전성 콘택들(1011 및 1021)이 일함수 층들(412 및 422)과 콘택되도록 형성될지라도, 게이트 도체(610)와 소스/드레인 콘택(1011) 사이에서 또는 게이트 도체(620)와 소스/드레인 콘택(1021) 사이에서 단락(shorting)은 방지될 수 있다. 도 10b는 일함수 층들(412 및 422)이 상기 게이트 도체보다 너 높은 높이를 가져서 도전성 콘택들(1012 및 1022)과 직접 콘택되게 하는 또 다른 예이다. 그럼에도 불구하고, 이러한 콘택들은 단락의 우려가 없는데, 이는 게이트 도체들(610 및 620) 아래의 일함수 층들(411 및 421)이 측벽들에서 일함수 층들(412 및 422)로부터 절연되기 때문이다.
도 11은 본 발명의 일 실시 예에 따라서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 이 실시 예에서, 트랜지스터들(130 및 140)은, 도 1a에 도시된 트랜지스터들(110 및 120)처럼 솟아 오른 소스/드레인을 갖기 보다는, 기판(1101) 내부에서 각자의 채널 영역들 옆에 형성되는 소스/드레인 영역들(1102)을 포함하는 것으로 가정한다. 트랜지스터들(130 및 140)은, 대부분, 도 2~9에 도시된 단계들과 비슷한 단계들을 통해서 형성될 수 있다. 예를 들면, 트랜지스터(140)는 게이트 유전체 층을 통해 트랜지스터(140)의 채널 영역 상단에 있는 일함수 층 또는 일함수 금속(1111)의 상단에 형성된 게이트 도체(1112)를 가질 수 있다. 한 실시 예에 따르면, 일함수 금속(1111)은 유전체 재료(1113)에 의해 일함수 층 또는 금속(1114)의 나머지 부분으로부터 고립 및/또는 절연될 수 있다. 트랜지스터(120)와 유사하게, 트랜지스터(140)의 게이트 구조는 대체 금속 게이트 공정을 통해서 유전체 층(1201)에 의해 둘러싸여 형성된다.
도 12는 본 발명의 일 실시 예에 따라서, 도 11에서 도시된 단계에 이어서, 무경계 콘택을 갖는 트랜지스터를 형성하는 방법의 한 단계에 있는 구조 단면도의 예시도이다. 더 자세하게는, 이 단계 동안에, 트랜지스터들(130 및 140)의 게이트 구조를 둘러싸고 있는 유전체 층(1201)이 제거될 수 있고 그럼으로써 원래 유전체 층(1201) 내의 개구들의 측벽들을 따라서 형성되었던 일함수 금속(1114)을 노출시킨다. 한 실시 예에 따르면, 유전체 층(1201)의 제거 후에, 일함수 금속(1114)은, 도 13에 예시적으로 도시되는 바와 같이, 예를 들어 선택적 식각 공정을 통해서 벗겨질 수 있다. 게이트 금속(1112)을 둘러싸고 있지만 일함수 금속으로서 기능성을 제공하지 않는 일함수 금속(1114)의 제거는 트랜지스터들(130 및 140)의 기생 커패시턴스를 감소시키고, 그럼으로써 이들의 속도와 성능을 향상시킨다. 이어서, 새로운 유전체 재료 층(1301)이, 예를 들어 트랜지스터들(130 및 140)의 게이트 구조를 둘러싸는 증착을 통해서 형성될 수 있다. 이 새로운 유전체 층은 도 13에 도시된 유전체 층(1301)과 같이, 트랜지스터들(130 및 140)의 게이트 구조의 높이와 같은 두께를 갖도록 이루어지거나, 도 14에 도시된 유전체 층(1401)과 같이 그보다 더 두껍게 이루어질 수도 있으며, 이것은 그 내부에 도전성 콘택들을 형성해야 하는 필요에 달려 있다. 예를 들어, 도 14에 도시된 바와 같이, 도전성 콘택들(1411 및 1421)은 유전체 층(1401) 내부에 형성되어 트랜지스터들(130 및 140)의 소스 및/또는 드레인 영역들과 콘택될 수 있다. 도전성 콘택들(1411 및 1421)에 의해 콘택될 수 있는 일함수 금속은 없으며, 이는 게이트 도체(1112) 아래의 일함수 금속(1111)과 소스/드레인이 단락될(shorting) 가능성을 제거한다.
본 발명의 특정 특징들이 여기에 도시되고 기술되었지만, 많은 수정안들, 대안들, 변경안들 및 등가물들이 이 기술분야에서 통상의 지식을 가진 자들에 의해 이루어질 수 있다. 따라서, 첨부하는 청구항들은 그러한 모든 수정안들과 변경안들을 본 발명의 정신에 포함되는 것으로 커버할 의도가 있다는 것을 이해할 필요가 있다.

Claims (25)

  1. 반도체 디바이스 제조 방법에서, 유전체 층(201) 내부에 개구(311)를 생성하는 단계 ― 상기 유전체 층은 기판(101)의 상단에 형성되고 상기 개구는 상기 기판 내 트랜지스터(110)의 채널 영역(102)을 노출시킴 ―;
    상기 개구를 라이닝하고(lining) 상기 채널 영역을 덮는 일함수 층(a work-function layer)(401)을 증착하는 단계;
    상기 일함수 층의 제1 부분(411)을 덮는 게이트 도체(610)를 형성하는 단계 ― 상기 일함수 층의 상기 제1 부분은 상기 채널 영역의 상단에 있음 ―; 및
    상기 일함수 층의 제2 부분을 제거하는 단계 ― 상기 일함수 층의 상기 제2 부분은 상기 일함수 층의 상기 제1 부분을 둘러싸고 있음(도 8) ― 를 포함하되,
    상기 일함수 층의 상기 제2 부분의 제거는 상기 일함수 층의 상기 제1 부분을 상기 일함수 층의 나머지 부분(412)으로부터 절연시키는
    반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 게이트 도체를 형성하는 단계는:
    상기 개구의 측벽들을 따라서 측벽 스페이서들(511)을 형성하는 단계;
    상기 측벽 스페이서들에 의해 둘러싸인, 상기 개구를 도전성 재료로 채워서 상기 게이트 도체를 형성하는 단계(도 5 및 6); 및
    화학적-기계적-연마(CMP) 공정을 적용하여(도 6) 상기 유전체 층의 상단에 있는 상기 도전성 재료의 잉여분을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 방법은 상기 유전체 층 내부에 하나 또는 그 이상의 도전성 콘택들(1011, 1021, 1012, 1022)을 형성하는 단계를 더 포함하되, 상기 하나 또는 그 이상의 도전성 콘택들은 상기 트랜지스터의 솟아 오른(raised) 소스/드레인과 콘택되는
    반도체 디바이스 제조 방법.
  11. 기판(101) 내 채널 영역(102)의 상단에 형성되는, 희생 게이트(111, 121)를 갖는 트랜지스터 구조와, 상기 희생 게이트 옆에 소스 및 드레인 영역들(103)을 제공하는 단계;
    상기 희생 게이트를 둘러싸는 유전체 층(201)을 형성하는 단계;
    상기 희생 게이트를 제거하여 상기 유전체 층 내부에 개구(311, 321)를 생성하는 단계(도 3) ― 상기 개구는 상기 채널 영역을 노출시킴 ―;
    상기 개구를 라이닝하는(lining) 일함수 층(401)을 증착하는 단계;
    게이트 도체(610, 620)를 상기 일함수 층의 제1 부분(411) 바로 상단에 형성하는 단계 ― 상기 일함수 층의 상기 제1 부분은 상기 채널 영역 상단에 있음 ―; 및
    상기 일함수 층의 제2 부분을 제거하는 단계 ― 상기 일함수 층의 상기 제2 부분의 제거는 상기 일함수 층의 상기 제1 부분을 상기 일함수 층의 나머지 부분(412)으로부터 절연시킴 ― 를 포함하는
    반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 게이트 도체를 형성하는 단계는:
    상기 개구의 측벽들을 따라서 스페이서들(511, 521)을 형성하는 단계; 및
    상기 스페이서들에 의해 둘러싸인 상기 개구를 도전성 재료(610, 620)로 채워서 상기 게이트 도체를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
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  21. 제11항에 있어서, 상기 방법은 상기 유전체 층 내부에 하나 또는 그 이상의 도전성 콘택들(1011, 1021, 1012, 1022)을 형성하는 단계를 더 포함하되, 상기 하나 또는 그 이상의 도전성 콘택들은 상기 트랜지스터의 적어도 하나의 솟아 오른(raised) 소스/드레인 영역과 콘택되는
    반도체 디바이스 제조 방법.
  22. 삭제
  23. 반도체 기판(101);
    일함수 금속 층(401)의 제1 부분(411)의 상단에 위치한 게이트 도체(610, 620) ― 상기 일함수 금속 층의 상기 제1 부분은 상기 반도체 기판 내부에 형성된 트랜지스터(110, 120)의 채널 영역(102)의 상단에 있음 ―; 및
    상기 게이트 도체와 상기 일함수 금속 층의 상기 제1 부분을 둘러싸는 유전체 재료(911)를 포함하되,
    상기 유전체 재료를 둘러싸는 상기 일함수 금속 층의 제2 부분(422)을 더 포함하고 상기 일함수 금속 층의 상기 제1 부분으로부터 절연되는
    반도체 구조.
  24. 제23항에 있어서, 상기 일함수 금속 층의 상기 제2 부분의 옆에 그리고 상기 반도체 기판의 상단에 상기 트랜지스터의 솟아 오른(raised) 소스 및 드레인 영역들(103)을 더 포함하는
    반도체 구조.
  25. 제24항에 있어서, 상기 트랜지스터의 상기 솟아 오른(raised) 소스 또는 드레인과 콘택되는 적어도 하나의 도전성 콘택(1011, 1012, 1021, 1022)을 더 포함하되, 상기 적어도 하나의 도전성 콘택은 상기 유전체 재료 옆에 그리고 상기 일함수 금속 층의 상기 제2 부분과 콘택이 되게 형성되지만 상기 일함수 금속 층의 상기 제1 부분으로부터 절연되는(도 10a, 도 10b)
    반도체 구조.
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