CN110400751B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；形成第一层间介电层，以填充所述间隙并覆盖所述半导体衬底，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。本发明的方法能够降低插塞和栅极结构之间的介电常数，进而降低插塞和栅极结构之间的寄生电容，提高器件的AC性能。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。然而由于MOSFETs器件尺寸的不断缩小，导致短沟道效应(SCE)称为一个关键的技术问题。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
目前，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(FinFET)结构，FinFET器件在沟道电荷方便具有良好的栅极控制能力，并且在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出，由于其出色的静电控制能力，能够将CMOS扩展至超过7nm以下的节点。
尽管FinFET器件具有诸多的优点，但是其目前的制备方法和结构还是存在诸多的问题，例如，电连接FinFET器件的金属插塞和金属栅极结构之间形成的寄生电容越来越大，导致器件的AC性能严重降低，并且，随着器件尺寸越来越小，上述问题变得更加棘手。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；
形成第一层间介电层，以填充所述间隙并覆盖所述半导体衬底，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。
示例性地，形成所述间隙的方法包括：
提供半导体衬底，在所述半导体衬底上形成有虚拟栅极结构，在所述虚拟栅极结构的两侧壁上形成有间隙壁，在所述间隙壁的外侧形成有与所述间隙壁的顶面齐平的第二层间介电层，所述间隙壁的顶面低于所述虚拟栅极结构的顶面；
形成牺牲层，以覆盖所述间隙壁的顶面以及部分所述第二层间介电层；
形成所述第三层间介电层，以覆盖所述第二层间介电层，并且所述第三层间介电层位于所述牺牲层的外侧；
形成位于所述栅极结构两侧分别与源极和漏极电连接的所述插塞；
去除所述牺牲层，以形成所述间隙。
示例性地，所述栅极结构为金属栅极结构，在形成所述第三层间介电层之后，形成所述插塞之前，还包括以下步骤：
去除所述虚拟栅极结构以形成栅极沟槽，以及在所述栅极沟槽内形成所述金属栅极结构。
示例性地，形成所述间隙壁和所述第二层间介电层的方法包括：
在所述虚拟栅极结构的两侧壁上形成间隙壁；
在所述半导体衬底上形成第二层间介电层，所述第二层间介电层的顶面与所述虚拟栅极结构的顶面齐平；
回蚀刻去除部分所述第二层间介电层；
回蚀刻去除部分高度的所述间隙壁，以使所述间隙壁和所述第二层间介电层的顶面齐平。
示例性地，在形成所述间隙壁之后，形成所述第二层间介电层之前，还包括以下步骤：在所述虚拟栅极结构两侧的半导体衬底中分别形成源极和漏极。
示例性地，在形成所述间隙壁之前，还包括以下步骤：在所述虚拟栅极结构的侧壁上形成偏移侧墙。
示例性地，所述牺牲层的宽度大于所述间隙壁的宽度。
示例性地，所述牺牲层的材料包括使用原子层沉积法形成的氮化硅，所述间隙壁的材料包括低k氮化硅，其中，在使用刻蚀工艺去除所述牺牲层时，具有所述牺牲层相比所述间隙壁高的蚀刻选择比。
本发明另一方面提供一种半导体器件，包括：
半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；
填充所述间隙并覆盖所述半导体衬底的第一层间介电层，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。
示例性地，还包括：
形成在所述栅极结构的两侧壁上的间隙壁，在所述间隙壁的外侧形成有与所述间隙壁的顶面齐平的第二层间介电层，所述间隙壁的顶面低于所述栅极结构的顶面，其中，所述间隙壁和部分所述第二层间介电层位于所述间隙的底部下方；
位于所述第一层间介电层下方并覆盖所述第二层间介电层的所述第三层间介电层。
示例性地，在所述栅极结构两侧的所述半导体衬底中还分别形成有源极和漏极。
示例性地，在所述间隙壁和所述栅极结构之间还形成有偏移侧墙。
示例性地，所述间隙的宽度大于所述间隙壁的宽度。
本发明再一方面还提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明实施例的半导体器件及其制造方法，通过在电连接源极和漏极的插塞和栅极结构之间形成间隙，并利用第一层间介电层填充该间隙时形成空洞，从而降低插塞和栅极结构之间的介电常数，进而降低插塞和栅极结构之间的寄生电容，提高器件的交流(AC)性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1N示出了本发明一个具体实施方式的制造方法依次实施所获得的半导体器件的剖面示意图；
图2示出了本发明一个具体实施方式的半导体器件的制造方法的流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
因此，鉴于前述技术问题的存在，本发明提出一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：
步骤S1，提供半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；
步骤S2，形成第一层间介电层，以填充所述间隙并覆盖所述半导体衬底，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。
本发明的半导体器件的制造方法，通过在电连接源极和漏极的插塞和栅极结构之间形成间隙，并利用第一层间介电层填充该间隙时形成空洞，从而降低插塞和栅极结构之间的介电常数，进而降低插塞和栅极结构之间的寄生电容，提高器件的交流(AC)性能。
实施例一
下面，参考图1A至图1N对本发明的光子器件的制造方法做详细描述，其中，图1A至图1N示出了本发明一个具体实施方式的制造方法依次实施所获得的半导体器件的剖面示意图。
示例性地，本发明的半导体器件的制造方法包括以下步骤：
首先，执行步骤一，提供半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙。
所述半导体器件可以是本领域技术人员熟知的任何适合的器件，本实施例中主要以所述半导体器件为FinFET器件的情况为例对本发明的技术方案进行解释和说明。
具体地，如图1A所示，半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，如图1A所示，在半导体衬底100上形成有多个鳍片101，该鳍片101是竖直的设置在半导体衬底上的条状结构，例如，该些鳍片101平行设置在所述半导体衬底100的表面上，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组，鳍片的长度也可不相同。
在一个示例中，形成所述鳍片101的方法包括以下步骤：
在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述鳍片101的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底100，以形成所述鳍片101，然后去除掩膜层。
需要注意的是，形成所述鳍片101的方法仅仅是示例性的，并不局限于上述方法。
示例性地，在形成所述鳍片101之后，还包括在所述半导体衬底100的表面上形成隔离结构102的步骤，所述隔离结构102的顶面低于所述鳍片101的顶面。
在一个示例中，形成隔离结构102的方法包括以下步骤：
具体地，沉积隔离材料层，以完全填充鳍片之间的间隙，并对隔离材料层进行例如化学机械研磨的平坦化工艺。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。使用FCVD工艺则还可以选择性的对沉积的隔离材料层进行退火处理。隔离材料层的材料也可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
接着，回蚀刻所述隔离材料层，至所述鳍片的目标高度，以形成隔离结构，所述隔离结构102的顶面低于鳍片101的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
进一步地，在所述半导体衬底上形成有虚拟栅极结构，如图1B所示，在所述半导体衬底100上形成有横跨所述鳍片101的虚拟栅极结构104。其中虚拟栅极结构104均包括虚拟栅极介电层和虚拟栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片的虚拟栅极结构(或栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有虚拟栅极结构(或栅极结构)，并且该虚拟栅极结构(或栅极结构)还形成在隔离结构的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成虚拟栅极介电层和虚拟栅极材料层。
其中，所述虚拟栅极介电层可以选用常用的氧化物，例如SiO2，所述虚拟栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
然后图案化所述虚拟栅极材料层，以形成所述虚拟栅极结构104。其中，在图案化该虚拟栅极材料层之前，还包括在虚拟栅极材料层上形成硬掩膜层103的步骤。示例性地，该硬掩膜层103的材料可以是氮化硅或者氧化硅或它们的组合材料。
之后，还可以选择性地，如图1B所示，在所述虚拟栅极结构104的侧壁上形成偏移侧墙105，可选地，在所述虚拟栅极结构104上设置有硬掩膜层103时，所述偏移侧墙105还形成在该硬掩膜层103的侧壁上。
偏移侧墙105的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺例如化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
在一个示例中，形成所述间隙的方法包括以下步骤A1至步骤A5：
首先，步骤A1，如图1F所示，在所述虚拟栅极结构104的两侧壁上形成间隙壁106，在所述间隙壁的外侧的半导体衬底100上形成有与所述间隙壁106的顶面齐平的第二层间介电层108，所述间隙壁106的顶面低于所述虚拟栅极结构104的顶面。
在一个示例中，形成该间隙壁106和第二层间介电层108的方法包括以下步骤B1至B4：
首先，在步骤B1中，如图1C所示，在所述虚拟栅极结构104的两侧壁上形成间隙壁106，其中，在设置偏移侧墙105时，所述间隙壁106形成在偏移侧墙105的外侧壁上。
间隙壁106的材料包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁106可以具有不同的厚度，但从底表面开始测量，间隙壁106的厚度通常为10到30nm。
示例性地，在形成所述间隙壁之后，还包括：在所述虚拟栅极结构104两侧的半导体衬底100中形成源极1071和漏极1072。可选地，所述源极1071和漏极1072为外延层，其形成在虚拟栅极结构104两侧的鳍片中。可以采用本领域技术人员熟知的任何适合的方法形成该外延层。例如通过刻蚀所述虚拟栅极结构104两侧的部分所述鳍片101，以在预定形成源/漏极的区域形成凹槽；再在所述凹槽中选择性外延生长所述外延层。
对于PMOS，外延层的材料可以包括SiGe或其他可提供压应力的适合的材料；对于NMOS，外延层的材料可以包括SiC、SiP或其他可提供拉应力的适合的材料。
接着，在步骤B2中，如图1D所示，在所述半导体衬底100上形成第二层间介电层108，所述第二层间介电层108的顶面与所述虚拟栅极结构104的顶面齐平。
可以通过沉积第二层间介电层108以覆盖所述半导体衬底100以及所述虚拟栅极结构104，再利用平坦化工艺对该第二层间介电层108进行平坦化，以使所述第二层间介电层108的顶面与所述虚拟栅极结构104的顶面齐平，或者，在虚拟栅极结构104的顶面设置有硬掩膜层103时，平坦化后所述第二层间介电层108的顶面与所述硬掩膜层103的顶面齐平。
可以使用任何适合的沉积方法形成第二层间介电层108，包括但不限于化学气相沉积、物理气相沉积或者原子层沉积等方法。
第二层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第二层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
接着，在步骤B3中，如图1E所示，回蚀刻去除部分所述第二层间介电层108。
可以使用干法刻蚀或者湿法刻蚀回蚀刻所述第二层间介电层108较佳地，使用干法刻蚀，传统干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
回蚀刻后的所述第二层间介电层108的顶面低于所述虚拟栅极结构104的顶面。回蚀刻后的第二层间介电层108的厚度可以是任意适合的厚度，在此不作具体限制。
接着，在步骤B4中，如图1F所示，回蚀刻去除部分高度的所述间隙壁106，以使所述间隙壁106和所述第二层间介电层108的顶面齐平。
可以使用任意适合的干法刻蚀或者湿法刻蚀工艺进行该回蚀刻工艺，以去除部分高度的所述间隙壁106，其中，去除后的间隙壁106的顶面可以与第二层间介电层108齐平，也可以低于或者高于第二层间介电层108的顶面，但需使间隙壁106的顶面低于所述虚拟栅极结构104的顶面。
随后，进行步骤A2，如图1G所示，形成牺牲层109，以覆盖所述间隙壁106的顶面以及部分所述第二层间介电层108。
所述牺牲层109可以选用现有技术中常用的沉积方法，例如可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。本发明中优选原子层沉积(ALD)法。
所述牺牲层109的材料可以包括锗化硅、氮化硅、无定形碳或者其他适合的材料，该牺牲层109具有相对所述间隙壁、所述偏移侧墙、所述第二层间介电层和第三层间介电层高的刻蚀选择比。
在一个示例中，所述牺牲层109的材料可以包括原子层沉积方法沉积形成的氮化硅，而间隙壁106则包括低k氮化硅，例如，k值小于3.5的氮化硅，低k氮化硅相比原子层沉积方法沉积形成的氮化硅具有低的刻蚀速率，例如，低k氮化硅刻蚀速率约原子层沉积方法沉积形成的氮化硅的刻蚀速率约/>两者的刻蚀选择性之比是55，因此，在后续刻蚀去除牺牲层时，几乎不会对间隙壁106造成刻蚀。并且，间隙壁使用低k氮化硅同样也能起到降低介电常数进而降低寄生电容的作用。
示例性地，牺牲层109位于所述虚拟栅极结构104的外侧，例如所述牺牲层109紧靠所述偏移侧墙105，作为牺牲间隙壁。
较佳地，所述牺牲层109的宽度大于所述间隙壁106的宽度，也即所述牺牲层109完全覆盖所述间隙壁106。
进一步地，所述牺牲层109的顶面和所述虚拟栅极结构104的顶面齐平，在虚拟栅极结构104上设置有硬掩膜层103时，所述牺牲层109和所述牺牲层109的顶面齐平。
随后，在步骤A3中，如图1H所示，形成所述第三层间介电层110，以覆盖所述第二层间介电层108，并且所述第三层间介电层110位于所述牺牲层109的外侧。
具体地，可以先沉积第三层间介电层110覆盖所述半导体衬底，包括覆盖露出的第二层间介电层108、所述牺牲层109和所述虚拟栅极结构104，然后执行平坦化工艺(例如化学机械研磨)，停止于所述牺牲层109的顶面。
所述第三层间介电层110的材料选择与前述的第二层间介电层108相同的材料，也可以是不同的介电层材料，第三层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第三层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，在形成第三层间介电层110之后，进行以下步骤：如图1I所示，去除所述虚拟栅极结构以形成栅极沟槽111a，并在所述栅极沟槽内形成所述金属栅极结构111，如图1J所示。
可以使用本领域技术人员熟知的任何适合的方法去除所述虚拟栅极结构，包括去除依次虚拟栅极介电层和虚拟栅极材料层的步骤，可以使用干法刻蚀或者湿法刻蚀的方法去除该虚拟栅极结构。
在一个示例中，在设置有硬掩膜层时，可以依次去除硬掩膜层、虚拟栅极材料层和虚拟栅极介电层。
在一个示例中，在所述栅极沟槽111a中，形成金属栅极结构111，该金属栅极结构可以包括位于栅极沟槽底部的界面层，例如热氧化氧化硅，以及依次沉积形成在栅极沟槽底部和侧壁上的高k介电层、覆盖层、扩散阻挡层、功函数层，以及最后填充满该栅极沟槽的导电层，例如金属W。
随后，在步骤A4，形成位于所述栅极结构两侧分别与源极和漏极电连接的插塞，例如，如图1L所示，形成位于所述金属栅极结构111两侧分别与源极1071和漏极1072电连接的插塞112。
可以使用本领域技术人员熟知的任何适合的方法形成该插塞112，在一个示例中，形成所述插塞的方法包括：首先，如图1K所示，刻蚀形成贯穿所述第三层间介电层110和所述第二层间介电层108直到露出源极1071和漏极1072的通孔112a，可以使用干法刻蚀或者湿法刻蚀工艺刻蚀形成通孔112a。进一步地，所述通孔112a位于所述牺牲层109的外侧。接着，如图1L所示，在所述通孔中填充导电层，以形成插塞112，该导电层可以是金属，例如W、Cu等，在形成导电层之前还可以在通孔的底部和侧壁上形成例如TiN或TaN的扩散阻挡层。
在一个示例中，在形成所述通孔之后，形成插塞之前，还包括在所述通孔中露出的源极和漏极的表面形成金属硅化物层的步骤，可以在通孔的底部沉积形成例如含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的金属材料，然后利用退火工艺形成使金属和源极材料反应形成金属硅化物。
值得一提的是，可以在形成金属栅极结构之前形成该插塞，也可以在形成金属栅极结构之后形成该插塞。
随后，执行步骤A5，如图1M所示，去除所述牺牲层，以形成所述间隙1091。
根据牺牲层的材料使用适合的干法刻蚀或者湿法刻蚀工艺去除该牺牲层，该刻蚀工艺具有对牺牲层相比间隙壁106、第二层间介电层108和第三层间介电层110高的蚀刻选择比。
该间隙的深宽比可以使得后续沉积的顶部层间介电层在填充该间隙时形成填充空洞，例如可以使间隙的深宽比大于或等于4。
最后，执行步骤二，形成第一层间介电层，以填充所述间隙并覆盖所述半导体衬底，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。
可以通过例如化学气相沉积、物理气相沉积等沉积方法形成所述第一层间介电层113。
第一层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。其厚度并不局限于某一数值。
其中第一层间介电层113可以使用和前述的第二层间介电层以及第三层间介电层相同的材料，也可以为不同的材料。
具体地，如图1N所示，形成第一层间介电层113，以填充所述间隙并覆盖所述第三层间介电层110以及所述金属栅极结构111，其中，填充在所述间隙中的所述第一层间介电层113内形成有空洞114。
该空洞114是由于第一层间介电层113不能完全填充该间隙而造成的，在空洞中有空气。相比现有的插塞112和栅极结构之间是例如间隙壁和层间介电层作为寄生电容的介电质，本发明实施例中在插塞112和栅极结构之间使用具有填充空洞114的层间介电层替代部分间隙壁和层间介电层，由于空气的介电常数约为1，比间隙壁和层间介电层的介电常数均小，介电常数越小，电容越小，因此，通过本发明的方案能够降低插塞112和栅极结构(例如金属栅极结构111)之间的寄生电容，提高器件的AC性能。
可选地，还可以在沉积形成第一层间介电层113之后，对其进行平坦化工艺，以获得平坦的表面。
至此完成了对本发明的半导体器件的制造方法的关键步骤的描述，对于完整的半导体器件的制备还可以包括其他的步骤，在此不做一一赘述。
综上，本发明的半导体器件的制造方法，通过在电连接源极和漏极的插塞和栅极结构之间形成间隙，并利用第一层间介电层填充该间隙时形成空洞，从而降低插塞和栅极结构之间的介电常数，进而降低插塞和栅极结构之间的寄生电容，提高器件的交流(AC)性能。
实施例二
本发明还提供一种半导体器件，该半导体器件由前述实施例一中的方法制备获得。
下面，参考图1N对本发明实施例中的半导体器件做解释和说明，其中，对于和前述实施例一中相同的结构在此不做详细描述。
具体地，如图1N所示，本发明的半导体器件包括：半导体衬底100，在所述半导体衬底100上形成有栅极结构，以及位于所述栅极结构两侧分别与源极1071和漏极1072电连接的插塞112，在所述插塞112和所述栅极结构之间形成有间隙；填充所述间隙并覆盖所述半导体衬底100的第一层间介电层113，其中，填充在所述间隙中的所述第一层间介电层113内形成有空洞114。
示例性地，所述栅极结构可以是金属栅极结构，或者其他类型的栅极结构，例如多晶硅栅极。
本实施例中，所述栅极结构为金属栅极结构111。该金属栅极结构111可以包括位于栅极沟槽底部的界面层，例如热氧化氧化硅，以及依次沉积形成在栅极沟槽底部和侧壁上的高k介电层、覆盖层、扩散阻挡层、功函数层，以及最后填充满栅极沟槽的导电层，例如金属W。
进一步地，本发明的半导体器件还包括：形成在所述栅极结构的两侧壁上的间隙壁106，在所述间隙壁106的外侧形成有与所述间隙壁106的顶面齐平的第二层间介电层108，所述间隙壁106的顶面低于所述栅极结构的顶面，其中，所述间隙壁106和部分所述第二层间介电层108位于所述间隙的底部下方。其中，所述第二层间介电层108覆盖所述半导体衬底100。
示例性地，还包括：位于所述第一层间介电层113下方并覆盖所述第二层间介电层108的所述第三层间介电层110。
进一步地，在所述栅极结构两侧的半导体衬底中形成有源极1071和漏极1072。
示例性地，还包括位于所述栅极结构两侧分别与源极1071和漏极1072电连接的插塞112，其中，所述插塞贯穿所述第三层间介电层110和所述第二层间介电层108。
在一个示例中，在所述间隙壁106和所述栅极结构之间还形成有偏移侧墙105，该偏移侧墙105覆盖栅极结构的侧壁。
可选地，所述间隙的宽度大于所述间隙壁106的宽度。
值得一提的是，本发明实施例的半导体器件可以是FinFET器件或者其他类型的半导体器件，通常FinFET器件包括形成在半导体衬底100上的鳍片101，以及覆盖半导体衬底100并填充鳍片之间间隙的隔离结构102，其中，隔离结构的顶面低于鳍片的顶面，使得鳍片露出目标高度。进一步地，前述的栅极结构(例如金属栅极结构111)通常横跨所述鳍片101。
至此完成了对本发明的半导体器件的结构的介绍，对于完整的器件还可能包括其他的组成结构，在此不做一一赘述。
由于本发明的半导体器件在电连接源极和漏极的插塞和栅极结构之间形成有间隙，填充该间隙的第一层间介电层中形成有空洞，从而降低插塞和栅极结构之间的介电常数，进而降低插塞和栅极结构之间的寄生电容，提高器件的交流(AC)性能。
实施例三
本发明另一实施例中还提供了一种电子装置，包括前述的半导体器件，所述半导体器件根据前述的方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中，所述移动电话手机包括半导体器件，所述半导体器件包括：
半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；
填充所述间隙并覆盖所述半导体衬底的第一层间介电层，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (3)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，以及位于所述栅极结构两侧分别与源极和漏极电连接的插塞，在所述插塞和所述栅极结构之间形成有间隙；
形成第一层间介电层，以填充所述间隙并覆盖所述半导体衬底，其中，填充在所述间隙中的所述第一层间介电层内形成有空洞；
其中，形成所述间隙的方法包括：
提供半导体衬底，在所述半导体衬底上形成有虚拟栅极结构，在所述虚拟栅极结构的两侧壁上形成有间隙壁，在所述间隙壁的外侧形成有与所述间隙壁的顶面齐平的第二层间介电层，所述间隙壁的顶面低于所述虚拟栅极结构的顶面；
采取原子层沉积法形成牺牲层，以覆盖所述间隙壁的顶面以及部分所述第二层间介电层；所述牺牲层的宽度大于所述间隙壁的宽度；
形成第三层间介电层，以覆盖所述第二层间介电层，并且所述第三层间介电层位于所述牺牲层的外侧；
去除所述虚拟栅极结构以形成栅极沟槽，以及在所述栅极沟槽内形成所述栅极结构，所述栅极结构为金属栅极结构；
在所述第三层间介电层和第二层间介电层中形成位于所述栅极结构两侧分别与源极和漏极电连接的所述插塞；
使用刻蚀工艺去除所述牺牲层，以形成所述间隙；
在形成所述间隙壁之前，还包括以下步骤：在所述虚拟栅极结构的侧壁上形成偏移侧墙；
形成所述间隙壁和所述第二层间介电层的方法包括：
在所述虚拟栅极结构的两侧壁上形成间隙壁；
在所述半导体衬底上形成第二层间介电层，所述第二层间介电层的顶面与所述虚拟栅极结构的顶面齐平；
回蚀刻去除部分所述第二层间介电层；
回蚀刻去除部分高度的所述间隙壁，以使所述间隙壁和所述第二层间介电层的顶面齐平。
2.如权利要求1所述的制造方法，其特征在于，在形成所述间隙壁之后，形成所述第二层间介电层之前，还包括以下步骤：在所述虚拟栅极结构两侧的半导体衬底中分别形成源极和漏极。
3.如权利要求1所述的制造方法，其特征在于，所述牺牲层的材料包括使用原子层沉积法形成的氮化硅，所述间隙壁的材料包括低k氮化硅，其中，在使用刻蚀工艺去除所述牺牲层时，具有所述牺牲层相比所述间隙壁高的蚀刻选择比。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093019A1 (en) * 2011-10-13 2013-04-18 International Business Machines Corporation Finfet parasitic capacitance reduction using air gap
US20150243544A1 (en) * 2014-02-26 2015-08-27 International Business Machines Corporation Formation of air-gap spacer in transistor
US9735047B1 (en) * 2016-05-05 2017-08-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20170352657A1 (en) * 2016-06-03 2017-12-07 International Business Machines Corporation Air gap spacer for metal gates

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093019A1 (en) * 2011-10-13 2013-04-18 International Business Machines Corporation Finfet parasitic capacitance reduction using air gap
US20150243544A1 (en) * 2014-02-26 2015-08-27 International Business Machines Corporation Formation of air-gap spacer in transistor
US9735047B1 (en) * 2016-05-05 2017-08-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20170352657A1 (en) * 2016-06-03 2017-12-07 International Business Machines Corporation Air gap spacer for metal gates

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