CN105097465A - 半导体器件的制作方法 - Google Patents

Abstract

本发明提供了一种半导体器件的制作方法，其包括如下步骤：提供衬底；在衬底上形成伪栅；在伪栅的两个侧壁上均形成侧墙；对两个侧墙进行扩口处理；完全去除伪栅；在两个侧墙之间形成栅极。由上述内容可知，形成栅极的工艺窗口变大，在两个侧墙之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙之间，从而使形成的栅极的性能更好更稳定，缺陷更少。本发明的半导体器件的制作方法使得半导体器件的整体性能更稳定。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体集成电路制作技术领域，具体而言，涉及一种半导体器件的制作方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征关键尺寸一直在不断缩小，导致各种实际的限制和技术挑战开始出现。其中，栅极的形成过程是决定该栅极是否具有高介电常数的重要环节之一。目前，后栅工艺被广泛应用到半导体器件的制作中，下面具体描述采用后栅工艺制作半导体器件的具体步骤：

如图1至图4所示，首先，在衬底10上依次形成伪栅20和硬掩膜层21，进而形成如图1所示的基体结构；然后，在伪栅20和硬掩膜层21的侧壁上形成依次偏移侧墙壁34和主侧墙层35，进而形成如图2所示的基体结构；接下来，在伪栅20两侧的衬底10中形成源漏极(图中未示出)，并去除主侧墙层35和硬掩膜层21，进而形成如图3所示的基体结构，当然，也可以保留主侧墙层35；最后，去除伪栅20形成通孔，并在通孔中形成栅极40，进而形成如图4所示的基体结构。为使附图更简洁，图1至图4所示的基体结构均未绘制剖面线。

在上述制作方法中，栅极40的填充能力受到越来越大的挑战，尤其是针对栅极40的深宽比大于2的情况，通过在两偏移侧墙壁34之间沉积所形成的栅极40的性能不太可靠，易产生缺陷，此外，在同一条件下形成的多个栅极40的性能也不尽相同，导致同一半导体器件上的不同栅极40缺乏一致性，上述各结果均会导致半导体器件的整体性能不稳定。目前，针对上述问题还没有有效的解决办法。

发明内容

本发明旨在提供一种栅极的性能更好更稳定的半导体器件的制作方法。

为了实现上述目的，本发明提供了一种半导体器件的制作方法，包括如下步骤：提供衬底；在衬底上形成伪栅；在伪栅的两个侧壁上均形成侧墙；对两个侧墙进行扩口处理；完全去除伪栅；在两个侧墙之间形成栅极。

进一步地，进行扩口处理的步骤进一步包括：去除两个侧墙中的至少一个侧墙的第一部分，以使两个侧墙之间的部分或全部间隙变大，第一部分的所在位置位于对应的侧墙的背离衬底的一侧。

进一步地，去除侧墙的第一部分的步骤进一步包括：去除各侧墙的第一部分，两个第一部分的所在位置相对应。

进一步地，去除侧墙的第一部分的步骤进一步包括：侧墙在第一部分被去除之后形成导向面。

进一步地，导向面为平面结构。

进一步地，去除侧墙的第一部分的步骤进一步包括：第一部分的延伸长度大于或等于伪栅的延伸长度。

进一步地，进行扩口处理的步骤在完全去除伪栅的步骤之前实施。

进一步地，在形成侧墙之后并且在进行扩口处理之前还包括：去除伪栅的第二部分，伪栅被去除第二部分之后的剩余部分的高度小于侧墙的高度。

进一步地，各侧墙均包括：层间介质层和侧壁层，侧墙的侧壁层位于该侧墙的层间介质层和伪栅之间，第一部分位于侧壁层上。

进一步地，形成侧壁层的步骤进一步包括：两个侧壁层相对的表面彼此平行。

进一步地，各侧壁层均包括：偏移侧墙壁、主侧墙层以及位于偏移侧墙壁和主侧墙层之间的粘附层，侧壁层的偏移侧墙壁位于该侧壁层的主侧墙层和伪栅之间，偏移侧墙壁的高度小于粘附层的高度，第一部分位于粘附层上。

进一步地，形成栅极之后还包括：对栅极和侧墙进行平坦化。

进一步地，采用化学机械抛光的方式进行平坦化。

进一步地，采用干法刻蚀的方式进行扩口处理。

应用本发明的技术方案，由于在形成栅极之前，对两个侧墙进行扩口处理。至少使两个侧墙的开口部分被扩大，也就是说，两个侧墙至少在远离衬底的位置处的间隙变大，因此，形成栅极的工艺窗口变大，在两个侧墙之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙之间，从而使形成的栅极的性能更好更稳定，缺陷更少。此外，多个变大之后的工艺窗口在同一条件下形成的多个栅极的性能也基本相同，提高了该多个栅极的一致性。上述结果均会使得半导体器件的整体性能更稳定。由上述分析可知，本发明的半导体器件的制作方法使得半导体器件的整体性能更稳定。

附图说明

构成本申请的第一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了现有技术中在衬底上依次形成伪栅和硬掩膜层后基体的剖面结构示意图；

图2示出了在图1中伪栅和硬掩膜层的侧壁上形成依次偏移侧墙壁和主侧墙层后基体的剖面结构示意图；

图3示出了在图2中伪栅两侧的衬底中形成源漏极，并去除主侧墙层和硬掩膜层后基体的剖面结构示意图；

图4示出了去除图3中伪栅形成通孔并在通孔中形成栅极后基体的剖面结构示意图；

图5示出了根据本发明的半导体器件的制作方法的实施例的的流程示意图；

图6示出了图5流程示意图中，提供衬底后基体的剖面结构示意图；

图7示出了在图6中衬底上形成偏移侧墙壁预备层后基体的剖面结构示意图；

图8示出了在图7中衬底上形成偏移侧墙壁后基体的剖面结构示意图；

图9示出了在图8中衬底上形成主侧墙层以及粘附层后基体的剖面结构示意图；

图10示出了在图9中衬底上形成源漏极后基体的剖面结构示意图；

图11示出了在图10中衬底上形成层间介质层后基体的剖面结构示意图；

图12示出了在图11中衬底上进行平坦化后基体的剖面结构示意图；

图13示出了在图12中衬底上去除伪栅的第二部分后基体的剖面结构示意图；

图14示出了在图13中衬底上去除侧墙的第一部分后基体的剖面结构示意图；

图15示出了在图14中衬底上完全去除伪栅后基体的剖面结构示意图；

图16示出了在图15中衬底上形成栅极后基体的剖面结构示意图；

图17示出了在图16中衬底上进行平坦化后基体的剖面结构示意图；

图18示出了在图13中衬底上以另一种方式去除侧墙的第一部分后基体的剖面结构示意图。

其中，上述图中的附图标记如下：

10、衬底；20、伪栅；21、硬掩膜层；22、第二部分的所在位置；30、侧墙；31、第一部分的所在位置；32、层间介质层；33、侧壁层；34、偏移侧墙壁；35、主侧墙层；36、粘附层；40、栅极；41、偏移侧墙壁预备层；42、源漏极。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

正如背景技术中所介绍的，在半导体器件的制作过程中，通过在两偏移侧墙壁34之间沉积所形成的栅极40的性能不太可靠，易产生缺陷，此外，在同一条件下形成的多个栅极40的性能也不尽相同，导致同一半导体器件上的不同栅极40缺乏一致性，上述各结果均会导致半导体器件的整体性能不稳定。本申请的申请人针对上述问题进行研究，提出了一种半导体器件的制作方法。如图5所示，本申请的半导体器件的制作方法，包括如下步骤：

提供衬底10并在衬底10上形成伪栅20，进而形成如图6所示的基体结构，该图只是示出了衬底10的一部分以及一个伪栅20。上述衬底10可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。作为示例，在本实施例中，选用单晶硅作为衬底10的材料。上述伪栅20可以为多晶硅，形成上述伪栅20的工艺可以为化学气相沉积、溅射等。在形成上述伪栅20时，还会在伪栅20的顶部形成硬掩膜层21，以避免伪栅20受到后续工艺(例如离子注入)的损坏。需要说明的是，所提供衬底10的对应伪栅20的位置具有栅极介质层(图中未示出)，以在伪栅20和衬底10之间形成绝缘层。上述栅极介质层可以为本领域常见的介质材料。优选地，栅极介质层为High-K材料，更优选为HfO2、HfON和HfSiON中任一种或多种。在该步骤中，还可以在栅极介质层和伪栅20之间可以进一步设置粘附层(图中未示出)，以提高栅极介质层和伪栅20之间的结合强度。优选地，上述粘附层为TiN层。需要注意的是，在形成上述伪栅20之间可以先在衬底10中浅沟槽隔离结构等(图中未示出)。为了使附图更简洁，图6至图18所示的基体结构均未绘制剖面线。

完成上述步骤之后，在伪栅20的两个侧壁上均形成侧墙30，进而形成如图12所示的基体结构。下面详细说明侧墙30的形成过程：

首先，在图6所示的基体结构上设置一层偏移侧墙壁预备层41，进而形成如图7所示的基体结构，优选采用沉积的方法形成偏移侧墙壁预备层41。从该图中可以看出，偏移侧墙壁预备层41覆盖了硬掩膜层21和衬底10的上表面以及伪栅20的两个侧壁。偏移侧墙壁预备层41可以使用氮化硅或二氧化硅的材料，在本申请中使用的是氮化硅。完成上述步骤之后，去除位于硬掩膜层21和衬底10的上表面的偏移侧墙壁预备层41，这样，在伪栅20的两个侧壁上均形成偏移侧墙壁34，也就是说偏移侧墙壁34为两个，去除偏移侧墙壁34顶部的一部分以降低偏移侧墙壁34的高度，进而形成如图8所示的基体结构，由该图可以看出，偏移侧墙壁34的高度小于伪栅20的高度。上述去除部分偏移侧墙壁预备层41以及部分偏移侧墙壁34优选采用刻蚀的方式进行操作。侧墙30的侧壁层33位于该侧墙30的层间介质层32和伪栅20之间，优选地，第一部分位于侧壁层33上。

然后，在每个偏移侧墙壁34的外侧均形成主侧墙层35，进而形成如图9所示的基体结构，主侧墙层35的材料优先使用氮化硅。每个偏移侧墙壁34与其对应的主侧墙层35之间均设置有粘附层36，粘附层36能够提高偏移侧墙壁34与主侧墙层35的连接强度，也就是说，主侧墙层35更稳定的固定在偏移侧墙壁34的外侧。形成主侧墙层35以及粘附层36的具体操作在现有技术中比较常见，在此不再详述。由上述内容可知，主侧墙层35包括偏移侧墙壁34、粘附层36和主侧墙层35，也就是说，在伪栅20的任一侧壁上依次形成偏移侧墙壁34、粘附层36和主侧墙层35。侧壁层33的偏移侧墙壁34位于该侧壁层33的主侧墙层35和伪栅20之间，优选地，偏移侧墙壁34的高度小于粘附层36的高度，第一部分位于粘附层36上。由于粘附层36的硬度比较低，因此，对粘附层36进行刻蚀比较容易。

形成主侧墙层35之后，在位于每个主侧墙层35的外侧的伪栅20上进行离子注入以形成源漏极42，进而形成如图10所示的基体结构。同时，还可以在源漏极42上形成金属硅化物层(图中未示出)，以降低源漏极42和上方器件之间的接触电阻。形成上述金属硅化物的工艺可以为自对准金属硅化物工艺，及利用溅射或沉积方法，形成覆盖在源漏极42上方的钴、钛或镍等金属层，然后利用进行快速高温处理使金属与源漏极42中的衬底10反应，形成金属硅化物层。

源漏极42以及金属硅化物层形成之后，在图10所示的基体结构上设置一层层间介质层32，进而形成如图11所示的基体结构，优选采用沉积的方法形成层间介质层32。由该图可以看出，层间介质层32的顶部凹凸不平，此外，层间介质层32比较厚，层间介质层32的厚度(也可称为高度)大于伪栅20的高度。层间介质层32优选采用二氧化硅。层间介质层32能够隔离相邻的伪栅20，并且同时隔离源漏极42和之后形成的互联层。

形成层间介质层32之后，对层间介质层32进行平坦化处理，进而形成如图12所示的基体结构，在此过程中，硬掩膜层21被去除，从该图中可以看出，主侧墙层35的高度、伪栅20的高度以及层间介质层32的厚度相等。

上述步骤实施之后，即在伪栅20的两个侧壁上均形成侧墙30，也就是说，侧墙30包括层间介质层32和侧壁层33。该层间介质层32与侧壁层33能够形成良好的界面结合，避免在去除伪栅20′的过程中侧壁层33发生剥离。

形成侧墙30之后，去除伪栅20的第二部分，第二部分的所在位置22位于伪栅20的背离衬底10的一侧，也就是说，第二部分的所在位置22位于伪栅20的顶部。伪栅20被去除第二部分之后的剩余部分的高度小于侧墙30的高度，进而形成如图13所示的基体结构，从该图中可以看出，伪栅20的剩余部分的高度分别小于偏移侧墙壁34的高度、主侧墙层35的高度以及粘附层36的高度。当然，伪栅20的剩余部分的高度只要小于偏移侧墙壁34的高度、主侧墙层35的高度以及粘附层36的高度三者之一即可。在图13所示的基体结构中，伪栅20的剩余部分的顶部可以为下一步操作提供基准。上述主侧墙层35可以为本领域常见的介质材料，例如SiN或SiON等，形成上述主侧墙层35的工艺包括但不限于采用化学气相沉积、溅射等。需要注意的是，在形成上述主侧墙层35之前，可以在偏移侧墙壁34上形成PSR侧壁层，并在相邻PSR侧壁层之间的衬底10中形成应变硅层，从而形成PMOS晶体管。此时，主侧墙层35形成于PSR侧壁层上。

去除伪栅20的第二部分之后，对两个侧墙30进行扩口处理，优选地，对两个侧墙30之间的栅极形成空间的远离衬底10的一侧进行扩口处理，进而形成如图14所示的基体结构。当然，也可以对栅极形成空间的整体进行扩口处理，使得两个侧墙30之间的间隙全部扩大。从图14中可以看出，两个侧墙30之间的开口位置被扩大，也就是说，两个侧墙30至少在远离衬底10的位置处的间隙变大，因此，形成栅极的工艺窗口变大，在两个侧墙30之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙30之间，从而使形成的栅极的性能更好更稳定，缺陷更少。此外，多个变大之后的工艺窗口在同一条件下形成的多个栅极的性能也基本相同，提高了该多个栅极的一致性。上述结果均会使得半导体器件的整体性能更稳定。

进行扩口处理的步骤进一步包括：去除每个侧墙30的第一部分，以使两个侧墙30之间的部分间隙变大，其他间隙不变，第一部分的所在位置31位于对应的侧墙30的背离衬底10的一侧，也就是侧墙30的顶部。当然，作为可行的方案，也可以去除两个侧墙30中一个侧墙30的第一部分，同样使两个侧墙30之间的部分间隙变大，第一部分的所在位置31位于对应的侧墙30的背离衬底10的一侧。作为可行的方案，也可以通过上述两种方式使两个侧墙30之间的全部间隙变大。由于两个侧墙30之间的部分或全部间隙变大，因此，形成栅极的工艺窗口变大，在两个侧墙30之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙30之间，从而使形成的栅极的性能更好更稳定，缺陷更少。此外，多个变大之后的工艺窗口在同一条件下形成的多个栅极的性能也基本相同，提高了该多个栅极的一致性。上述结果均会使得半导体器件的整体性能更稳定。

如果去除各侧墙30的第一部分并且两个第一部分的所在位置31相对应的话，这种结构的侧墙30能够使形成在两个侧墙30之间的栅极更稳定，多个栅极的一致性更高。

由图14所示的基体结构可知，去除侧墙30的第一部分的步骤进一步包括：侧墙30在第一部分被去除之后形成导向面，导向面能够更好地引导形成栅极的离子进入两个侧墙30之间，使得形成在两个侧墙30之间的栅极更稳定，多个栅极的一致性更高。作为替代的方式，可以用图18所示的基体结构替代图14所示的基体结构，从图18所示的基体结构可以看出，扩口处理(也就是去除侧墙30的第一部分)之后，该侧墙30具有一个矩形的缺口，虽然这样结构的侧墙30同样提高了栅极的稳定性和一致性，但是，效果不如侧墙30在第一部分被去除之后形成导向面的好。

由图14所示的基体结构可知，导向面为平面结构，也就是说，导向面是斜面。这种结构能够更好地引导形成栅极的离子进入两个侧墙30之间。当然，作为可行的方案，导向面也可以是凸面结构或凹面结构，但是，这两种结构的所产生的效果不及平面结构。优选地，该导向面相对于竖直方向倾斜的角度为20至70度。

由图14所示的基体结构可知，去除侧墙30的第一部分的步骤进一步包括：第一部分沿伪栅20的延伸方向延伸，第一部分的延伸长度等于伪栅20的延伸长度。当然，如果侧墙30的延伸长度大于伪栅20的延伸长度，第一部分的延伸长度也可以大于伪栅20的延伸长度。上述结构使得栅极在整个延伸产度方向上都比较稳定。作为可行的方案，第一部分的延伸长度可以小于伪栅20的延伸长度，这样形成的栅极的稳定性在其延伸方向不是很稳定，但与现有技术比仍然提高了稳定性和一致性。

此外，采用干法刻蚀的方式进行扩口处理，也就是说，采用干法刻蚀的方式去除侧墙30的第一部分。采用干法刻蚀的方式能够很容易地控制去除第一部分之后在侧墙30上形成的结构。

此外，作为可行的实施方式，扩口处理(也就是去除侧墙30的第一部分的步骤)可以在完全去除伪栅20的步骤之后实施。这样做的劣势是，在去除侧墙30的第一部分时，对侧墙30进行刻蚀的离子会与两侧墙30之间的衬底10接触，使得之后形成栅极的性能不稳定，缺陷大，伪栅20无法起到保护其对应的衬底10的作用。

形成侧壁层33的步骤进一步包括：两个侧壁层33相对的表面彼此平行。这样制作出来的栅极的横截面为矩形，这种结构的栅极应用更广泛。

去除每个侧墙30的第一部分之后，完全去除伪栅20，进而形成如图15所示的基体结构，然后，在两个侧墙30之间形成栅极40，进而形成如图16所示的基体结构，上述栅极40可以为功函数金属材料，例如TiN等，形成上述栅极40的工艺可以为化学气相沉积或溅射等。上述工艺为本领域现有技术，在此不再赘述。

形成栅极40之后，对栅极40和侧墙30进行平坦化，进而形成如图17所示的基体结构，由图17所示的基体结构可以看出，主侧墙层35的高度、栅极40的高度以及层间介质层32的厚度相等，这样得到的栅极40的稳定性更高。优选地，采用化学机械抛光的方式进行上述平坦化。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：由于在形成栅极40之前，对两个侧墙30，进行扩口处理，也就是说，至少对两个侧墙30之间的栅极形成空间的远离衬底10的一侧进行扩口处理。至少使两个侧墙30的开口部分被扩大，也就是说，两个侧墙30至少在远离衬底10的位置处的间隙变大，因此，形成栅极的工艺窗口变大，在两个侧墙30之间形成栅极时，用于形成栅极的离子会更容易且更均匀地进入两个侧墙30之间，从而使形成的栅极的性能更好更稳定，缺陷更少。此外，多个变大之后的工艺窗口在同一条件下形成的多个栅极的性能也基本相同，提高了该多个栅极的一致性。上述结果均会使得半导体器件的整体性能更稳定。由上述分析可知，本发明的半导体器件的制作方法使得半导体器件整体性能更稳定。由上述分析可知，本申请的半导体器件的制作方法使得半导体器件的整体性能更稳定。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体器件的制作方法，其特征在于，包括如下步骤：

提供衬底；

在所述衬底上形成伪栅；

在所述伪栅的两个侧壁上均形成侧墙；

对两个所述侧墙进行扩口处理；

完全去除所述伪栅；

在两个所述侧墙之间形成栅极。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，进行所述扩口处理的步骤进一步包括：去除所述两个侧墙中的至少一个所述侧墙的第一部分，以使所述两个侧墙之间的部分或全部间隙变大，所述第一部分的所在位置位于对应的所述侧墙的背离所述衬底的一侧。

3.根据权利要求2所述的半导体器件的制作方法，其特征在于，去除所述侧墙的第一部分的步骤进一步包括：

去除各所述侧墙的第一部分，两个所述第一部分的所在位置相对应。

4.根据权利要求2所述的半导体器件的制作方法，其特征在于，去除所述侧墙的第一部分的步骤进一步包括：所述侧墙在第一部分被去除之后形成导向面。

5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述导向面为平面结构。

6.根据权利要求2所述的半导体器件的制作方法，其特征在于，去除所述侧墙的第一部分的步骤进一步包括：

所述第一部分的延伸长度大于或等于伪栅的延伸长度。

7.根据权利要求1所述的半导体器件的制作方法，其特征在于，进行所述扩口处理的步骤在完全去除所述伪栅的步骤之前实施。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，在形成所述侧墙之后并且在进行所述扩口处理之前还包括：

去除所述伪栅的第二部分，所述伪栅被去除所述第二部分之后的剩余部分的高度小于所述侧墙的高度。

9.根据权利要求2所述的半导体器件的制作方法，其特征在于，各所述侧墙均包括：层间介质层和侧壁层，所述侧墙的侧壁层位于该侧墙的层间介质层和所述伪栅之间，所述第一部分位于所述侧壁层上。

10.根据权利要求9所述的半导体器件的制作方法，其特征在于，形成所述侧壁层的步骤进一步包括：

两个所述侧壁层相对的表面彼此平行。

11.根据权利要求9所述的半导体器件的制作方法，其特征在于，各所述侧壁层均包括：偏移侧墙壁、主侧墙层以及位于所述偏移侧墙壁和所述主侧墙层之间的粘附层，所述侧壁层的偏移侧墙壁位于该侧壁层的主侧墙层和所述伪栅之间，所述偏移侧墙壁的高度小于所述粘附层的高度，所述第一部分位于所述粘附层上。

12.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成所述栅极之后还包括：

对所述栅极和所述侧墙进行平坦化。

13.根据权利要求12所述的半导体器件的制作方法，其特征在于，采用化学机械抛光的方式进行所述平坦化。

14.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用干法刻蚀的方式进行所述扩口处理。