CN103839813A - Mos晶体管及其形成方法 - Google Patents
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Abstract
一种MOS晶体管及其形成方法，其中，所述MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底上具有栅极结构，位于所述栅极结构两侧的半导体衬底内的源区和漏区；形成第一介质层，所述第一介质层覆盖所述栅极结构、所述源区和漏区；形成覆盖第一介质层的第二介质层，并化学机械研磨所述第二介质层和第一介质层，直至暴露出所述栅极结构表面；刻蚀所述第一介质层，形成第一开口；在所述第一开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；形成第四介质层；形成暴露所述源区和漏区的接触孔；形成填充所述接触孔的导电插塞。本发明MOS晶体管的形成方法降低了导电插塞和栅极结构之间的寄生电容。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOS晶体管及其形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。在现有半导体器件制造工艺中，为了提高MOS晶体管的性能，通常在其上形成具有应力的盖帽层以在晶体管沟道区域引入应力，进而提高载流子迁移率。
请参考图1，为现有技术MOS晶体管的剖面结构示意图。所述MOS晶体管包括：半导体衬底100；位于所述半导体衬底100上的栅极结构101；位于半导体衬底内的源区102和漏区103，所述源区102和漏区103位于所述栅极结构101两侧；覆盖所述栅极结构101侧壁的应力层104，且所述应力层104覆盖源区102和漏区103；位于所述应力层104上的介质层105；贯穿所述应力104和介质层105与所述源区102或漏区103电学连接的导电插塞106。
随着半导体技术的发展，MOS晶体管的尺寸越来越小，如图1所示，栅极结构101与导电插塞106之间的距离d越来越小，导致栅极结构101和导电插塞106之间的寄生电容将会增大，影响MOS晶体管性能。现有技术中通常采用减小导电插塞106的尺寸，来控制栅极结构101与导电插塞106之间的距离d，但随着导电插塞106尺寸的减小，会增加接触孔刻蚀和金属材料填充等方面的难度。
因此，现有技术形成的MOS晶体管存在栅极结构101和导电插塞106之间的寄生电容大的问题。
其他有关MOS晶体管的形成方法还可以参考公开号为US2007026599A1的美国专利申请，其公开了一种用于制造受应力的MOS器件的方法。
发明内容
本发明解决的问题是MOS晶体管栅电极和源/漏导电插塞之间的寄生电容大。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有栅极结构，所述半导体衬底内具有源区和漏区，所述源区和漏区位于所述栅极结构两侧；形成第一介质层，所述第一介质层覆盖所述栅极结构、所述源区和漏区；形成覆盖第一介质层的第二介质层，并化学机械研磨所述第二介质层和第一介质层，直至暴露出所述栅极结构表面；刻蚀所述第一介质层，形成以所述栅极结构和所述第二介质层为侧壁，以刻蚀后第一介质层为底部的第一开口；在所述第一开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；形成第四介质层，所述第四介质层覆盖所述第二介质层、第三介质层和栅极结构；刻蚀部分所述第四介质层、第二介质层和第一介质层，形成暴露所述源区和漏区的接触孔；形成填充所述接触孔的导电插塞。
可选的，所述第一开口的深度小于或等于所述栅极结构高度减去所述第一介质层厚度的差值。
可选的，所述第一介质层为氮化硅层。
可选的，所述氮化硅层具有拉伸应力。
可选的，所述的第三介质层材料的相对介电常数小于7。
可选的，所述的第三介质层的材料为SiOC或SiCN。
可选的，刻蚀所述第一介质层的工艺包括：形成覆盖所述栅极结构和第二介质层的第一掩膜层，所述第一掩膜层具有暴露所述第一介质层的第二开口，刻蚀所述第一介质层形成所述第一开口，去除所述第一掩膜层。
可选的，刻蚀所述第一介质层的工艺为干法刻蚀。
可选的，所述干法刻蚀的刻蚀气体为CH3F。
可选的，刻蚀所述第一介质层的工艺为湿法刻蚀。
可选的，所述湿法刻蚀工艺采用磷酸溶液。
可选的，所述源区和漏区上形成有硅化物层。
可选的，所述导电插塞的材料为钨、铜或者铝。
对应的，本发明还提供了一种MOS晶体管，包括：半导体衬底，所述半导体衬底上具有栅极结构，所述半导体衬底内具有源区和漏区，所述源区和漏区位于所述栅极结构两侧；位于所述半导体衬底上的第一介质层，所述第一介质层覆盖所述源区和漏区，所述第一介质层覆盖所述栅极结构底部的部分侧壁；位于所述第一介质层上的第二介质层，所述第二介质层的表面与所述栅极结构的表面齐平，所述第二介质层与所述栅极结构之间具有第一开口；位于所述第一开口内的第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；位于所述栅极结构、第二介质层和第三介质层上的第四介质层；贯穿所述第四介质层、第二介质层和第一介质层，且与所述源区或漏区电学连接的导电插塞。
可选的，所述第三介质层的厚度小于或等于所述栅极结构高度减去所述第一介质层厚度的差值。
可选的，所述第一介质层的材料为氮化硅。
可选的，所述的第三介质层材料的相对介电常数小于7。
可选的，所述的第三介质层的材料为SiOC或SiCN。
可选的，还包括位于所述源区和漏区上的硅化物层。
可选的，所述导电插塞的材料为钨、铜或者铝。
与现有技术相比，本发明技术方案具有以下优点：本发明技术方案提供的MOS晶体管的形成方法中，刻蚀所述第一介质层，形成以所述栅极结构和所述第二介质层为侧壁，以刻蚀后第一介质层为底部的第一开口，在所述第一开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料。所述的第一介质层通常为氮化硅层，用于在MOS晶体管沟道区域引入应力，也可以作为接触孔刻蚀过程中的刻蚀停止层，氮化硅层具有较高的介电常数，位于源区或漏区的导电插塞和栅极结构之间，增大了导电插塞和栅极结构之间的寄生电容，本技术方案中，通过刻蚀所述氮化硅层，在栅极结构和第二介质层之间形成第一开口，再在所述第一开口中填充比氮化硅材料介电常数更低的第三介质层，如SiOC或SiCN材料，降低了导电插塞和栅极结构之间的寄生电容。对应的，本发明技术方案提供的MOS晶体管也具有降低导电插塞和栅极结构之间寄生电容的优点。
附图说明
图1是现有技术的MOS晶体管结构示意图；
图2至图9是本发明实施例的MOS晶体管的形成过程示意图。
具体实施方式
由背景技术可知，为了提高MOS晶体管的性能，通常在其上形成应力层以在晶体管沟道区域引入应力，进而提高载流子迁移率。但应力层通常具有较高的介电常数，增大了栅极结构和导电插塞之间的寄生电容，引起晶体管性能降低。
本发明的发明人通过研究发现，现有技术中应力层通常覆盖源区、漏区、栅极结构的顶部和侧壁，但对晶体管沟道区域引入应力起主要作用的为位于源区和漏区上的应力层，而位于栅极结构顶部和侧壁的应力层对晶体管沟道区域产生应力影响甚少，所以去除所述栅极结构顶部和侧壁的应力层对提升晶体管性能影响不大。由公式C=εS/4πkd可知，在平板电容中，电容大小C虽然随极板间距d减小而增大，但会随极板间介质层的介电常数ε减小而减小，因此采用低介电常数的介质材料替换高介电常数的位于栅极结构侧壁的应力层可以减小栅极结构和导电插塞之间的寄生电容。
基于以上研究，本发明的发明人提出一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有栅极结构，所述半导体衬底内具有源区和漏区，所述源区和漏区位于所述栅极结构两侧；形成第一介质层，所述第一介质层覆盖所述栅极结构、所述源区和漏区；形成覆盖第一介质层的第二介质层，并化学机械研磨所述第二介质层和第一介质层，直至暴露出所述栅极结构表面；刻蚀所述第一介质层，形成以所述栅极结构和所述第二介质层为侧壁，以刻蚀后第一介质层为底部的第一开口；在所述第一开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；形成第四介质层；刻蚀部分所述第四介质层、第二介质层和第一介质层，形成暴露所述源区和漏区的接触孔；形成填充所述接触孔的导电插塞。上述技术方案中，通过刻蚀栅极结构和导电插塞之间的第一介质层，再填充入介电常数小于第一介质层材料的第三介质层材料，降低了栅极结构和导电插塞之间的寄生电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图2，提供半导体衬底200，所述半导体衬底200上具有栅极结构201，所述半导体衬底200内具有源区202和漏区203，所述源区202和漏区203位于所述栅极结构201两侧。
所述的半导体衬底200可以是单晶硅或者单晶锗衬底；所述半导体衬底200也可以是硅锗、砷化镓或绝缘体上硅衬底（SOI）衬底。在本实施例中，所述半导体衬底200为单晶硅。
所述半导体衬底200上具有栅极结构201，所述栅极结构201包括栅介质层（未示出）、位于栅介质层上的栅电极层（未示出）和位于栅电极层两侧的侧墙结构（未示出）。本实施例中，所述栅介质层的材料为氧化硅材料，所述栅电极层的材料多晶硅，所述侧墙结构的材料为氧化硅、氮化硅、或者氧化硅和氮化硅的堆叠结构。在本实施中，所述源区202和漏区203上还形成有硅化物层（未示出），所述硅化物层材料可以为镍的硅化物、钴的硅化物或者钛的硅化物。所述硅化物层可以降低所述源区202和漏区203与后续形成的导电插塞之间的接触电阻。
在其他实施例中，所述栅极结构包括栅介质层、伪栅和侧墙结构，在后续形成第三介质层后，去除伪栅，再填充金属材料形成最终的栅极结构。所述栅介质层的材料为高K（高介电常数）材料，所述的高K材料包括HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2；所述栅电极层的材料为金属，所述金属包括Al，Cu，Ti，Ta，TaN，NiSi，CoSi，TiN，TiAl和TaSiN；所述侧墙结构的材料为氧化硅、氮化硅、或者氧化硅和氮化硅的堆叠结构。
请参考图3，形成第一介质层204，所述第一介质层204覆盖所述栅极结构201、所述源区202和漏区203。
本实施例中，所述第一介质层204为应力层，用于在MOS晶体管沟道区域引入应力，提高载流子迁移率，进而提高晶体管性能。所述的第一介质层204为氮化硅层，形成所述氮化硅层的工艺为化学气相沉积或者原子层沉积工艺。
在本发明的其他实施例中，所述第一介质层204还可以为接触孔刻蚀过程中的刻蚀停止层（CESL：Contact etch stop layer），所述第一介质层204与后续形成的第二介质层在接触孔刻蚀的过程中具有不同的刻蚀速率，通过控制刻蚀参数可以减少刻蚀过程中对所述栅极结构201、所述源区202和漏区203的损伤。
需要说明的是，所述第一介质层204还可以同时为应力层和刻蚀停止层，既可以在MOS晶体管沟道区域引入应力，又可以作为接触孔刻蚀过程中的停止层。
请参考图4，形成覆盖第一介质层204的第二介质层205，并化学机械研磨所述第二介质层205和第一介质层204，直至暴露出所述栅极结构201表面。
所述第二介质层205为层间介质层，起电学隔离作用，第二介质层205的材料可以为氧化硅或低K（低介电常数）材料。本实施例中，采用化学气相沉积或者物理溅射的方式在所述第一介质层204上沉积氧化硅层，然后采用化学机械研磨的方式研磨所述氧化硅层和第一介质层204，直至暴露出所述栅极结构201表面，同时也暴露出覆盖栅极结构201侧壁的部分第一介质层204表面，使氧化硅表面平整。
请参考图5，刻蚀所述第一介质层204，形成以所述栅极结构201和所述第二介质层205为侧壁，以刻蚀后第一介质层204为底部的第一开口206。
刻蚀所述第一介质层204的工艺包括：形成覆盖所述栅极结构201和第二介质层205的第一掩膜层（未示出），所述第一掩膜层具有暴露所述第一介质层204的第二开口（未示出），沿所述第二开口采用湿法刻蚀工艺或者干法刻蚀工艺刻蚀暴露出的所述第一介质层204，形成以所述栅极结构201和所述第二介质层205为侧壁，以刻蚀后第一介质层204为底部的第一开口206，去除所述第一掩膜层。本实施例中，所述第一介质层204的材料为氮化硅，所述第二介质层205的材料为氧化硅，刻蚀所述第一介质层204的工艺为干法刻蚀，所述干法刻蚀的刻蚀气体包含CH3F，CH3F刻蚀氮化硅的速率高，刻蚀氧化硅的速率低。在本发明的其他实施例中，刻蚀所述第一介质层204的工艺为湿法刻蚀，所述湿法刻蚀工艺采用磷酸溶液。
刻蚀所述第一介质204的目的是为了去除栅极结构201和后续形成的导电插塞之间的部分第一介质层204，以便后续在刻蚀所形成的第一开口206中形成具有更低介电常数的第三介质层，降低栅极结构201和导电插塞之间的寄生电容。在本实施例中，由于所述第一介质层204为在MOS晶体管沟道区域引入应力的应力层，但对MOS晶体管沟道区域引入应力起主要作用的为位于源区202和漏区203上的应力层，所以去除部分位于栅极结构201侧壁的应力层对提升MOS晶体管性能影响不大。为了尽量减小刻蚀应力层对MOS晶体管性能的影响，所述开口206的深度小于或等于所述栅极结构201高度减去所述第一介质层204厚度的差值。
在本发明的其他实施例中，无需形成第一掩膜层，直接以所述栅极结构201和第二介质层205为掩膜刻蚀所述第一介质层204，形成第一开口206。
请参考图6，在所述开口206（请参考图5）内填充第三介质层207，所述第三介质层207材料的介电常数小于第一介质层204材料。
在所述开口206内填充第三介质层207的工艺包括：使用物理溅射、化学气相沉积或原子层沉积工艺在所述开口206内填充满第三介质材料层，所述第三介质层材料覆盖所述第二介质层205表面；使用化学机械研磨工艺研磨所述第三介质材料层，直至暴露出所述第二介质层205表面，使所述开口206内的第三介质材料层与所述第二介质层205表面齐平，形成第三介质层207。
本实施例中，所述第三介质层207材料的相对介电常数小于7，即小于所述第一介质层204氮化硅的介电常数。所述的第三介质层207的材料可以为SiOC或SiCN。由于所述第三介质层207材料的介电常数小于第一介质层204材料的介电常数，降低了栅极结构201和后续形成的位于源区和漏区上的导电插塞之间的寄生电容。
请参考图7，形成第四介质层208，所述第四介质层208覆盖所述第二介质层205、第三介质层207和栅极结构201。
形成所述第四介质层208的工艺包括：使用物理溅射、化学气相沉积或原子层沉积工艺在所述半导体衬底200上形成第四介质材料层，所述第四介质材料层的厚度大于所述栅极结构201的高度，所述第四介质材料层覆盖所述第二介质层205、第三介质层207和栅极结构201；使用化学机械研磨工艺研磨所述第四介质材料层，使所述第四介质材料层表面平整形成第四介质层208。所述第四介质层208的材料可以为氮化硅、氧化硅、氮氧化硅或低K材料。
请参考图8，刻蚀部分所述第四介质层208、第二介质层205和第一介质层204，形成暴露所述源区202和漏区203的接触孔209。
形成所述接触孔209的工艺包括：形成覆盖所述第四介质层208的第二掩膜层（未示出），所述第二掩膜层具有暴露部分第四介质层208的第三开口（未示出），所述第三开口对应于MOS晶体管源区202和漏区203区域；沿所述第三开口依次刻蚀第四介质层208、第二介质层205和第一介质层204，形成暴露所述源区202和漏区203的接触孔209。
在本发明的其他实施例中，在形成暴露所述源区和漏区的接触孔的同时，形成暴露栅极结构的接触孔，后续通过填充金属材料形成与栅极结构电学连接的导电插塞。
请参考图9，形成填充所述接触孔209（请参考图8）的导电插塞210。
使用物理溅射或者化学气相沉积工艺形成填充所述接触孔209的导电插塞材料层（未示出），所述导电插塞材料层的厚度大于所述接触孔209的高度，使用化学机械研磨工艺研磨所述导电插塞材料层，使所述接触孔209内的导电插塞材料与所述第四介质层208的表面齐平，形成导电插塞210。所述导电插塞210的材料为钨、铜或者铝。本实施例中，所述导电插塞的材料为钨。
对应的，本实施例还提供了一种MOS晶体管，请继续参考图9，具体包括：半导体衬底200，所述半导体衬底200上具有栅极结构201，所述半导体衬底200内具有源区202和漏区203，所述源区202和漏区203位于所述栅极结构201两侧；位于所述半导体衬底200上的第一介质层204，所述第一介质层204覆盖所述源区202和漏区203，所述第一介质层204覆盖所述栅极结构201底部的部分侧壁；位于所述第一介质层204上的第二介质层205，所述第二介质层205的表面与所述栅极结构201的表面齐平，所述第二介质层205与所述栅极结构201之间具有第一开口（未示出）；位于所述第一开口内的第三介质层207，所述第三介质层207材料的介电常数小于第一介质层204材料；位于所述栅极结构201、第二介质层205和第三介质层207上的第四介质层208；贯穿所述第四介质层208、第二介质层205和第一介质层203，且与所述源区202或漏区203电学连接的导电插塞。
综上所述，与现有技术相比，本发明具有以下优点：
本发明实施例提供的MOS晶体管的形成方法中，刻蚀所述第一介质层，形成以所述栅极结构和所述第二介质层为侧壁，以刻蚀后第一介质层为底部的开口，在所述开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料。所述的第一介质层为氮化硅层，用于在MOS晶体管沟道区域引入应力，也作为接触孔刻蚀过程中的刻蚀停止层，氮化硅层具有较高的介电常数，位于源区或漏区的导电插塞和栅极结构之间，增大了导电插塞和栅极结构之间的寄生电容，本实施例中，通过刻蚀所述氮化硅层，在栅极结构和第二介质层之间形成开口，再在所述开口中填充比氮化硅材料介电常数更低的第三介质层，如SiOC或SiCN材料，降低了导电插塞和栅极结构之间的寄生电容。对应的，本发明技术方案提供的MOS晶体管也具有降低导电插塞和栅极结构之间寄生电容的优点。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有栅极结构，所述半导体衬底内具有源区和漏区，所述源区和漏区位于所述栅极结构两侧；
形成第一介质层，所述第一介质层覆盖所述栅极结构、所述源区和漏区；
形成覆盖第一介质层的第二介质层，并化学机械研磨所述第二介质层和第一介质层，直至暴露出所述栅极结构表面；
刻蚀所述第一介质层，形成以所述栅极结构和所述第二介质层为侧壁，以刻蚀后第一介质层为底部的第一开口；
在所述第一开口内填充第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；
形成第四介质层，所述第四介质层覆盖所述第二介质层、第三介质层和栅极结构；
刻蚀部分所述第四介质层、第二介质层和第一介质层，形成暴露所述源区和漏区的接触孔；
形成填充所述接触孔的导电插塞。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第一开口的深度小于或等于所述栅极结构高度减去所述第一介质层厚度的差值。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第一介质层为氮化硅层。
4.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述氮化硅层具有拉伸应力。
5.如权利要求3或4所述的MOS晶体管的形成方法，其特征在于，所述的第三介质层材料的相对介电常数小于7。
6.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述的第三介质层的材料为SiOC或SiCN。
7.如权利要求1所述的MOS晶体管的形成方法，其特征在于，刻蚀所述第一介质层的工艺包括：形成覆盖所述栅极结构和第二介质层的第一掩膜层，所述第一掩膜层具有暴露所述第一介质层的第二开口，刻蚀所述第一介质层形成所述第一开口，去除所述第一掩膜层。
8.如权利要求7所述的MOS晶体管的形成方法，其特征在于，刻蚀所述第一介质层的工艺为干法刻蚀。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，所述干法刻蚀的刻蚀气体为CH3F。
10.如权利要求7所述的MOS晶体管的形成方法，其特征在于，刻蚀所述第一介质层的工艺为湿法刻蚀。
11.如权利要求10所述的MOS晶体管的形成方法，其特征在于，所述湿法刻蚀工艺采用磷酸溶液。
12.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述源区、漏区上形成有硅化物层。
13.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述导电插塞的材料为钨、铜或者铝。
14.一种MOS晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上具有栅极结构，所述半导体衬底内具有源区和漏区，所述源区和漏区位于所述栅极结构两侧；
位于所述半导体衬底上的第一介质层，所述第一介质层覆盖所述源区和漏区，所述第一介质层覆盖所述栅极结构底部的部分侧壁；
位于所述第一介质层上的第二介质层，所述第二介质层的表面与所述栅极结构的表面齐平，所述第二介质层与所述栅极结构之间具有第一开口；
位于所述第一开口内的第三介质层，所述第三介质层材料的介电常数小于第一介质层材料；
位于所述栅极结构、第二介质层和第三介质层上的第四介质层；
贯穿所述第四介质层、第二介质层和第一介质层，且与所述源区或漏区电学连接的导电插塞。
15.如权利要求14所述的MOS晶体管，其特征在于，所述第三介质层的厚度小于或等于所述栅极结构高度减去所述第一介质层厚度的差值。
16.如权利要求14所述的MOS晶体管，其特征在于，所述第一介质层的材料为氮化硅。
17.如权利要求16所述的MOS晶体管，其特征在于，所述的第三介质层材料的相对介电常数小于7。
18.如权利要求17所述的MOS晶体管，其特征在于，所述的第三介质层的材料为SiOC或SiCN。
19.如权利要求14所述的MOS晶体管，其特征在于，还包括位于所述源区和漏区上的硅化物层。
20.如权利要求14所述的MOS晶体管，其特征在于，所述导电插塞的材料为钨、铜或者铝。
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