CN105990236B - 一种半导体器件的制造方法和电子装置 - Google Patents

一种半导体器件的制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该方法包括：步骤S101：在半导体衬底上形成包括伪栅极、附加层及图形化的硬掩膜层的伪栅极结构；步骤S102：在伪栅极结构的两侧形成偏移侧壁层及主侧壁层；步骤S103：形成接触孔刻蚀阻挡层和层间介电层，通过CMP去除层间介电层高于附加层的部分以及硬掩膜层，并去除附加层；步骤S104：通过刻蚀在伪栅极的上方形成倒梯形开口；步骤S105：去除伪栅极，通过倒梯形开口在伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极。该方法由于包括在伪栅极上方形成倒梯形开口的步骤，因此可以避免金属栅极内出现空洞。本发明的电子装置包括根据上述方法制得的半导体器件，同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术
在半导体技术领域中，高k金属栅极(HKMG)技术得到了广泛的应用。其中，金属栅极的形成是高k金属栅极技术中的一项非常重要的工艺。
在先进技术中，目前使用后金属栅极的方式(gate last approach)进行大规模生产。然而，随着关键尺寸(CD)的缩小以及纵横比的增大，在通过沉积工艺形成的金属栅极内经常出现不希望的空洞(void)，这给金属栅极的沉积工艺带来了巨大的挑战。
因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制造方法和电子装置，可以避免在金属栅极中出现空洞。
本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成包括伪栅极、附加层以及图形化的硬掩膜层的伪栅极结构；
步骤S102：在所述伪栅极结构的两侧形成偏移侧壁层以及位于所述偏移侧壁层的外侧的主侧壁层；
步骤S103：在所述半导体衬底上形成接触孔刻蚀阻挡层和层间介电层，通过CMP去除所述层间介电层高于所述附加层的部分以及所述硬掩膜层，并通过刻蚀去除所述附加层；
步骤S104：通过刻蚀在所述伪栅极的上方形成倒梯形开口；
步骤S105：去除所述伪栅极，通过所述倒梯形开口在所述伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极。
示例性地，所述步骤S101包括：
步骤S1011：提供半导体衬底，在所述半导体衬底上形成包括伪栅极材料层、附加材料层和硬掩膜材料层的叠层结构；
步骤S1012：对所述叠层结构进行刻蚀以形成包括伪栅极、附加层以及图形化的硬掩膜层的伪栅极结构。
示例性地，在所述步骤S101中，所述硬掩膜层包括氧化硅层和位于其上的氮化硅层，所述伪栅极包括多晶硅。
示例性地，在所述步骤S101中形成的所述伪栅极的厚度与在所述步骤S105中形成的所述金属栅极的厚度相同。
示例性地，在所述步骤S104中，所述刻蚀包括干法刻蚀，所述干法刻蚀所采用的刻蚀气体包括CHF3和O2。
示例性地，在所述步骤S104中，所述干法刻蚀的去除量为
Figure BDA0000665937360000021
示例性地，在所述步骤S104中，所述干法刻蚀对氧化硅与氮化硅的刻蚀选择比大于30。
示例性地，在所述步骤S102中所形成的主侧壁层包括氧化硅。
示例性地，在所述步骤S102中，所形成的主侧壁层的高度大于所形成的所述偏移侧壁层的高度。
示例性地，在所述步骤S105中，去除所述伪栅极所采用的方法为湿法刻蚀。
本发明的另一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件的制造方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成包括伪栅极、附加层以及图形化的硬掩膜层的伪栅极结构；
步骤S102：在所述伪栅极结构的两侧形成偏移侧壁层以及位于所述偏移侧壁层的外侧的主侧壁层；
步骤S103：在所述半导体衬底上形成接触孔刻蚀阻挡层和层间介电层，通过CMP去除所述层间介电层高于所述附加层的部分以及所述硬掩膜层，并通过刻蚀去除所述附加层；
步骤S104：通过刻蚀在所述伪栅极的上方形成倒梯形开口；
步骤S105：去除所述伪栅极，通过所述倒梯形开口在所述伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极。
本发明的半导体器件的制造方法，由于包括在伪栅极的上方形成倒梯形开口的步骤，因此可以使得用于形成金属栅极的膜层的沉积更加容易，并可以避免金属栅极内出现不希望的空洞。本发明的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J和图1K为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的离子注入区可导致该离子注入区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图1A至图1K以及图2来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，图1A至图1K为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供半导体衬底100，在半导体衬底100上形成包括伪栅极材料层1010、附加材料层102、硬掩膜材料层103的叠层结构，如图1A所示。
其中，半导体衬底100可以为单晶硅衬底、多晶硅衬底、SOI衬底等各种可行的衬底。半导体衬底100内可以形成有阱区、STI等组件，在此并不进行限定。
其中，伪栅极材料层1010、附加材料层1020和硬掩膜材料层1030均可以为单层结构或多层结构，在此并不进行限定。
伪栅极材料层1010的材料可以为多晶硅或其他合适的材料。其中，伪栅极材料层1010的厚度与后续形成的金属栅极的厚度相同。
附加材料层1020的材料可以为金属或其他合适的材料。
示例性地，硬掩膜材料层1030为双层结构，包括氧化硅层和位于其上的氮化硅层。
需要说明的是，本实施例的方法既可以用于制造NMOS，也可用于制造PMOS，其中图1A至图1K以同时制造NMOS和PMOS为例进行了说明。
步骤A2：对叠层结构进行刻蚀以形成包括伪栅极101、附加层102以及图形化的硬掩膜层103的伪栅极结构，如图1B所示。
其中，对叠层结构进行刻蚀的方法可以为干法刻蚀、湿法刻蚀等各种可行的方法。
经过刻蚀，形成的伪栅极101的厚度亦与后续形成的金属栅极的厚度相同。
步骤A3：在伪栅极结构的两侧形成偏移侧壁层104，如图1C所示。
其中，形成偏移侧壁层104的方法可以采用现有的各种可行的方法，在此并不进行限定。偏移侧壁层104可以为单层结构，也可以为多层结构。示例性地，偏移侧壁层104为单层结构，其材料为氮化硅。
其中，偏移侧壁层104的顶端不低于伪栅极101的上表面。在一个实例中，偏移侧壁层104的顶端高于伪栅极101的上表面但低于附加层102的上表面。
步骤A4：在偏移侧壁层104的外侧形成主侧壁层105，如图1D所示。
其中，形成主侧壁层105的方法可以采用现有的各种可行的方法，在此并不进行限定。主侧壁层105可以为单层结构，也可以为多层结构。示例性地，主侧壁层105为双层结构，包括位于内侧的氧化硅层和位于外侧的氮化硅层，如图1D所示。
其中，主侧壁层105的顶端不低于伪栅极101的上表面。
步骤A5：在伪栅极结构的两侧形成源极1061和漏极1062，如图1E所述。
其中，形成源极1061和漏极1062的方法，可以采用现有的各种可行的方法，例如离子注入等，在此并不进行限定。
在本步骤中，还可以包括在伪栅极结构的两侧的半导体衬底内形成凹槽，形成嵌入式锗硅层或嵌入式碳硅层的步骤。
步骤A6：在半导体衬底上形成接触孔刻蚀阻挡层(CESL)107和位于其上的层间介电层(ILD)108，如图1F所示。通过CMP(化学机械抛光)去除层间介电层(ILD)108高于附加层102的部分以及所述硬掩膜层103，如图1G所示。
其中，接触孔刻蚀阻挡层107的材料可以为氮化硅或其他合适的材料。形成接触孔刻蚀阻挡层107的方法可以为沉积法或其他合适的方法。层间介电层108的材料可以为氧化硅或其他合适的材料。形成层间介电层108的方法可以为沉积法或其他合适的方法。
在CMP工艺中，可以去除一定厚度的附加层102。
步骤A7：去除附加层102，如图1H所示。
示例性地，去除附加层102所采用的方法为湿法刻蚀。
步骤A8：通过刻蚀在伪栅极101的上方形成倒梯形开口200，如图1I所示。
在一个示例中，在刻蚀形成倒梯形开口200的过程中，偏移侧壁层104和主侧壁层105的上端被去除一部分，如图1I所示。当然，所去除的部分可以根据实际需要进行选择，例如也可以仅去除主侧壁层105的一部分，此处并不进行限定。
其中，本步骤的刻蚀可以选用干法刻蚀。此外，该刻蚀也可以选用其他可行的刻蚀方式。示例性地，在本步骤中刻蚀去除的部分的材料为氧化硅(例如主侧壁层的一部分)，所述刻蚀方法为良好控制的氧化硅刻蚀过程，相对于氮化硅具有高的刻蚀选择比，例如氧化硅与氮化硅的刻蚀选择比大于30。在该干法刻蚀过程中，所采用的刻蚀气体主要包括CHF3和O2，该步骤的刻蚀去除量为
Figure BDA0000665937360000071
在一个示例中，在步骤A4中形成的主侧壁层105的高度大于在步骤A3中形成的偏移侧壁层104的高度，从而保证在伪栅极101的上方形成形貌更好的倒梯形开口200。
此外，需要说明的是，在本实施例中通过增加形成和去除附加层102的步骤，可以进一步保证形成的倒梯形开口200具有良好的形貌。
步骤A9：去除伪栅极101，如图1J所示。
其中，去除伪栅极101的方法可以为湿法刻蚀，该湿法刻蚀相对于层间介电层具有高的刻蚀选择比。当然，也可以采用其他合适的方法去除伪栅极。
由于在伪栅极101的上方形成了倒梯形开口200，因此，在去除伪栅极101后，在伪栅极原来的位置的上方形成了V形凹槽，该结构可以将纵横比降低20％～40％。由于具有这一结构，将使得用于形成金属栅极的膜层的沉积更加容易，从而避免金属栅极内出现不希望的空洞。
步骤A10：通过倒梯形开口200在伪栅极101原来的位置填充栅极材料并进行CMP，以形成金属栅极109，如图1K所示。
其中，填充栅极材料的步骤可以包括：先沉积高k介电材料，再沉积栅极金属材料。在进行CMP的过程中，可以去除栅极材料以及层间介电层位于原来的伪栅极101的上表面之上的部分。
其中，金属栅极109可以包括高k介电层、功函数金属层等膜层。并且，NMOS和PMOS可以采用相同或不同的功函数金属层。并且，金属栅极109可以采用各种可行的结构，形成金属栅极109的方法也可以采用各种可行的方案，此处并不进行限定。
在本步骤中，由于之前已经形成倒梯形开口，因此，填充栅极材料(例如沉积栅极金属层等)的步骤具有更好的工艺窗口，并且金属栅极109内通常不会出现现有技术中的经常出现的空洞。此外，该半导体器件的制造方法具有更好的可重复性，并且制得的半导体器件具有更好的性能。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。本领域的技术人员可以理解，除了上述的步骤A1至A10，在相邻的步骤之间以及步骤A10之后，还可以包括其他可行的步骤，在此并不进行限定。
本发明实施例的半导体器件的制造方法，由于包括在伪栅极的上方形成倒梯形开口的步骤，因此，可以使得用于形成金属栅极的膜层(例如高k介电层、栅极金属层)的沉积更加容易，并可以避免金属栅极内出现不希望的空洞。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：
在步骤S101中，提供半导体衬底，在所述半导体衬底上形成包括伪栅极、附加层以及图形化的硬掩膜层的伪栅极结构；
在步骤S102中，在所述伪栅极结构的两侧形成偏移侧壁层以及位于所述偏移侧壁层的外侧的主侧壁层；
在步骤S103中，在所述半导体衬底上形成接触孔刻蚀阻挡层和层间介电层，通过CMP去除所述层间介电层高于所述附加层的部分以及所述硬掩膜层，并通过刻蚀去除所述附加层；
在步骤S104中，通过刻蚀在所述伪栅极的上方形成倒梯形开口；
在步骤S105中，去除所述伪栅极，通过所述倒梯形开口在所述伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极。
本发明的另一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为根据如上所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件。
示例性地，该半导体器件的制造方法包括如下步骤：
步骤S101：提供半导体衬底，在所述半导体衬底上形成包括伪栅极、附加层以及图形化的硬掩膜层的伪栅极结构；
步骤S102：在所述伪栅极结构的两侧形成偏移侧壁层以及位于所述偏移侧壁层的外侧的主侧壁层；
步骤S103：在所述半导体衬底上形成接触孔刻蚀阻挡层和层间介电层，通过CMP去除所述层间介电层高于所述附加层的部分以及所述硬掩膜层，并通过刻蚀去除所述附加层；
步骤S104：通过刻蚀在所述伪栅极的上方形成倒梯形开口；
步骤S105：去除所述伪栅极，通过所述倒梯形开口在所述伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于使用了根据上述方法制得的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底(100)，在所述半导体衬底上形成包括伪栅极(101)、附加层(102)以及图形化的硬掩膜层(103)的伪栅极结构；
步骤S102：在所述伪栅极结构的两侧形成偏移侧壁层(104)以及位于所述偏移侧壁层的外侧的主侧壁层(105)；
步骤S103：在所述半导体衬底上形成接触孔刻蚀阻挡层(107)和层间介电层(108)，通过CMP去除所述层间介电层高于所述附加层的部分以及所述硬掩膜层，并通过刻蚀去除所述附加层；
步骤S104：通过刻蚀部分去除所述偏移侧壁层(104)和所述主侧壁层(105)的上端在所述伪栅极的上方形成倒梯形开口(200)；
步骤S105：去除所述伪栅极，通过所述倒梯形开口在所述伪栅极原来的位置填充栅极材料并进行CMP以形成金属栅极(109)。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：
步骤S1011：提供半导体衬底，在所述半导体衬底上形成包括伪栅极材料层(1010)、附加材料层(102)和硬掩膜材料层(103)的叠层结构；
步骤S1012：对所述叠层结构进行刻蚀以形成包括伪栅极(101)、附加层(102)以及图形化的硬掩膜层(103)的伪栅极结构。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述硬掩膜层包括氧化硅层和位于其上的氮化硅层，所述伪栅极包括多晶硅。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中形成的所述伪栅极的厚度与在所述步骤S105中形成的所述金属栅极的厚度相同。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀包括干法刻蚀，所述干法刻蚀所采用的刻蚀气体包括CHF3和O2。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述干法刻蚀的去除量为
Figure FDA0002264849730000021
7.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述干法刻蚀对氧化硅与氮化硅的刻蚀选择比大于30。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中所形成的主侧壁层包括氧化硅。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所形成的主侧壁层的高度大于所形成的所述偏移侧壁层的高度。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，去除所述伪栅极所采用的方法为湿法刻蚀。
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