KR102121450B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 제1 격리 절연층으로부터 돌출해 있는 핀 구조물이 형성된다. 핀 구조물의 제1 윗부분이 노출되도록, 제1 격리 절연층과는 상이한 물질로 제조된 제2 격리 절연층이 형성된다. 더미 게이트 구조물은 핀 구조물의 노출된 제1 윗부분 위에 형성된다. 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭된다. 게이트 공간이 형성되도록 더미 게이트 구조물이 제거된다. 핀 구조물의 제2 윗부분이 제1 격리 절연층으로부터 노출되도록 제2 격리 절연층이 게이트 공간에서 에칭된다. 게이트 유전체층과 게이트 전극층이 핀 구조물의 노출된 제2 윗부분 위에 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명개시는 반도체 집적 회로에 관한 것이며, 보다 구체적으로는, 핀(fin) 전계 효과 트랜지스터를 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 게이트 올 어라운드(gate-all-around; GAA) 전계 효과 트랜지스터(field effect transistor; FET); 및 핀 FET(FinFET)를 비롯한, 다중 게이트 FET와 같은 삼차원 설계들의 개발을 초래시켜왔다. FinFET에서, 게이트 전극층은 채널 영역의 세 개의 측면들에 인접해 있고, 게이트 전극층과 채널 영역 사이에는 게이트 유전체층이 개재되어 있다. 게이트 구조물은 세 개 면들 상에서 핀을 둘러싸기(에워싸기)때문에, 트랜지스터는 핀 또는 채널 영역에 흐르는 전류를 제어하는 세 개의 게이트들을 본질적으로 갖는다. FinFET의 전류 구동 능력은 일반적으로 채널 영역에서의 핀의 개수, 핀 폭, 및 핀 높이에 의해 결정된다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스의 제조 방법에 있어서, 기판 위에 배치된 제1 격리 절연층으로부터 돌출한 핀 구조물이 형성된다. 핀 구조물의 제1 윗부분이 노출되도록, 제1 격리 절연층과는 상이한 물질로 제조된 제2 격리 절연층이 형성된다. 더미 게이트 구조물은 핀 구조물의 노출된 제1 윗부분 위에 형성된다. 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭된다. 게이트 공간이 형성되도록 더미 게이트 구조물이 제거된다. 핀 구조물의 제2 윗부분이 제1 격리 절연층으로부터 노출되도록 제2 격리 절연층이 게이트 공간에서 에칭된다. 게이트 유전체층이 핀 구조물의 노출된 제2 윗부분 위에 형성되고, 게이트 유전체층 위에 게이트 전극층이 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 윗부분의 높이는 제1 윗부분의 높이의 1.5배 내지 3배이다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 더미 게이트 구조물이 형성된 후, 측벽 스페이서들이 더미 게이트 구조물의 양 측면들 상에 형성되고, 측벽 스페이서들은 제1 및 제2 격리 절연층들과는 상이한 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 게이트 전극층의 측면들은 게이트 유전체층을 경유하여 측벽 스페이서들 및 제2 격리 절연층에 의해 덮혀진다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭된 후, 소스 영역 또는 드레인 영역이 될 핀 구조물의 부분이 노출된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 본 방법에서, 에피택셜층이 핀 구조물의 노출된 부분 위에 형성되고, 제1 층간 유전체층이 에피택셜층 위에 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 본 방법에서, 제1 층간 유전체층의 윗부분이 에칭되어, 에피택셜층의 윗부분이 노출되어 있는 콘택트 개구를 형성하고, 콘택트 개구 내에 도전성 물질이 형성된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에 있어서, 제1 핀 구조물과 제2 핀 구조물이 형성되며, 이 둘 다는 기판 위에 배치된 제1 격리 절연층으로부터 돌출해 있다. 제1 핀 구조물의 제1 윗부분과 제2 핀 구조물의 제1 윗부분이 노출되도록, 제1 격리 절연층과는 상이한 물질로 제조된 제2 격리 절연층이 형성된다. 제1 더미 게이트 구조물이 제1 핀 구조물의 노출된 제1 윗부분 위에 형성되며, 제2 더미 게이트 구조물이 제2 핀 구조물의 노출된 제1 윗부분 위에 형성된다. 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭되는 동안, 제2 더미 게이트 구조물 및 주변 영역은 제1 커버층에 의해 덮혀진다. 제1 게이트 공간이 형성되도록 제1 더미 게이트 구조물이 제거되며, 제2 게이트 공간이 형성되도록 제2 더미 게이트 구조물이 제거된다. 제1 핀 구조물의 제2 윗부분이 제1 격리 절연층으로부터 노출되도록 제2 격리 절연층이 제1 게이트 공간에서 에칭되는 동안, 제2 게이트 공간 및 주변 영역은 제2 커버층에 의해 덮혀진다. 게이트 유전체층이 제1 핀 구조물의 노출된 제2 윗부분과 제2 핀 구조물의 윗부분 위에 형성된다. 제1 게이트 전극층이 제1 핀 구조물 위의 게이트 유전체층 상에 형성되고, 제2 게이트 전극층이 제2 핀 구조물 위의 게이트 유전체층 상에 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 커버층은 포토레지스트 패턴이고, 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭된 후 제거되며, 제2 커버층은 포토레지스트 패턴이고, 제2 격리 절연층이 제1 게이트 공간에서 에칭된 후 제거된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 핀 구조물은 제1 핀 전계 효과 트랜지스터(FinFET)를 위한 것이고, 제2 핀 구조물은 제2 FinFET를 위한 것이며, 제1 FinFET의 핀 채널의 높이는 제2 FinFET의 핀 채널의 높이의 1.5배 내지 3배이다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 및 제2 더미 게이트 구조물들이 형성된 후, 제1 측벽 스페이서들이 제1 더미 게이트 구조물의 양 측면들 상에 형성되고, 제2 측벽 스페이서들이 제2 더미 게이트 구조물의 양 측면들 상에 형성되며, 제1 및 제2 측벽 스페이서들은 제1 및 제2 격리 절연층들과는 상이한 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 게이트 전극층의 측면들은 게이트 유전체층을 경유하여 제1 측벽 스페이서들 및 제2 격리 절연층에 의해 덮혀지며, 제2 게이트 전극층의 측면들은 게이트 유전체층을 경유하여 제2 측벽 스페이서들에 의해 덮혀지지만, 제2 격리 절연층에 의해서는 덮혀지지 않는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 제2 격리 절연층이 에칭된 후, 소스 영역 또는 드레인 영역이 될 제1 핀 구조물의 부분이 노출되며, 소스 영역 또는 드레인 영역이 될 제2 핀 구조물의 부분이 노출된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 본 방법에서, 제1 에피택셜층이 제1 핀 구조물의 노출된 부분들 위에 형성되고, 제2 에피택셜층이 제2 핀 구조물의 노출된 부분들 위에 형성되며, 제1 층간 유전체층이 제1 및 제2 에피택셜층들 위에 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 본 방법에서, 제1 층간 유전체층의 윗부분이 에칭되어, 제1 에피택셜층의 윗부분이 노출되어 있는 제1 콘택트 개구를 형성하고, 제2 에피택셜층의 윗부분이 노출되어 있는 제2 콘택트 개구를 형성한다. 제1 층간 유전체층의 일부는 제1 콘택트 개구 내에서 더 에칭되어, 제1 에피택셜층의 아랫부분을 노출시킨다. 제1 에피택셜층의 아랫부분을 덮도록 제1 도전성 물질이 제1 콘택트 개구 내에 형성되고, 제2 도전성 물질이 제2 콘택트 개구 내에 형성된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에 있어서, 제1 핀 구조물이 제1 영역에서 형성되고 제2 핀 구조물이 제2 영역에서 형성되며, 이 둘 다는 기판 위에 배치된 제1 격리 절연층으로부터 돌출해 있다. 제1 핀 구조물의 제1 윗부분과 제2 핀 구조물의 소스/드레인 영역을 갖는 제1 윗부분이 노출되도록, 제2 격리 절연층은 제2 격리 절연층과는 상이한 물질로 제조된다. 제2 격리 절연층은 제2 영역을 덮으면서, 제1 핀 구조물의 소스/드레인 영역들을 노출시키도록 제1 영역에서 에칭된다. 제1 에피택셜층은 제1 핀 구조물의 노출된 소스/드레인 영역들 위에 형성되고, 제2 에피택셜층은 제2 핀 구조물의 제1 윗부분의 소스/드레인 영역들 위에 형성된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 핀 구조물은 제1 핀 전계 효과 트랜지스터(FinFET)를 위한 것이고, 제2 핀 구조물은 제2 FinFET를 위한 것이며, 제1 FinFET의 소스/드레인 영역의 높이는 제2 FinFET의 소스/드레인 영역의 높이의 1.5배 내지 3배이다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제2 격리 절연층은 SiCO로 제조된다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스는 기판 위에 제공된 제1 격리 절연층으로부터 돌출해 있는 제1 핀 구조물, 핀 구조물의 채널 영역 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극층, 및 게이트 전극층의 양 측면들 위에 배치된 측벽 스페이서들을 포함한다. 측벽 스페이서들은 하부 측벽 스페이서들 및 하부 측벽 스페이서들 상에 수직으로 배치된 상부 측벽 스페이서들을 포함하고, 하부 측벽 스페이서들은 격리 절연층과는 상이한 절연 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 하부 측벽 스페이서들은 상부 측벽 스페이서들과는 상이한 절연 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 격리 절연층은 상부 측벽 스페이서들과는 상이한 절연 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 하부 측벽 스페이서들은 SiCO와 SiCON 중 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 게이트 유전체층이 측벽 스페이서들과 게이트 전극층 사이에 배치된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 제1 핀 전계 효과 트랜지스터(FinFET), 및 제2 FinFET을 포함한다. 제1 FinFET의 핀 채널 높이는 제2 FinFET의 핀 채널 높이보다 크다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 FinFET은, 기판 위에 제공된 제1 격리 절연층으로부터 돌출해 있는 제1 핀 구조물, 핀 구조물의 제1 채널 영역 위에 배치된 제1 게이트 유전체층, 및 게이트 유전체층 위에 배치된 제1 게이트 전극층을 포함한다. 제2 FinFET은, 격리 절연층 위에 배치된 제2 격리 절연층으로부터 돌출해 있는 제2 핀 구조물, 핀 구조물의 제2 채널 영역 위에 배치된 제2 게이트 유전체층, 및 게이트 유전체층 위에 배치된 제2 게이트 전극층을 포함한다. 제1 FinFET의 핀 채널 높이는 제1 게이트 유전체층과 제1 격리 절연층 사이의 계면으로부터 측정된 것이며, 제2 FinFET의 핀 채널 높이는 제2 게이트 유전체층과 제2 격리 절연층 사이의 계면으로부터 측정된 것이다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 FinFET은, 게이트 전극층의 양 측면들 위에 배치된 제1 측벽 스페이서들을 더 포함하며, 제1 측벽 스페이서들은 하부 측벽 스페이서들 및 하부 측벽 스페이서들 상에 수직으로 배치된 상부 측벽 스페이서들을 포함한다. 제2 FinFET은 게이트 전극층의 양 측면들 위에 배치된 제2 측벽 스페이서들을 더 포함한다. 제2 측벽 스페이서들은 상부 측벽 스페이서들과 동일한 물질로 제조되고, 제2 FinFET은 수직으로 배치된 하부 측벽 스페이서들을 포함하지 않는다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 하부 측벽 스페이서들은 제1 격리 절연층과는 상이한 절연 물질로 제조되며, 하부 측벽 스페이서들은 제2 격리 절연층과 동일한 물질로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 하부 측벽 스페이서들 및 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 상부 측벽 스페이서들 및 제2 측벽 스페이서들은 SiCO와 SiCON 중 적어도 하나로 제조된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 핀 구조물의 최상부 및 제2 핀 구조물의 최상부는 동일한 높이에 위치된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 핀 구조물의 폭은 제2 핀 구조물의 폭과 동일하다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 게이트 유전체층은 하부 및 상부 측벽 스페이서들과 제1 게이트 전극층 사이에 배치된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 FinFET은 제1 핀 구조물의 소스/드레인 영역 상에 배치된 제1 소스/드레인 에피택셜층을 더 포함한다. 제2 FinFET은 제2 핀 구조물의 소스/드레인 영역 상에 배치된 제2 소스/드레인 에피택셜층을 더 포함한다. 제2 격리 절연층은 수직 방향을 따라 제2 소스/드레인 에피택셜층과 제1 격리 절연층 사이에 배치된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 소스/드레인 에피택셜층은 제1 격리 절연층과 접촉하고, 제2 소스/드레인 에피택셜층은 제2 격리 절연층과 접촉한다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 FinFET의 핀 채널 높이는 제2 FinFET의 핀 채널 높이의 1.5배 내지 3배이다.
본 발명개시의 다른 양태에 따르면, 반도체 정적 랜덤 액세스 메모리(SRAM)는 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 및 제2 풀다운 트랜지스터를 포함하며, 이들 각각은 핀 전계 효과 트랜지스터에 의해 형성된다. 제1 및 제2 풀다운 트랜지스터들의 FinFET의 핀 채널 높이는 제1 및 제2 패스 게이트 트랜지스터들의 FinFET의 핀 채널 높이와 제1 및 제2 풀업 트랜지스터들의 FinFET의 핀 채널 높이 중 적어도 하나보다 크다. 전술한 또는 이하의 실시예들 중 하나 이상에서, SRAM은 제1 격리 절연층 및 제1 격리 절연층의 일부 위에 배치된 제2 격리 절연층을 더 포함한다. 제1 및 제2 풀다운 트랜지스터들은 제2 격리 절연층이 배치되어 있지 않은 영역에 배치되고, 제1 격리 절연층 위에 제2 격리 절연층이 배치되어 있는 영역에 제1 및 제2 풀업 트랜지스터들이 배치된다. 전술한 또는 이하의 실시예들 중 하나 이상에서, 제1 격리 절연층 위에 제2 격리 절연층이 배치되어 있는 영역에 제1 및 제2 패스 게이트 트랜지스터들이 배치된다.
여기서 설명된 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, 본 발명개시에서, 키가 더 큰 FinFET과 더 짧은 FinFET을 선택적으로 사용함으로써, 반도체 디바이스의 성능, 예를 들어, 속도 및 전력 소모를 향상시키는 것이 가능하다. 또한, 제1 격리 절연층 및 더미 게이트 구조물의 측벽 스페이서들과는 상이한 물질로 제조된 제2 격리 절연층을 이용함으로써, 공정 어려움없이 키가 더 큰 FinFET과 더 짧은 FinFET을 제조하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 2a 및 도 2b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 3a 및 도 3b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 4a 및 도 4b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 5a 및 도 5b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 6a 및 도 6b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 7a 및 도 7b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 8a 및 도 8b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 9a 및 도 9b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 10a, 도 10b, 및 도 10c는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 11a 및 도 11b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 12a 및 도 12b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 13a 및 도 13b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 14a 및 도 14b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 15a 및 도 15b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 16a 및 도 16b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 17a 및 도 17b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 18a 및 도 18b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 19a, 도 19b, 및 도 19c는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 20a 및 도 20b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 21a, 도 21b, 도 21c, 및 도 21d는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 22a 및 도 22b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 23a 및 도 23b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 24a 및 도 24b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 25a 및 도 25b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 26a 및 도 26b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 27a 및 도 27b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 28a 및 도 28b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다.
도 29a 및 도 29b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 SRAM을 도시한다.
도 30은 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 SRAM을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 뿐만 아니라, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 이루어진다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다.
FinFET은 일반적으로 충분한 구동 전류를 획득하기 위해 다중 핀들을 포함한다. 반도체 칩의 크기가 감소함에 따라, 핀들의 개수 또한 감소되고, 결국 핀들의 개수는 1개이다. 핀 구조물이 한 개 있는 FinFET에서, 구동 전류를 증가시키기 위한 한가지 가능한 방법은 핀 채널 높이(핀 구조물의 채널 영역의 높이)를 증가시키는 것이다.
논리 회로에서, 일부 트랜지스터들은 큰 용량성 부하를 구동하고, 다른 트랜지스터들은 작은 부하를 구동한다. 큰 부하를 구동하는 트랜지스터들은 속도 ~ Ieff/Cload Vdd(여기서, Cload는 부하의 커패시턴스이고, Vdd는 전원 전압이다)와 같은 속도 요건을 충족시키기 위해 높은 구동 세기(구동 전류 Ieff)를 필요로 한다. FinFET의 경우, FinFET에 의해 구동될 부하가 낮으면, 핀 높이가 증가함에 따라 에너지 지연 곱(energy delay product)이 증가하는 반면에, 부하가 높을 때에는, 핀 높이가 증가함에 따라 에너지 지연 곱이 감소한다.
따라서, 본 발명개시는 상이한 구동 특성에 대해 상이한 핀 채널 높이들을 갖는 다중 FinFET들을 갖는 논리 회로 및 정적 랜덤 액세스 메모리(static random access memory; SRAM)와 같은, 반도체 디바이스를 제공한다. 본 실시예들에 따른 반도체 디바이스는, 작은 부하를 구동하는 FinFET들에 대해서는 낮은 핀을 사용하고, 큰 부하를 구동하는 FinFET들에 대해서는 큰 핀을 사용함으로써 속도와 전력 소모 간의 트레이드오프(tradeoff)를 개선시킬 수 있다.
도 1 내지 도 21d는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들을 도시한다. 추가적인 동작들이 도 1 내지 도 21d에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 맞교환될 수 있다. 도 1 내지 도 21d에서, "A" 도면들(도 1a, 도 2a, ...)은 Y방향을 따른 단면도를 나타내며, "B" 도면들(도 1b, 도 2b, ...)은 평면도들을 나타내며, "C" 도면들(도 10c 등)은 Y방향을 따른 단면도들을 나타낸다.
도 1a 및 도 1b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 1a는 도 1b의 Y1-Y1 라인에 대응하는 단면도이다.
도 1a 및 도 1b에서 도시된 바와 같이, 핀 구조물들(20A, 20B)이 기판(10) 위에 형성된다. 일 실시예에서, 기판(10)은 적어도 자신의 표면 부분 상에 단결정 반도체층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 물질을 포함할 수 있으나, 이것들에 국한되는 것은 아니다. 이 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 자신의 표면 영역에, 하나 이상의 버퍼층들(도시되지 않음)을 포함할 수 있다. 버퍼층들은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역들의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼층들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질들로부터 형성될 수 있으나, 이것들에 국한되는 것은 아니다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층들을 포함한다. SiGe 버퍼층들의 게르마늄 농도는 최저층 버퍼층에 대한 30원자% 게르마늄에서 최고층 버퍼층에 대한 70원자% 게르마늄까지 증가할 수 있다. 기판(10)은 적절하게 불순물들(예를 들어, p형 또는 n형 도전성)로 도핑된 다양한 영역들을 포함할 수 있다.
핀 구조물들(20A, 20B)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 더미층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 더미층과 나란히 형성된다. 그 후, 더미층은 제거되고, 잔존하는 스페이서들은 그 후에 핀들을 패터닝하는데 사용될 수 있다.
다른 실시예들에서, 핀 구조물들은 하드 마스크 패턴(22)을 에칭 마스크로서 사용하여 패터닝될 수 있다. 일부 실시예들에서, 하드 마스크 패턴(22)은 제1 마스크층 및 제1 마스크층 상에 배치된 제2 마스크층을 포함한다. 제1 마스크층은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물층이다. 제2 마스크층은 저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 비롯한 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적절한 공정에 의해 형성되는 실리콘 질화물(SiN)로 제조된다. 퇴적된 하드 마스크층은 포토리소그래피 및 에칭을 포함하는 패터닝 동작들을 사용함으로써 하드 마스크 패턴(22) 내로 패터닝된다. 그 후, 기판(10)은 하드 마스크 패턴을 이용하여, X방향으로 모두 연장되는 핀 구조물들(20A, 20B)로 패터닝된다. 도 1a 및 도 1b에서는, 두 개의 핀 구조물들(20A, 20B)이 Y방향으로 배열되어 있다. 그러나, 핀 구조물들의 개수는 이에 한정되지 않고, 세 개 이상일 수 있다. 일부 실시예들에서, 패터닝 동작들에서 패턴 충실도를 향상시키기 위해 하나 이상의 더미 핀 구조물들이 핀 구조물들의 양 측면 상에 형성된다.
핀 구조물의 윗부분의 Y방향을 따른 폭은, 일부 실시예들에서, 약 5㎚ 내지 약 40㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 20㎚의 범위 내에 있다. 일부 실시예들에서, 핀 구조물의 Z방향을 따른 높이는 약 100㎚ 내지 약 200㎚의 범위 내에 있다.
도 2a 및 도 2b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 2a는 도 2b의 Y1-Y1 라인에 대응하는 단면도이다.
핀 구조물들(20A, 20B)이 형성된 후, 핀 구조물들(20A, 20B)이 제1 절연 물질층(29)에 완전히 매립되도록 하나 이상의 절연 물질층들을 포함하는 제1 절연 물질층(29)이 기판(10) 위에 형성된다. 제1 절연 물질층(29)을 위한 절연 물질은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동가능 CVD 또는 임의의 다른 적절한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우 K 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 제1 절연 물질층(29)은 실리콘 산화물로 제조된다. 제1 절연 물질층(29)의 형성 후에 어닐링 동작이 수행될 수 있다. 그 후, 도 2a에서 도시된 바와 같이, 하드 마스크 패턴들(22)을 제거하고, 핀 구조물들(20A, 20B)의 윗면들을 제1 절연 물질층(29)으로부터 노출시키도록, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 방법 및/또는 에치 백(etch-back) 방법과 같은 평탄화 동작이 수행된다.
일부 실시예들에서, 제1 절연 물질층(29)을 형성하기 전에 하나 이상의 핀 라이너층들(25)이 핀 구조물들 위에 형성된다. 핀 라이너층(25)은 SiN 또는 실리콘 질화물계 물질(예컨대, SiON 또는 SiCN 등)로 제조될 수 있다.
도 3a 및 도 3b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 3a는 도 3b의 Y1-Y1 라인에 대응하는 단면도이다.
그 후, 도 3a에서 도시된 바와 같이, 제1 절연 물질층(29)이 리세싱되어, 핀 구조물들(20A, 20B)의 윗부분들이 노출되도록 제1 격리 절연층(30)이 형성된다. 이 동작으로, 핀 구조물들(20A, 20B)은 얕은 트렌치 격리(Shallow Trench Isolation; STI)라고도 불리우는 제1 격리 절연층(30)에 의해 서로 전기적으로 분리된다. 리세스 에칭 후, 일부 실시예들에서, 노출된 핀 구조물들의 높이(h1)는 약 50㎚ 내지 약 100㎚의 범위 내에 있고, 다른 실시예들에서는, 약 60㎚ 내지 약 80㎚의 범위 내에 있다.
도 4a 및 도 4b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 4a는 도 4b의 Y1-Y1 라인에 대응하는 단면도이다.
또한, 도 4a에서 도시된 바와 같이, 핀 구조물들(20A, 20B)이 제2 절연 물질층(34) 내에 완전히 매립되도록, 제1 격리 절연층(30) 위에 하나 이상의 절연 물질층들을 포함하는 제2 절연 물질층(34)이 형성된다. 제2 절연 물질층(34)을 위한 절연 물질은 제1 격리 절연층의 절연 물질과는 상이하며, 이는 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD, 원자층 증착(ALD) 또는 유동가능 CVD 또는 임의의 다른 적절한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, SiOC, SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우 K 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 제2 절연 물질층(34)은 SiOC 또는 SiOCN을 포함한다. 제2 절연 물질층(34)의 형성 후에 어닐링 동작이 수행될 수 있다. 그 후, 도 4a에서 도시된 바와 같이, 핀 구조물들(20A, 20B)의 윗면들을 제2 절연 물질층(34)으로부터 노출시키도록, 화학적 기계적 폴리싱(CMP) 방법 및/또는 에치 백 방법과 같은 평탄화 동작이 수행된다.
도 5a 및 도 5b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 5a는 도 5b의 Y1-Y1 라인에 대응하는 단면도이다.
그 후, 도 5a에서 도시된 바와 같이, 제2 절연 물질층(34)이 리세싱되어, 핀 구조물들(20A, 20B)의 윗부분들이 노출되도록 제2 격리 절연층(35)이 형성된다. 리세스 에칭 후, 일부 실시예들에서, 노출된 핀 구조물들의 높이(h2)는 h1보다 작고, 이는 약 15㎚ 내지 약 50㎚의 범위 내에 있고, 다른 실시예들에서는, 약 20㎚ 내지 약 40㎚의 범위 내에 있다. 일부 실시예들에서, h1/h2는 약 1.5 내지 약 5.0의 범위 내에 있고, 다른 실시예들에서는 약 1.5 내지 약 3.0의 범위 내에 있다.
도 6a 및 도 6b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 6a는 도 6b의 Y2-Y2 라인에 대응하는 단면도이다.
제2 격리 절연층(35)이 형성된 후, 도 6a 및 도 6b에서 도시된 바와 같이, 더미 게이트 구조물(40)이 형성된다. 더미 게이트 구조물(40)은 더미 게이트 유전체층과 더미 게이트 전극층을 포함한다. 더미 게이트 유전체층은 실리콘 산화물계 물질과 같은, 하나 이상의 절연 물질층들을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 일부 실시예들에서, 더미 게이트 유전체층의 두께는 약 1㎚ 내지 약 5㎚의 범위 내에 있다.
더미 게이트 구조물(40)은 노출된 핀 구조물들(20A, 20B) 및 제2 격리 절연층(35)의 윗면 위에 더미 게이트 유전체층을 먼저 블랭킷 퇴적함으로써 형성된다. 그 후, 핀 구조물들이 더미 게이트 전극층 내에 완전히 매립되도록, 더미 게이트 전극층이 더미 게이트 유전체층 상에 블랭킷 퇴적된다. 더미 게이트 전극층은 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 더미 게이트 전극층은 폴리실리콘으로 제조된다. 일부 실시예들에서, 더미 게이트 전극층의 두께는 약 100㎚ 내지 약 200㎚의 범위 내에 있다. 일부 실시예들에서, 더미 게이트 전극층은 평탄화 동작을 거친다. 더미 게이트 유전체층 및 더미 게이트 전극층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 공정을 사용하여 퇴적된다. 이어서, 더미 게이트 전극층 위에 마스크층이 형성된다. 마스크층은 레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
다음으로, 도 6a 및 도 6b에서 도시된 바와 같이, 패터닝 동작이 마스크층에 대해 수행되고, 더미 게이트 전극층이 더미 게이트 구조물(40) 내로 패터닝된다. 더미 게이트 구조물들을 패터닝함으로써, 소스/드레인 영역들이 될 핀 구조물들(20A, 20B)의 윗부분들이, 도 6b에서 도시된 바와 같이, 더미 게이트 구조물들의 양 측면들 상에서 부분적으로 노출된다. 본 발명개시에서, 소스와 드레인은 상호 교환가능하게 사용되고 그 구조물들은 실질적으로 동일하다. 도 6b에서는, 두 개의 핀 구조물들(20A, 20B) 상에 두 개의 더미 게이트 구조물들(40)이 각각 형성되고, 두 개의 핀 구조물들(20A, 20B) 위에 한 개의 더미 게이트 구조물(40)이 형성되어 있다. 그러나, 레이아웃은 도 6b에 한정되지 않는다.
더미 게이트 구조물들(40)의 Y방향을 따른 폭은, 일부 실시예들에서, 약 5㎚ 내지 약 30㎚의 범위 내에 있고, 다른 실시예들에서는 약 7㎚ 내지 약 15㎚의 범위 내에 있다. 더미 게이트 구조물들의 피치는, 일부 실시예들에서, 약 10㎚ 내지 약 50㎚의 범위 내에 있고, 다른 실시예들에서는 약 15㎚ 내지 약 40㎚의 범위 내에 있다.
도 7a 및 도 7b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 7a는 도 7b의 Y2-Y2 라인에 대응하는 단면도이다.
더미 게이트 구조물들(40)이 형성된 후, 측벽 스페이서들(42)을 위한 절연 물질의 블랭킷층이 CVD 또는 다른 적절한 방법들을 사용하여 컨포멀하게(conformally) 형성된다. 블랭킷층은 더미 게이트 구조물들의 측벽들과 같은 수직면들, 수평면들, 및 최상부 상에서 실질적으로 동일한 두께를 갖도록 형성되도록, 컨포멀 방식으로 퇴적된다. 일부 실시예들에서, 블랭킷층은 약 2㎚ 내지 약 20㎚의 범위의 두께로 퇴적된다. 일 실시예에서, 블랭킷층의 절연 물질은 제1 격리 절연층 및 제2 격리 절연층의 물질들과는 상이하며, 이는 SiN, SiON, SiOCN, 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질로 제조된다. 일부 실시예들에서, 블랭킷층(측벽 스페이서들(42))은 SiN으로 제조된다. 도 7a 및 도 7b에서 도시된 바와 같이, 측벽 스페이서들(42)은 이방성 에칭에 의해, 더미 게이트 구조물들(40)의 양 측벽들 상에 형성된다.
도 8a 및 도 8b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 8a는 도 8b의 Y2-Y2 라인에 대응하는 단면도이다.
도 8a 및 도 8b에서 도시된 바와 같이, 측벽 스페이서들(42)이 형성된 후, 나중에 더 짧은 핀 채널 높이를 갖는 FinFET(더 짧은 FinFET)이 될 핀 구조물(20A) 주위의 영역이 커버층(45)에 의해 덮혀진다. 일부 실시예들에서, 커버층(45)은 포토레지스트 패턴이다.
도 9a 및 도 9b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 9a는 도 9b의 Y2-Y2 라인에 대응하는 단면도이다.
측벽 스페이서(42)를 갖는 더미 게이트 구조물(40) 및 커버층(45)을 에칭 마스크들로서 사용하여, 도 9a에서 도시된 바와 같이, 제2 격리 절연층(35)이 에칭된다. 제2 격리 절연층(35)은 제1 격리 절연층(30) 및 측벽 스페이서들(42)과는 상이한 물질로 제조되기 때문에, 제2 격리 절연층(35)은 선택적으로 에칭될 수 있고, 이 에칭은 제1 격리 절연층(30)에서 실질적으로 중단된다. 에칭 후, 제2 격리 절연층(35A)은 커버층(45) 아래에 잔존하고, 제2 격리 절연층(35B)은, 키가 더 큰 핀 채널 높이를 갖는 FinFET(키가 큰 FinFET)이 나중에 될 핀 구조물(20B) 주위의 영역에서 더미 게이트 구조물 아래에 잔존한다.
도 10a 내지 도 10c는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 10a는 도 10b의 Y2-Y2 라인에 대응하는 단면도이며, 도 10c는 도 10b의 Y1-Y1 라인에 대응하는 단면도이다.
제2 격리 절연층(35)의 에칭 후, 도 10a 내지 도 10c에서 도시된 바와 같이, 커버층(45)이 제거된다. 도 10c에서 도시된 바와 같이, 핀 구조물들(20A, 20B)의 소스/드레인 영역들은 노출되고, 핀 구조물(20A)의 소스/드레인 영역들은 핀 구조물(20B)의 소스/드레인 영역들의 높이(h3)보다 작은 높이(h4)를 갖는다. 높이(h3)는 높이(h1)와 실질적으로 동일하고, 높이(h4)는 높이(h2)와 실질적으로 동일하다. 일부 실시예들에서, h3/h4는 약 1.5 내지 약 5.0의 범위 내에 있고, 다른 실시예들에서는 약 1.5 내지 약 3.0의 범위 내에 있다.
도 10c에서 도시된 바와 같이, 더 짧은 핀 채널 높이를 갖는 FinFET(더 짧은 FinFET)은 적층된 격리 절연층(제1 격리 절연층(30) 및 제2 격리 절연층(35A))을 갖고, 키가 더 큰 핀 채널 높이를 갖는 FinFET(키가 더 큰 FinFET)은 제2 격리 절연층(35)이 없이 제1 격리 절연층(30)을 갖는다.
도 11a 및 도 11b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 11a는 도 11b의 Y1-Y1 라인에 대응하는 단면도이다.
도 11a 및 도 11b에서 도시된 바와 같이, 소스/드레인(source/drain; S/D) 에피택셜층들(50A, 50B)이 노출된 핀 구조물들(20A, 20B) 위에 각각 형성된다. S/D 에피택셜층들(50A, 50B)은 p채널 FET의 경우, SiGe, SiGeB 및/또는 Ge의 하나 이상의 층들, 또는 n채널 FET의 경우, Si, SiP, SiC 및/또는 SiCP의 하나 이상의 층들을 포함한다. Ⅲ-Ⅴ족 반도체 물질이 S/D 에피택셜층으로서 사용될 수 있다. S/D층들(50A, 50B)은, CVD, ALD, 분자빔 에피택시(molecular beam epitaxy; MBE) 또는 다른 적절한 방법을 사용하는 에피택셜 성장 방법에 의해, 노출된 핀 구조물들(반도체층들) 상에 선택적으로 형성된다.
도 12a 및 도 12b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 12a는 도 12b의 Y2-Y2 라인에 대응하는 단면도이다.
이어서, 도 12a 및 도 12b에서 도시된 바와 같이, 층간 유전체(ILD)층(60)이 형성된다. ILD층(60)을 위한 물질들은 실리콘 산화물, SiCOH, 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 물질들이 ILD층(60)을 위해 사용될 수 있다. ILD층(60)이 형성된 후, 더미 게이트 구조물들(40)의 더미 게이트 전극층들의 최상부들이 노출되도록, CMP와 같은 평탄화 공정이 수행된다.
도 13a 및 도 13b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 13a는 도 13b의 Y2-Y2 라인에 대응하는 단면도이다.
다음으로, 도 13a 및 도 13b에서 도시된 바와 같이, 더미 게이트 구조물들(40)이 제거됨으로써, 게이트 스페이서들(62A, 62B)이 형성되고, 이 때 핀 구조물들(20A, 20B)의 윗부분들이 각각 노출된다. 측벽 스페이서들(42)은 제거되지 않는다.
ILD층(60)은 더미 게이트 구조물들(40)의 제거 동안 S/D 에피택셜층들(50A, 50B)을 보호한다. 더미 게이트 구조물들은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극층이 폴리실리콘이고 ILD층(60)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 더미 게이트 전극층을 선택적으로 제거하는데 사용될 수 있다. 이후, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 더미 게이트 유전체층이 제거된다.
도 14a 및 도 14b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 14a는 도 14b의 Y2-Y2 라인에 대응하는 단면도이다.
도 14a 및 도 14b에서 도시된 바와 같이, 나중에 더 짧은 핀 채널 높이를 갖는 FinFET(더 짧은 FinFET)이 될 핀 구조물(20A) 주위의 영역이 커버층(65)에 의해 덮혀진다. 커버층(65)은 일부 실시예들에서 포토레지스트 패턴이다.
도 15a 및 도 15b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 15a는 도 15b의 Y2-Y2 라인에 대응하는 단면도이다.
그 후, 나중에 키가 더 큰 핀 채널 높이를 갖는 FinFET(키가 더 큰 FinFET)이 될 핀 구조물(20B) 주위의 영역 내의 제2 격리 절연층(35B)이 제1 격리 절연층(30)의 윗면까지 하방 에칭된다. 제2 격리 절연층(35B)은 제1 격리 절연층(30)과는 상이한 물질로 제조되기 때문에, 에칭은 실질적으로 제1 격리 절연층(30)의 표면에서 정지한다. 또한, 제2 격리 절연층(35B)은 측벽 스페이서들(42) 및 ILD층(60)과는 상이한 물질로 제조되기 때문에, 제2 격리 절연층(35B)은 선택적으로 에칭될 수 있다.
도 16a 및 도 16b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 16a는 도 16b의 Y2-Y2 라인에 대응하는 단면도이다.
제2 격리 절연층(35B)이 에칭된 후, 도 16a 및 도 16b에서 도시된 바와 같이, 커버층(65)이 제거된다.
도 17a 및 도 17b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 17a는 도 17b의 Y2-Y2 라인에 대응하는 단면도이다.
커버층(65)이 제거된 후, 도 17a 및 도 17b에서 도시된 바와 같이, 노출된 핀 구조물들(채널 영역들) 및 주변 영역들 위에 게이트 유전체층(70)이 형성된다. 특정 실시예들에서, 게이트 유전체층(70)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 물질, 다른 적절한 유전체 물질, 및/또는 이들의 조합과 같은 하나 이상의 유전체 물질층들을 포함한다. 하이k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이k 유전체 물질들, 및/또는 이들의 조합을 포함한다. 일부 실시예들에서, 게이트 유전체층(70)은 채널층들과 유전체 물질 사이에 형성된 계면층을 포함한다.
게이트 유전체층(70)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(70)은, 각각의 채널층들 주위에서 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 공정을 이용하여 형성된다. 일 실시예에서, 게이트 유전체층(70)의 두께는 약 1㎚ 내지 약 6㎚의 범위 내에 있다.
도 18a 및 도 18b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 18a는 도 18b의 Y2-Y2 라인에 대응하는 단면도이다.
이어서, 게이트 전극층(75)이 게이트 유전체층(70) 상에 형성된다. 게이트 전극층(75)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 물질들, 및/또는 이들의 조합들과 같은 하나 이상의 도전성 물질층들을 포함한다.
게이트 전극층(75)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층 및 전극층은 또한 ILD층(60)의 윗면 위에 퇴적된다. 도 18a에서 도시된 바와 같이, 그 후, ILD층(60)의 최상면이 드러날 때 까지, ILD층(60) 상에 형성된 게이트 유전체층 및 게이트 전극층은, 예를 들어, CMP를 사용하여 평탄화된다.
본 발명개시의 특정 실시예들에서, 하나 이상의 일함수 조정층들(미도시됨)이 게이트 유전체층(70)과 게이트 전극층(75) 사이에 개재된다. 일함수 조정층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일층, 또는 이들 물질들의 두 개 이상의 다중층들과 같은 도전성 물질로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 증 하나 이상이 일함수 조정층으로서 이용되며, p채널 FET의 경우에서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 이용된다. 일함수 조정층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층은 상이한 금속층들을 이용할 수 있는 n채널 FET과 p채널 FET용으로 개별적으로 형성될 수 있다.
도 19a 내지 도 19c는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 19a는 도 19b의 Y3-Y3 라인에 대응하는 단면도이며, 도 19c는 Y1-Y1 라인에 대응하는 단면도이다.
금속 게이트 구조물들이 형성된 후, ILD층(60)은, 도 19a 내지 도 19c에서 도시된 바와 같이, 소스/드레인 영역들(50A 및/또는 50B)이 노출되어 있는 콘택트 개구들(66A, 66B, 66C)을 형성하기 위해, 리소그래피 및 에칭 동작들을 사용함으로써 부분적으로 에칭(패터닝)된다. 일부 실시예들에서, 도 19c에서 도시된 바와 같이, 두 개의 소스/드레인 영역들(50A, 50B)을 노출시키기 위해 커다란 콘택트 개구(66C)가 형성된다. 핀 구조물(20A) 주위의 영역에 대한 콘택트 개구 에칭은 제2 격리 절연층(35A)의 표면에서 실질적으로 정지한다.
도 20a 및 도 20b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 20a는 도 20b의 Y3-Y3 라인에 대응하는 단면도이다.
전술한 콘택트 개구 에칭에서, 핀 구조물(20B) 주위의 영역에서의 ILD층(60)은, 일부 실시예들에서, 소스/드레인 에피택셜층(50B)의 전체 부분을 실질적으로 노출시키기 위해 과도하게 에칭된다. 소스/드레인 에피택셜층(50B)의 바닥 부분만이 ILD층(60) 내에 매립된 채 남아있다. 매립된 양은, 일부 실시예들에서, 약 5㎚ 내지 약 20㎚이다.
도 21a 내지 도 21d는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들의 다양한 단계들 중 하나를 도시한다. 도 21a는 도 21b의 Y3-Y3 라인에 대응하는 단면도이고, 도 21c는 도 21b의 Y2-Y2 라인에 대응하는 단면도이며, 도 21d는 도 21b의 Y1-Y1 라인에 대응하는 단면도이다.
콘택트 개구들 내에서는, 도전성 물질이 형성된다. 도전성 물질이 콘택트 개구들 내에 그리고 그 위에 형성되고, 그 후, CMP 동작과 같은 평탄화 동작이, 도 21a, 도 21b, 및 도 21d에서 도시된 바와 같이, 콘택트들(80A, 80B, 80C)을 형성하도록 수행된다. 도전성 물질은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN, 또는 임의의 다른 적절한 물질의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 도전성 물질을 형성하기 전에 실리사이드층이 S/D 에피택셜층들(50A, 50B) 위에 형성된다. 실리사이드층은 WSi, CoSi, NiSi, TiSi, MoSi, 및 TaSi 중 하나 이상을 포함한다.
도 21c에서 도시된 바와 같이, 핀 구조물(20A)에 의해 형성된 더 짧은 FinFET은 핀 구조물(20B)에 의해 형성된 키가 더 큰 FinFET보다 더 짧은 핀 채널 높이를 갖는다. 키가 더 큰 FinFET의 핀 채널 높이(CH1)는 게이트 유전체층(70)과 제1 격리 절연층(30) 사이의 계면(즉, 제1 격리 절연층(30)의 윗면)으로부터 핀 구조물(20B)의 최상부까지 측정된 것이며, 더 짧은 FinFET의 핀 채널 높이(CH2)는 게이트 유전체층(70)과 제2 격리 절연층(35A) 사이의 계면(즉, 제2 격리 절연층(35A)의 윗면)으로부터 핀 구조물(20A)의 최상부까지 측정된 것이다. 키가 더 큰 FinFET의 핀 채널 높이는, 일부 실시예들에서, 더 짧은 FinFET의 핀 채널 높이의 1.5배 내지 3배이다.
키가 더 큰 FinFET은 게이트 전극층(75B)의 양 측면들 위에 배치된 제2 격리 절연층(35B)의 일부에 의해 형성된 하부 측벽 스페이서들과, 하부 측벽 스페이서들(35B) 상에 수직으로 배치된 상부 측벽 스페이서들(42)을 포함한다. 더 짧은 FinFET은 게이트 전극층(75A)의 양 측면들 위에 배치된 측벽 스페이서들(42)만을 포함하고, 제2 격리 절연층(35)의 일부에 의해 형성된 측벽 스페이서들을 갖지 않는다. 핀 구조물(20A)의 최상부 및 핀 구조물(20B)의 최상부는 실질적으로 동일한 높이(그 차이는 약 1.0㎚ 미만이다)에서 위치한다. 또한, 일부 실시예들에서, 핀 구조물(20A)의 폭은 핀 구조물(20B)의 폭과 실질적으로 동일하고(그 차이는 약 0.5㎚ 미만이다), 다른 실시예들에서, 핀 구조물(20A)의 폭은 핀 구조물(20B)의 폭보다 크거나 또는 이보다 작다.
FinFET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 22a 내지 도 25b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들을 도시한다. 추가적인 동작들이 도 22a 내지 도 25b에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 맞교환될 수 있다. 도 1a 내지 도 22d와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 도 22a 내지 도 25b에서, "A" 도면들(도 22a, 도 23a, ...)은 평면도들을 나타내는 "B" 도면들(도 22b, 도 23b, ...)의 Y2-Y2에 대응하는 Y방향을 따른 단면도들을 나타낸다.
도 4a 및 도 4b의 구조물이 형성된 후, 리소그래피 및 에칭 공정들을 이용하여, 도 22a 및 도 22b에서 도시된 바와 같이, 제2 격리 절연층(35)이 키가 더 큰 FinFET을 위한 영역에서 부분적으로 에칭된다. 제2 격리 절연층(35)의 에칭은 실질적으로 제1 격리 절연층(30)에서 정지될 수 있다.
도 6a 및 도 6b와 마찬가지로, 제2 격리 절연층(35)이 에칭된 후, 도 23a 및 도 23b에서 도시된 바와 같이, 더미 게이트 구조물(40)이 형성된다.
그 후, 도 7a 및 도 7b와 마찬가지로, 도 24a 및 도 24b에서 도시된 바와 같이, 측벽 스페이서들(42)이 더미 게이트 구조물들(40)의 양 측벽들 상에 형성된다.
이어서, 도 25a 및 도 25b에서 도시된 바와 같이, ILD층(60)이 형성되고, 더미 게이트 전극층들(40)이 제거되며, 그 후, 금속 게이트 구조물들이 형성된다. 이 실시예에서, 키가 더 큰 FinFET은 수직 방향으로 연속적으로 형성된 측벽 스페이서들(42)을 갖는다.
도 26a 내지 도 28b는 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스를 제조하기 위한 순차적 공정들을 도시한다. 추가적인 동작들이 도 26a 내지 도 28b에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 맞교환될 수 있다. 도 1a 내지 도 25b와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 도 26a 내지 도 28b에서, "A" 도면들(도 26a, 도 27a, ...)은 평면도들을 나타내는 "B" 도면들(도 26b, 도 27b, ...)의 Y3-Y3에 대응하는 Y방향을 따른 단면도들을 나타낸다.
이 실시예에서, 도 11a 및 도 11b와는 달리, 제2 격리 절연층이 에칭된 후의 이 제조 동작의 단계에서는 소스/드레인 에피택셜층들이 형성되지 않는다. 금속 게이트 구조물들이 형성된 후, 도 26a 및 도 26b에서 도시된 바와 같이 콘택트 개구(66A, 66B)가 형성된다.
그 후, 도 27a 및 도 27b에서 도시된 바와 같이, 노출된 핀 구조물들(20A, 20B)은 제2 격리 절연층(35A) 또는 제1 격리 절연층(30)의 윗면 또는 그 아래로 하방 리세싱된다.
다음으로, 도 28a 및 도 28b에서 도시된 바와 같이, 리세싱된 핀 구조물들(20A, 20B) 위에 에피택셜층들(55A, 55B)이 형성되고, 그 후, 도전성 콘택트층들(80A, 80B, 80C)이 형성된다. 에피택셜층들(55A, 55B)은 p채널 FET의 경우, SiGe, SiGeB 및/또는 Ge의 하나 이상의 층들, 또는 n채널 FET의 경우, Si, SiP, SiC 및/또는 SiCP의 하나 이상의 층들을 포함한다. Ⅲ-Ⅴ족 반도체 물질이 S/D 에피택셜층으로서 사용될 수 있다.
도 29a 및 도 29b는 본 발명개시의 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스(SRAM)를 도시한다. 도 30은 본 발명개시의 다른 실시예에 따른 상이한 핀 채널 높이들을 갖는 FinFET들을 구비한 반도체 디바이스(SRAM)를 도시한다. 도 1a 내지 도 27b와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 29a에서 도시된 바와 같이, 정적 랜덤 액세스 메모리(SRAM) 셀은 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 및 제1 패스 게이트 트랜지스터(PG1)를 포함한다. 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 및 제1 패스 게이트 트랜지스터(PG1)의 드레인 전극들은 제1 데이터 저장 노드에서 전기적으로 연결된다. SRAM 셀은 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 게이트 트랜지스터(PG2)를 더 포함한다. 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 게이트 트랜지스터(PG2)의 드레인 전극들은 제2 데이터 저장 노드에서 전기적으로 연결된다. 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 게이트 전극층들은, 제1 데이터 저장 노드를 통해, 제1 풀다운 트랜지스터(PD1), 제1 패스 게이트 트랜지스터(PG1), 및 제1 풀업 트랜지스터(PU1)의 드레인 전극들에 전기적으로 연결된다. 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)의 게이트 전극층들은, 제2 데이터 저장 노드를 통해, 제2 풀다운 트랜지스터(PD2), 제2 패스 게이트 트랜지스터(PG2), 및 제2 풀업 트랜지스터(PU2)의 드레인 전극들에 전기적으로 연결된다. 제1 및 제2 풀업 트랜지스터들(PU1, PU2)의 소스 전극들은 제1 전원 노드(예컨대, Vdd)에 연결되는 반면에, 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)의 소스 전극들은 제2 전원 노드(예컨대, Vss)에 연결된다. 일부 실시예들에 따르면, SRAM 셀에서, 제1 및 제2 패스 게이트 트랜지스터들(PG1, PG2) 및 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)은 N형 트랜지스터들이고, 제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 트랜지스터들이다.
본 실시예들에서, SRAM 셀 내의 모든 트랜지스터들은 각각 FinFET에 의해 형성된다.
본 발명개시의 실시예에서, 풀다운 트랜지스터들(PD1, PD2)은 키가 더 큰 FinFET에 의해 각각 형성되는 반면에, 나머지 트랜지스터들은 더 짧은 FinFET에 의해 각각 형성된다. 도 29b는 도 29a의 파선으로 둘러싸인 영역에 대응하는 단면을 도시한다. 단면에서, 도 1a 내지 도 28b의 실시예들과 마찬가지로, 제1 격리 절연층(130)은 기판(110) 위에 형성되고, 제2 격리 절연층(135)은 제1 격리 절연층 위에 부분적으로 배치된다. 상이한 채널 높이를 갖는 부분들(노출된 부분들)을 갖는 핀 구조물들(120)은 X방향을 따라 배치되고, 금속 게이트 구조물들(175)은 핀 구조물들(120) 위에 배치되어 Y방향으로 연장된다. 에피택셜층(180)이 또한 핀 구조물들(120) 위에 형성된다. 키가 더 큰 FinFET들(PD1, PD2)에서, 금속 게이트 구조물들은 도 1a 내지 도 21d 및 도 26a 내지 도 28b의 실시예들과 유사한 하부 측벽 스페이서들 및 상부 측벽 스페이서들에 의해 샌드위치된다. 도 29에서, 영역들(131)은 키가 더 큰 FinFET에 대해 제2 격리 절연층이 에칭되는 부분들을 나타낸다.
마찬가지로, 도 30에서, 풀다운 트랜지스터들(PD1, PD2)에 더하여, 패스 게이트 트랜지스터들(PG1, PG2)이 키가 더 큰 FinFET에 의해 각각 형성된다. 영역들(132)은 키가 더 큰 FinFET에 대해 제2 격리 절연층이 에칭되는 부분들을 나타낸다.
키가 더 큰 FinFET과 더 짧은 FinFET을 선택적으로 사용함으로써, SRAM 디바이스의 성능을 향상시키는 것이 가능하다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들 또는 예시들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 제1 격리 절연층으로부터 돌출해 있는 핀 구조물을 형성하는 단계;
상기 핀 구조물의 제1 윗부분이 노출되도록, 상기 제1 격리 절연층과는 상이한 물질로 제조된 제2 격리 절연층을 형성하는 단계;
상기 핀 구조물의 상기 노출된 제1 윗부분 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층을 에칭하는 단계;
게이트 공간이 형성되도록 상기 더미 게이트 구조물을 제거하는 단계;
상기 핀 구조물의 제2 윗부분이 상기 제1 격리 절연층으로부터 노출되도록 상기 게이트 공간에서 상기 제2 격리 절연층을 에칭하는 단계; 및
상기 핀 구조물의 상기 노출된 제2 윗부분 위에 게이트 유전체층을 형성하고, 상기 게이트 유전체층 위에 게이트 전극층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 제조된 것인 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 제2 윗부분의 높이는 상기 제1 윗부분의 높이의 1.5배 내지 3배인 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 1에 있어서,
상기 더미 게이트 구조물이 형성된 후, 상기 더미 게이트 구조물의 양 측면들 상에 측벽 스페이서들이 형성되며,
상기 측벽 스페이서들은 상기 제1 격리 절연층 및 상기 제2 격리 절연층과는 상이한 물질로 제조된 것인 반도체 디바이스 제조 방법.
실시예 5. 실시예 4에 있어서, 상기 게이트 전극층의 측면들은 상기 게이트 유전체층을 경유하여 상기 측벽 스페이서들 및 상기 제2 격리 절연층에 의해 덮혀진 것인 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층이 에칭된 후, 소스 영역 또는 드레인 영역이 될 상기 핀 구조물의 부분이 노출되는 것인 반도체 디바이스 제조 방법.
실시예 7. 실시예 6에 있어서,
상기 핀 구조물의 상기 노출된 부분 위에 에피택셜층을 형성하는 단계; 및
상기 에피택셜층 위에 제1 층간 유전체층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 8. 실시예 7에 있어서,
상기 제1 층간 유전체층의 윗부분을 에칭하여, 상기 에피택셜층의 윗부분이 노출되어 있는 콘택트 개구를 형성하는 단계; 및
상기 콘택트 개구 내에 도전성 물질을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 9. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 제1 격리 절연층으로부터 둘 다 돌출해 있는, 제1 핀 구조물과 제2 핀 구조물을 형성하는 단계;
상기 제1 핀 구조물의 제1 윗부분과 상기 제2 핀 구조물의 제1 윗부분이 노출되도록, 상기 제1 격리 절연층과는 상이한 물질로 제조된 제2 격리 절연층을 형성하는 단계;
상기 제1 핀 구조물의 상기 노출된 제1 윗부분 위에 제1 더미 게이트 구조물을 형성하고, 상기 제2 핀 구조물의 상기 노출된 제1 윗부분 위에 제2 더미 게이트 구조물을 형성하는 단계;
상기 제2 더미 게이트 구조물 및 그 주변 영역이 제1 커버층에 의해 덮혀져 있는 동안, 상기 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층을 에칭하는 단계;
제1 게이트 공간이 형성되도록 상기 제1 더미 게이트 구조물을 제거하고, 제2 게이트 공간이 형성되도록 상기 제2 더미 게이트 구조물을 제거하는 단계;
상기 제2 게이트 공간과 그 주변 영역이 제2 커버층에 의해 덮혀져 있는 동안, 상기 제1 핀 구조물의 제2 윗부분이 상기 제1 격리 절연층으로부터 노출되도록 상기 제1 게이트 공간에서 상기 제2 격리 절연층을 에칭하는 단계;
상기 제1 핀 구조물의 상기 노출된 제2 윗부분과 상기 제2 핀 구조물의 윗부분 위에 게이트 유전체층을 형성하는 단계; 및
상기 제1 핀 구조물 위의 상기 게이트 유전체층 상에 제1 게이트 전극층을, 그리고 상기 제2 핀 구조물 위의 상기 게이트 유전체층 상에 제2 게이트 전극층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 커버층은 포토레지스트 패턴이고, 상기 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층이 에칭된 후 제거되며,
상기 제2 커버층은 포토레지스트 패턴이고, 상기 제2 격리 절연층이 상기 제1 게이트 공간에서 에칭된 후 제거되는 것인 반도체 디바이스 제조 방법.
실시예 11. 실시예 9에 있어서, 상기 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 제조된 것인 반도체 디바이스 제조 방법.
실시예 12. 실시예 9에 있어서, 상기 제1 핀 구조물은 제1 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 위한 것이고, 상기 제2 핀 구조물은 제2 FinFET를 위한 것이며,
상기 제1 FinFET의 핀 채널의 높이는 상기 제2 FinFET의 핀 채널의 높이의 1.5배 내지 3배인 것인 반도체 디바이스 제조 방법.
실시예 13. 실시예 1에 있어서,
상기 제1 더미 게이트 구조물과 상기 제2 더미 게이트 구조물이 형성된 후, 상기 제1 더미 게이트 구조물의 양 측면들 상에 제1 측벽 스페이서들이 형성되고, 상기 제2 더미 게이트 구조물의 양 측면들 상에 제2 측벽 스페이서들이 형성되며,
상기 제1 측벽 스페이서 및 상기 제2 측벽 스페이서는 상기 제1 격리 절연층 및 상기 제2 격리 절연층과는 상이한 물질로 제조된 것인 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 게이트 전극층의 측면들은 상기 게이트 유전체층을 경유하여 상기 제1 측벽 스페이서들과 상기 제2 격리 절연층에 의해 덮혀지며,
상기 제2 게이트 전극층의 측면들은 상기 게이트 유전체층을 경유하여 상기 제2 측벽 스페이서들에 의해 덮혀지지만, 상기 제2 격리 절연층에 의해서는 덮혀지지 않는 것인 반도체 디바이스 제조 방법.
실시예 15. 실시예 9에 있어서,
상기 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층이 에칭된 후, 소스 영역 또는 드레인 영역이 될 상기 제1 핀 구조물의 부분이 노출되며, 소스 영역 또는 드레인 영역이 될 상기 제2 핀 구조물의 부분이 노출되는 것인 반도체 디바이스 제조 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 핀 구조물의 상기 노출된 부분 위에 제1 에피택셜층을 형성하고, 상기 제2 핀 구조물의 상기 노출된 부분 위에 제2 에피택셜층을 형성하는 단계; 및
상기 제1 에피택셜층과 상기 제2 에피택셜층 위에 제1 층간 유전체층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 층간 유전체층의 윗부분을 에칭하여, 상기 제1 에피택셜층의 윗부분이 노출되어 있는 제1 콘택트 개구를 형성하고, 상기 제2 에피택셜층의 윗부분이 노출되어 있는 제2 콘택트 개구를 형성하는 단계;
상기 제1 콘택트 개구에서 상기 제1 층간 유전체층의 일부를 더 에칭하여, 상기 제1 에피택셜층의 아랫부분을 노출시키는 단계; 및
상기 제1 에피택셜층의 아랫부분을 덮기 위해 상기 제1 콘택트 개구에서 제1 도전성 물질을 형성하고, 상기 제2 콘택트 개구에서 제2 도전성 물질을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위에 제공된 격리 절연층으로부터 돌출해 있는 핀 구조물;
상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체층;
상기 게이트 유전체층 위에 배치된 게이트 전극층; 및
상기 게이트 전극층의 양 측면들 위에 배치된 측벽 스페이서들을 포함하고,
상기 측벽 스페이서들은 하부 측벽 스페이서들 및 상기 하부 측벽 스페이서들 상에 수직으로 배치된 상부 측벽 스페이서들을 포함하며,
상기 하부 측벽 스페이서들은 상기 격리 절연층과는 상이한 절연 물질로 제조된 것인 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 하부 측벽 스페이서들은 상기 상부 측벽 스페이서들과는 상이한 절연 물질로 제조된 것인 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 격리 절연층은 상기 상부 측벽 스페이서들과는 상이한 절연 물질로 제조된 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 제1 격리 절연층으로부터 돌출해 있는 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 제1 윗부분이 노출되도록, 상기 제1 격리 절연층 위에 상기 제1 격리 절연층과는 상이한 물질로 만들어진 제2 격리 절연층을 형성하는 단계;
    상기 핀 구조물의 노출된 상기 제1 윗부분 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층을 에칭하는 단계;
    게이트 공간이 형성되도록 상기 더미 게이트 구조물을 제거하는 단계;
    상기 핀 구조물의 제2 윗부분이 상기 제1 격리 절연층으로부터 노출되도록 상기 게이트 공간에서 상기 제2 격리 절연층을 에칭하는 단계; 및
    상기 핀 구조물의 노출된 상기 제2 윗부분 위에 게이트 유전체층을 형성하고, 상기 게이트 유전체층 위에 게이트 전극층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제2 격리 절연층은 SiCO와 SiCON 중 적어도 하나로 이루어진 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제2 윗부분의 높이는 상기 제1 윗부분의 높이의 1.5배 내지 3배인 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 더미 게이트 구조물이 형성된 후, 상기 더미 게이트 구조물의 양 측면들 상에 측벽 스페이서들이 형성되며,
    상기 측벽 스페이서들은 상기 제1 격리 절연층 및 상기 제2 격리 절연층과는 상이한 물질로 이루어진 것인 반도체 디바이스 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 전극층의 측면들은 상기 게이트 유전체층을 경유하여 상기 측벽 스페이서들 및 상기 제2 격리 절연층에 의해 덮혀진 것인 반도체 디바이스 제조 방법.
  6. 제1항에 있어서,
    상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층이 에칭된 후, 소스 영역 또는 드레인 영역이 될 상기 핀 구조물의 부분이 노출되는 것인 반도체 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 핀 구조물의 상기 노출된 부분 위에 에피택셜층을 형성하는 단계; 및
    상기 에피택셜층 위에 제1 층간 유전체층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  8. 제7항에 있어서,
    상기 제1 층간 유전체층의 윗부분을 에칭하여, 상기 에피택셜층의 윗부분이 노출되어 있는 콘택트 개구를 형성하는 단계; 및
    상기 콘택트 개구 내에 도전성 물질을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 제1 격리 절연층으로부터 둘 다 돌출해 있는, 제1 핀 구조물과 제2 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물의 제1 윗부분과 상기 제2 핀 구조물의 제1 윗부분이 노출되도록, 상기 제1 격리 절연층 위에 상기 제1 격리 절연층과는 상이한 물질로 만들어진 제2 격리 절연층을 형성하는 단계;
    상기 제1 핀 구조물의 노출된 상기 제1 윗부분 위에 제1 더미 게이트 구조물을 형성하고, 상기 제2 핀 구조물의 노출된 상기 제1 윗부분 위에 제2 더미 게이트 구조물을 형성하는 단계;
    상기 제2 더미 게이트 구조물 및 그 주변 영역이 제1 커버층에 의해 덮혀져 있는 동안, 상기 제1 더미 게이트 구조물을 에칭 마스크로서 사용하여 상기 제2 격리 절연층을 에칭하는 단계;
    제1 게이트 공간이 형성되도록 상기 제1 더미 게이트 구조물을 제거하고, 제2 게이트 공간이 형성되도록 상기 제2 더미 게이트 구조물을 제거하는 단계;
    상기 제2 게이트 공간과 그 주변 영역이 제2 커버층에 의해 덮혀져 있는 동안, 상기 제1 핀 구조물의 제2 윗부분이 상기 제1 격리 절연층으로부터 노출되도록 상기 제1 게이트 공간에서 상기 제2 격리 절연층을 에칭하는 단계;
    상기 제1 핀 구조물의 노출된 상기 제2 윗부분과 상기 제2 핀 구조물의 상기 제1 윗부분 위에 게이트 유전체층을 형성하는 단계; 및
    상기 제1 핀 구조물 위의 상기 게이트 유전체층 상에 제1 게이트 전극층을, 그리고 상기 제2 핀 구조물 위의 상기 게이트 유전체층 상에 제2 게이트 전극층을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 제1 격리 절연층으로부터 돌출해 있는 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 윗부분이 노출되도록, 상기 제1 격리 절연층 위에 상기 제1 격리 절연층과는 상이한 물질로 만들어진 제2 격리 절연층을 형성하는 단계;
    상기 핀 구조물의 노출된 상기 윗부분 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물이 형성된 후, 상기 제2 격리 절연층의 일부를 패터닝하여 상기 제2 격리 절연층 내에 개구를 형성하는 단계 - 상기 개구의 바닥에서 상기 제1 격리 절연층의 일부가 노출됨 - ;
    층간 유전체층을 형성하는 단계;
    게이트 공간이 형성되도록 상기 더미 게이트 구조물을 제거하는 단계;
    상기 게이트 공간 내의 상기 핀 구조물의 상기 윗부분 및 상기 제2 격리 절연층의 상부면 위에 게이트 유전체층을 형성하는 단계;
    상기 핀 구조물 위의 상기 게이트 유전체층 상에 게이트 전극층을 형성하는 단계
    를 포함하고,
    적어도 하나의 에칭 동작이 상기 제2 격리 절연층에 대해 수행되는 것인 반도체 디바이스 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244867B2 (en) * 2018-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer plug and method of manufacturing the same
US10950610B2 (en) * 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
US11024369B1 (en) * 2019-11-18 2021-06-01 International Business Machines Corporation Static random-access memory cell design
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10971505B1 (en) * 2020-02-10 2021-04-06 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578818B1 (ko) * 2005-02-24 2006-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
US20170025313A1 (en) * 2015-07-20 2017-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Structure for FinFET Device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
CN104160507B (zh) * 2011-12-28 2017-10-24 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
CN104022037B (zh) * 2013-02-28 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9029920B2 (en) * 2013-06-04 2015-05-12 Globalfoundries Inc. Semiconductor devices and methods of fabrication with reduced gate and contact resistances
US9236480B2 (en) 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102168963B1 (ko) * 2014-01-21 2020-10-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210109651A (ko) 2014-03-24 2021-09-06 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
US20150287743A1 (en) * 2014-04-02 2015-10-08 International Business Machines Corporation Multi-height fin field effect transistors
CN105097542B (zh) * 2014-05-22 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9564501B2 (en) * 2014-12-23 2017-02-07 Stmicroelectronics, Inc. Reduced trench profile for a gate
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9431235B1 (en) * 2015-04-24 2016-08-30 International Business Machines Corporation Multilayer dielectric structures with graded composition for nano-scale semiconductor devices
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
CN105047564B (zh) * 2015-06-30 2017-11-24 上海华力微电子有限公司 鳍式场效应管基体制备方法
WO2017052604A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Backside fin recess control with multi-hsi option
KR102315275B1 (ko) 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
CN106684144B (zh) 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684042B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10096975B1 (en) * 2017-03-27 2018-10-09 International Business Machines Corporation Laterally grown edge emitting laser

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578818B1 (ko) * 2005-02-24 2006-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
US20170025313A1 (en) * 2015-07-20 2017-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Structure for FinFET Device

Also Published As

Publication number Publication date
US20190088649A1 (en) 2019-03-21
DE102017123047B4 (de) 2021-07-29
TW201916113A (zh) 2019-04-16
US11600616B2 (en) 2023-03-07
US20230207562A1 (en) 2023-06-29
CN109524465A (zh) 2019-03-26
TWI658504B (zh) 2019-05-01
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US10679988B2 (en) 2020-06-09
DE102017123047A1 (de) 2019-03-21
US20200043921A1 (en) 2020-02-06
CN109524465B (zh) 2022-07-01

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