CN105409000B - 双端口存储单元 - Google Patents

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Abstract

公开了一种多端口存储单元，其包括第一(P1+N1)和第二(P2+N2)交叉耦接的反相器电路。每个反相器电路的输入节点(150/180)被耦接到另一个反相器电路的输出节点(180/150)以接收另一个反相器电路的反相输出。多端口存储单元包括第一对第一类型存取晶体管(P3，P4)，每个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的输入节点(150，180)。多端口存储单元还包括第二对第二类型存取晶体管(N3，N4)，每个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的输入节点(150，180)。多端口单元展现了布局紧凑性和SEU耐受度方面的优点。

Description

双端口存储单元
技术领域
本公开大体涉及集成电路(IC)中的存储单元。
背景技术
静态随机存取存储器(SRAM)是一种使用双稳态闩锁电路(latching circuitry)来存储每个比特的半导体存储器。SRAM被用作为许多电子设备的数据存储器，并且经常被用来实现可编程逻辑集成电路(IC)。
SRAM单元可以被写入或读出。一般来说，SRAM单元在其输出端口处提供一个电压，而传感放大器检测SRAM中保持的电压是代表数字值1还是数字值0。一些SRAM单元具有单个端口用来写入数据和读出数据。其它的SRAM单元具有多个端口，可以通过多种方式以及出于多种目的使用这些端口。在一些IC中，多端口SRAM单元可工作于单端口模式或多端口模式。
具有SRAM阵列的IC正被由密度越来越高的工艺技术实现。这导致每片IC具有越来越高的比特密度。任何存储器系统都容易受到随机翻转(random up-set)的影响，随机翻转会导致比特翻转和错误操作。存储器的时间错误(Failure in Time,FIT)率是按照每10^12秒每兆比特的错误来衡量的。平均错误时间(MTBF)与存储器密度、每个系统的IC以及FIT的乘积成反比。如果IC的存储器密度增加，但是FIT和每个系统的IC保持恒定，使用这些IC的系统的MTBF将下跌到不可接受的水平。在设计具有快速增加的比特量的IC时，有必要寻找与密度增加成比例地减少单元FIT的方法。许多设计决策将是由提高存储器密度所驱动的，而另一些则是由提高FIT的需求所驱动的。
发明内容
多端口存储单元包括第一和第二反相器电路。每个反相器电路包括第一类型的上拉晶体管和第二类型的下拉晶体管。在每个反相器电路中，上拉晶体管的栅极和下拉晶体管的栅极都被耦接到第一节点，并且接收相同的电压电位。上拉晶体管的源极和下拉晶体管的漏极被串联耦接，并且在上拉晶体管和下拉晶体管之间的第二节点提供反相输出。每个反相器电路的第一节点被耦接到另一个反相器电路的第二节点以接收该另一个反相器电路的反相输出。多端口存储单元包括第一对第一类型的存取晶体管(accesstransistor)，该对存取晶体管中的每一个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。多端口存储单元还包括第二对第二类型的存取晶体管，该对存取晶体管中的每一个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。
一个或多个以下的实施例将被应用到这样的存储单元。第一类型的晶体管的栅极尺寸与第二类型的晶体管的栅极尺寸相等。上拉晶体管、下拉晶体管和存取晶体管可以是鳍式场效应晶体管。第一对存取晶体管中的每一个存取晶体管包括的鳍数量可以与第二对存取晶体管中的每一个存取晶体管所包括的鳍数量相同。多端口存储单元的每一个鳍式场效应晶体管可以与相同类型的另一个鳍式场效应晶体管共用源极/漏极。多端口存储单元可进一步包括：基底；在基底中的多个阱区，这些阱区在第一方向(y)上平行地延伸；多个阱区中的每一个均具有布置在该阱区上的各自的一组鳍结构，各自的一组鳍结构中的每个鳍结构在第一方向(y)上延伸；以及多个栅极结构，每个栅极结构布置在多组鳍结构中的一组或多组鳍结构上方，并且在第二方向(x)上延伸，第二方向(x)垂直于第一方向(y)，鳍结构和栅极结构被配置和设置为形成鳍式场效应晶体管。多个阱区包括不超过三个阱区。第一类型可以是PMOS，第二类型可以是NMOS。多端口存储单元可包括偶数个(N)存取晶体管对，其中N>2；多端口存储单元中总共的存取晶体管可以包括第一数量(X)的p型晶体管和第二数量(Y)的n型晶体管，其中X＝Y。多端口存储单元可包括多对(N)存取晶体管，其中N>2；多端口存储单元中总共的存取晶体管可以包括2*(N-1)个第一类型的晶体管和两个第二类型的晶体管。第一类型的存取晶体管相对于第二类型的存取晶体管对单粒子翻转(singleevent upset)较不敏感。
本申请还提供了一种构造双端口存储单元的方法。在基底中形成多个阱区，这些阱区在第一方向(y)上平行地延伸。在多个阱区的每一个阱区上形成各自的一组鳍结构，该组鳍结构包括一个或多个鳍结构。每个鳍结构在第一方向(y)上延伸。形成多个栅极结构，每个栅极结构布置在多组鳍结构中的一组或多组上方。多个栅极结构在与第一方向(y)垂直的第二方向(x)上延伸。多组鳍结构和栅极结构被配置和设置为形成鳍状场效应晶体管(FinFET)。放置导电线来耦接这些鳍式场效应晶体管，从而形成存储单元。存储单元具有第一和第二反相器电路。每个反相器电路包括第一类型的上拉晶体管和第二类型的下拉晶体管。在每个反相器电路中，上拉晶体管的栅极和下拉晶体管的栅极均被耦接到第一节点以接收相同的电压电位。上拉晶体管的源极和下拉晶体管的漏极被串联耦接，并且在上拉晶体管和下拉晶体管之间的第二节点提供反相输出。每个反相器电路的第一节点被耦接到另一个反相器电路的第二节点以接收该另一个反相器电路的反相输出。存储单元进一步包括第一对第一类型的存取晶体管，该对存取晶体管中的每一个存取晶体管均耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。存储单元进一步包括第二对第二类型的存取晶体管，该对存取晶体管中的每一个存取晶体管均耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。
一个或多个以下实施例将被应用到该方法中。形成多个阱区的步骤可包括形成多个阱区中的每一个阱区在第二方向X上具有相同的宽度，形成多组鳍结构，每组鳍结构包括一个或多个鳍结构的步骤可包括形成多组鳍结构中的每一组鳍结构在第二方向X上以及在第三方向上具有相同的尺寸，其中第三方向与第一和第二方向垂直。形成各自的多组鳍结构，其中每组鳍结构包括一个或多个鳍结构的步骤包括在多个阱区中的每一个阱区中形成相同数量的鳍结构。形成多个阱区、各自的多组鳍结构和多个栅极结构可以使得多个鳍式场效应晶体管中的每一个鳍式场效应晶体管具有相同数量的鳍。形成多个阱区、各自的多组鳍结构和多个栅极结构可使得多个鳍式场效应晶体管中的每一个鳍式场效应晶体管与相同类型的多个鳍式场效应晶体管中的另一个鳍式场效应晶体管共享源极/漏极区域。第一类型可以是P-MOSFET，第二类型可以是N-MOSFET。第一类型的存取晶体管相对于第二类型的存取晶体管对单粒子翻转较不敏感。放置导电线以耦接鳍式场效应晶体管，从而形成存储单元，可以形成具有偶数(N)对存取晶体管的多端口存储单元，其中N>2，多端口存储单元中总共的存取晶体管可以包括第一数量(X)的p型晶体管和第二数量(Y)的n型晶体管，其中X＝Y。放置导电线以耦接鳍式场效应晶体管，从而形成存储单元，可形成具有多对(N)存取晶体管的多端口存储单元，其中N>2，多端口存储单元中总共的存取晶体管可以包括两个n型晶体管和2*(N-1)个p型晶体管。
可以理解的是，在以下详细描述和权利要求中阐述了多种其他示例性结构和方法。
附图说明
通过阅读以下详细描述并参考附图，本发明的多个方面和优点将变得清楚，其中：
图1示出了双端口存储单元的电路示意图；
图2-1至图2-3示出了双端口存储单元的第一半导体布局示意图；
图3-1和图3-2示出了双端口存储单元的第二半导体布局示意图；
图4示出了使用鳍式场效应晶体管制造工艺制造双端口存储单元的方法；以及
图5示出了用于确定在实现多端口SRAM单元中使用的存取晶体管类型的流程示意图。
具体实施方式
静态随机存取存储器(SRAM)是一种使用双稳态闩锁电路来存储每个比特的半导体存储器。典型的SRAM单元包括交叉耦接设置的两个反相器电路，其中每个反相器的输入被耦接到另一个反相器的输出。在这种交叉耦接设置中，反相器维持两个稳定状态(例如逻辑0和逻辑1)。更具体地，第一反相器的反相输出被用作第二反相器的输入。第二反相器将第一反相器的反向输出反相为原始值，并且被用来在一旦输入被移去后将反相器维持为恒定状态。在典型的SRAM单元中，使用四个晶体管以实现交叉耦接的反相器设置，其中使用两个互补晶体管(例如p型和n型金属氧化物半导体FET(MOSFET))来实现每个反相器。除了交叉耦接设置之外，存取晶体管用来在读取和写入操作期间控制存取。
SRAM单元中的晶体管被确定大小并且位线电压被设置，使得在读取操作期间存储的数据值不会改变。同样地，晶体管和位线电平必须被确定大小，使得位线电压在写入操作期间可以改变存储的数据值。这些需求对位线电压导致了低噪声容限(close noisemargin)，以确保正确的操作。存取晶体管具有的任何性能失配又进一步降低了噪声容限。位线还可被称为信号线，并且在本文中可以交替地使用这些术语。一般来说，对于用作SRAM单元中的存取晶体管的情况，例如n型MOSFET(NMOS)和p型MOSFET(PMOS)的不同掺杂类型的晶体管所具有的性能并不能够被充分匹配。例如，由于MOSFET的阈值电压的体偏置效应(body bias effect)，PMOS晶体管传递强高比特值(例如逻辑1)和弱低比特值(例如逻辑0)。相反地，NMOS晶体管传递弱高比特值和强低比特值。由于NMOS和PMOS晶体管的性能失配，SRAM单元一般使用最强的类型作为存取晶体管(例如NMOS或PMOS)，并且可能包括附加电路来维持读取和写入噪声容限，例如位线和字线电压调制。匹配的晶体管展现出相似的性能特性。不同类型的晶体管可以通过针对每种类型的晶体管使用不同的栅极尺寸来在一定程度上匹配。然而，由于体偏置效应，传统上非常难(如果不是不可能的话)充分匹配不同类型的晶体管以满足特定应用的需求。出于这个原因，一般使用一种类型的存取晶体管来实现SRAM单元。
然而，对于互补MOSFET(CMOS)制造工艺，使用相同类型的存取晶体管会导致较大的布局。本公开的一些方面涉及同时具有PMOS和NMOS存取晶体管的多端口SRAM单元。如以下具体说明的，令人惊讶地发现了相比于平面PMOS和NMOSFET，PMOS(p型MOSFET)和NMOS(n型MOSFET)鳍式场效应晶体管所展现的性能更加匹配。本文中所描述的一个或多个例子实现了同时具有使用鳍式场效应晶体管的p型和n型存取晶体管的双端口SRAM单元。本公开的一些其它方面涉及针对鳍式场效应晶体管制造工艺的多端口SRAM单元的紧凑布局。
对有效布局的一个根本性挑战在于平衡两个各自的阱类型(P和N)中的资源。阱类型的平衡要求使用N型和P型阱类型的各自的P和N型晶体管所需要的面积大小是均衡的。例如，典型的单端口单元会有4个NMOS晶体管和2个PMOS晶体管。这样的不平衡是对有效布局的挑战。典型的双端口SRAM不平衡更明显(具有6个NMOS晶体管和2个PMOS晶体管)，这使得对于双端口SRAM单元的有效设计更加困难。本文所描述的一个或多个例子提供了一种平衡的双端口单元(具有4个NMOS晶体管和4个PMOS晶体管)。在各自的P阱类型和N阱类型中资源的平衡将允许布局领域的技术人员最大可能的实现有效布局。
现代深亚微米存储单元设计的另一个方面是对翻转的敏感性，其中翻转是由穿过源极-漏极到阱的结的亚原子粒子引起的。中子和α粒子受到特别关注，这是由于它们能够注入电荷到结中。电荷可以翻转存储单元的静态状态。这种存储单元翻转机制一般被称为单粒子翻转或SEU。主要的中子源是太阳辐射，而α粒子则来自封装材料的放射性衰变。NMOS晶体管的源极-漏极到阱的结对SEU更加敏感。典型的单端口单元具有比PMOS更多的NMOS结区。每增加一个NMOS端口会进一步增加存储单元的SEU敏感度。本公开中所描述的一些示例性结构和方法对使用PMOS存取晶体管的单端口SRAM单元增加了额外的端口。这允许SRAM存储单元的端口数增加，而不会像通常那样增加SEU敏感度。
所公开的实施例适用于具有任意数量的多个单元的多端口存储单元。然而，为了便于解释和说明，主要参考了双端口存储器SRAM单元来描述本文中的实施例。
回到附图，图1示出了双端口SRAM单元的电路示意图。在该实施例中的SRAM单元是具有八个晶体管(8T)的SRAM单元。该SRAM单元包括第一反相器(晶体管102和106)，其与第二反相器(晶体管104和108)交叉耦接。
第一和第二反相器均包括各自的上拉晶体管102/104和各自的下拉晶体管
106/108，其串联耦接以在上拉晶体管和下拉晶体管之间的输出节点(Out1/Out2)提供反相输出。每个反相器的输入节点(150/180)(耦接到上拉和下拉晶体管的栅极)被连接到另一个反相器的输出节点(180/150)以接收另一个反相器的反相输出。
如上所述，第一反相器(由102和106形成)的反相输出被连接到第二反相器(由104和108形成)的栅极输入。第二反相器将第一反相器的反相输出反相为原始值，并且其被用来在一旦移除输入电压后将反相器维持为恒定状态。通过这种方式，一个比特可被存储到SRAM单元中。
在该8T实施例中，PMOS晶体管110和112分别耦接到互补信号线A和～A，以提供用于SRAM单元的第一读取/写入存取端口。晶体管110和112由第一写入线(WL1)使能。NMOS晶体管114和116分别耦接到互补信号线B和～B，以提供用于SRAM单元的第二读取/写入存取端口。晶体管114和116由第二写入线(WL2)使能。尽管不是一定严格要求每个端口具有两条信号线(例如A和～A)，但是使用互补信号线可以提高SRAM单元的噪声容限。
为了便于理解，在上下文中将使用8T SRAM单元来描述多个实施例。然而，可以理解的是这些实施例也适用于其它多端口SRAM配置。
图2-1至图2-3示出了双端口存储单元的第一半导体布局。图2-1表示图1中所示的8T SRAM单元的第一紧凑半导体布局的俯视图。图2-1中的布局示出了基底202，其被由均匀间隔的虚网格线分段。多个阱区(210、230和240)形成于基底中/基底上，并且多个阱区在第一方向(y)上沿网格线平行地延伸。阱210和240具有p型半导体掺杂(由斜纹表示)。阱230具有n型半导体掺杂(由点阵图案表示)。源极/漏极结构212、222、232和242形成在各自的阱210、230和240之上或之中。这些源极/漏极结构均具有与相应阱的半导体掺杂类型相反的半导体掺杂。晶体管栅极结构250、252、254、256、258和270在x方向上沿着网格线形成。这些阱、源极/漏极结构和栅极结构在一些点处形成多个晶体管，在这些点的位置栅极结构被形成在阱和源极/漏极之上。例如，在280处形成一个晶体管，其具有栅极端子270以及处于栅极端子270任一侧的源极/漏极端子242。金属或多晶硅导线(如粗黑线所示)连接多个晶体管的节点，以形成具有节点250和270的第一和第二反相器。节点250和270连接到各自的输入栅极(In1/In2)，并且连接到各自的输出扩散区(Out2/Out1)。反相器由导线交叉耦接以形成图1中的8T SRAM单元。
图2-1中所示的布局可被用于平面或鳍式场效应晶体管制造工艺。图2-2表示当使用平面FET制造工艺实现时图2-1的布局中相应于280的示例晶体管280a的透视图。如图2-2所示，阱240形成在基底202中，源极/漏极结构形成在阱240中。栅极结构270形成在源极/栅极结构的第一和第二部分(242a和242b)之间的沟道区之上。当平面晶体管被用来实现图2-1中所示的存储单元时，PMOS和NMOS存取晶体管应当由不同的栅极尺寸来实现，从而减轻因体偏置效应所导致的PMOS和NMOS晶体管的性能差异。
图2-3表示当使用鳍式场效应晶体管制造工艺来实现时图2-1的布局中相应于280的示例晶体管280b的透视图。如图2-3所示，阱240形成于基底202中。鳍结构242c和242d形成在阱240和基底202的顶部。鳍结构形成如图2-1所示的源极/漏极。栅极结构270形成在鳍结构242c和242d(在栅极结构270之下)之间的沟道区之上。在这样形成的鳍式场效应晶体管中，该沟道区位于相比于平面晶体管中的沟道区离基底更远的垂直距离处。由于沟道区距离基底的距离增加，鳍式场效应晶体管具有较小的体效应。这样的话，在使用鳍式场效应晶体管工艺制造的8T单元中的p型和n型鳍式场效应晶体管的性能更加接近于匹配。由于p型和n型鳍式场效应晶体管的性能接近匹配，因此p型和n型存取晶体管可被实现为具有相同栅极尺寸和相同数量的鳍，从而在达到存取晶体管的匹配性能的同时简化制造工艺。例如，源极/漏极结构可以在x方向具有相同的宽度，而在垂直方向(z)上具有相同的高度。可以认识到的是，在一些实施例中，对于p型和n型鳍式场效应晶体管可以使用不同的栅极尺寸或鳍的数量，以调整读取/写入容限来满足特定应用。
图2-1中所示的半导体布局提供了一种图1中所示的8T存储单元的紧凑实现方式。在该实施例中，仅使用在y方向上沿网格线形成的三个阱和源极/漏极结构以及在x方向上沿着网格线形成的两个栅极结构，即可实现8T SRAM单元。在大的单元阵列中，阱210和240将与相邻阱一起形成相同大小的阱区。这是单个SRAM单元的最紧凑布局。然而，可以在一个扩大布局中使用更多个阱、栅极结构和源极/漏极结构来实现8T SRAM单元。
图2-1所示的半导体布局所需的空间尤其紧凑，这是因为可以省略掉用于在一些晶体管之间进行隔离所需的空间。一般来说，设计规则需要由最小隔离区域来分隔阱和源极/漏极区域。图1所示的电路的多个晶体管之间并不需要这种隔离，在该电路中两个晶体管的源极/漏极都是连接在一起的。例如，图1中的存取晶体管112和下拉晶体管114都是使用图2-1中的阱210、源极/漏极结构212和栅极结构250和252实现的。如图2-1所示，不仅可以省略这两个晶体管之间的隔离，这两个晶体管还可以被实现为具有共用的源极/漏极区域(例如在250和252之间)。由于消除了一些隔离区域，并且重复使用源极/漏极区域，布局所需的空间极大地减少。在一些实施例中，SRAM单元的每个晶体管与相邻SRAM单元的至少一个其它晶体管共用源极/漏极区域。
在如图2-1至图2-3所示的布局中，使用了单鳍鳍式场效应晶体管来实现8TSRAM单元。在一些SRAM单元中，可以使用在每个鳍式场效应晶体管中具有两个或更多个鳍的鳍式场效应晶体管来实现8T SRAM。例如，图3-1和3-2示出了使用两个鳍的鳍式场效应晶体管实现的双端口存储单元的第二半导体布局。
图3-1示出了用于图1所示的8T SRAM单元的第二紧凑半导体布局的俯视图。图3-1中的布局与图2-1所示的布局类似，但是每个鳍式场效应晶体管中包括第二个鳍。图3-1示出了由虚网格线分段的基底302。多个阱区(310、330和340)形成于基底302中。这些阱区在y方向上平行地沿网格线延伸。阱310和340具有p型半导体掺杂(如斜线所示)。阱330具有n型半导体掺杂(如点阵图案所示)。图3-1中的阱可以是图2-1中的阱的两倍宽(x方向上)，从而容纳多个鳍。
成对的鳍结构312-314、322-324/332-334和342-344形成于各自的阱310、330和340上/中。源极/漏极结构均具有与相应阱的半导体掺杂类型相反的半导体掺杂。晶体管栅极结构350、352、354、356、358和370在x方向上沿着网格线形成。如参考图2-1所描述的，阱、源极/漏极结构和栅极结构在一些点处形成多个晶体管，在这些点的位置栅极结构被形成在阱和源极/漏极结构上方。金属或多晶硅导线(如粗黑线所示)连接晶体管的节点350/370。节点350和370连接到各自的输入栅极(In1/In2)和各自的输出扩散区(Out2/Out1)。由这些导线交叉耦接反相器以形成图1中的8T SRAM单元。
图3-1所示的半导体布局非常紧凑，这是因为可以省略在多个晶体管之间进行隔离所需的空间。如参考图2-1所讨论的那样，与通常设计规则相反，在图3-1所示的布局中省略了一些隔离区域。在图1所示的电路的多个晶体管之间不需要这些隔离区域，在这个电路中两个晶体管的源极/漏极是连接在一起的。例如，图1中的存取晶体管112和下拉晶体管114都可以通过使用图3-1中的阱310、源极/漏极结构312和栅极结构350和352来实现。如图3-1所示，不仅可以省略这两个晶体管之间的隔离，这两个晶体管还可以被实现为具有共用的源极/漏极区域(例如在350和352之间)。由于消除了一些隔离区域并且重复使用源极/漏极区域，布局所需的空间极大地减少。在一些实施方式中，SRAM单元的每个晶体管与该SRAM单元的至少一个其它晶体管共用源极/漏极区域。
出于讨论的目的，参考由这些阱、源极/漏极结构和栅极结构形成的多个晶体管的一个晶体管380来描述图3-1中的多个晶体管的构造。图3-2示出图3-1的布局中的一个示例晶体管380的透视图。如图3-2所示，阱340形成在基底302中。鳍部分342a、342b、344a和344b形成在阱340和基底302的顶部。栅极结构370形成在鳍部分342a和342b之间以及344a和344b之间的沟道区上方。用于各自的晶体管的每个鳍式场效应晶体管中的两个鳍具有共同的栅极。如图3-1所示，导电信号线平行地耦接每个鳍式场效应晶体管的两个晶体管。在一些实施方式中，每个鳍式场效应晶体管包括两个以上的鳍。
如参考图2-3的讨论，由于p型和n型鳍式场效应晶体管的性能接近于匹配，因此p型和n型存取晶体管可实现为具有相同的栅极尺寸和相同数量的鳍，从而在达到存取晶体管的匹配性能的同时简化制造工艺。例如，源极/漏极结构可以在x方向上具有相同的宽度，而在垂直方向(z)上具有相同的高度。
图4示出一种用于使用鳍式场效应晶体管制造工艺来制造双端口存储单元的方法。在框402，在基底中形成多个阱区。阱区在第一方向(y)上平行地延伸。在框404，在多个阱区的每一个阱区上形成一个或多个各自的鳍结构。晶体管的数量以及它们的面积在多个阱区中均匀分布。每个鳍结构在第一方向(y)上延伸。在框406，多个栅极结构被形成在多组鳍结构中的一组或多组鳍结构上方，这些栅极结构在与第一方向(y)垂直的第二方向(x)上延伸。这些栅极结构被设置为与鳍结构一起形成鳍式场效应晶体管。在框408，放置导电线以耦接鳍式场效应晶体管，从而形成存储单元，该存储单元具有两个交叉耦接的反相器电路、第一对第一类型的存取晶体管和第二对第二类型的存取晶体管。
以上包括的实施例描述了具有由PMOS上拉晶体管和NMOS下拉晶体管所形成的两个反相器的SRAM单元。还可以理解的是，可以使用多种结构的反相器电路来实现SRAM单元。本领域技术人员将认识到其它双端口SRAM配置可被实现为同时有p型和n型鳍式场效应晶体管存取晶体管。
本申请中描述的方法可被用来为存储单元增加第三或第四端口。通过图5中所描述的设计目标，可以确定增加第N个端口作为PMOS端口或NMOS端口的决策。对于一些设计，使用PMOS晶体管作为附加的存取晶体管可以提供更好的SEU耐受度。例如，对于具有N对存取晶体管(其中N>2)的多端口存储单元，该存储单元包括2个NMOS存取晶体管和2*(N-1)个PMOS存取晶体管。一些其它设计包括平衡数量的PMOS和NMOS存取晶体管，以减少存储单元的布局空间。例如，对于具有偶数对存取晶体管的多端口存储单元，该存储单元包括N/2对PMOS存取晶体管和N/2对NMOS存取晶体管。
图5示出了用于确定在实现多端口SRAM单元中将要使用的存取晶体管的类型的过程。在框502，根据用户输入确定用于一个SRAM单元的存取晶体管的数量。如果将要实现如此数量的存取晶体管，正如在判断框504处所看到的，则在框506处使用双端口SRAM单元布局(例如图2-1)。否则，如果SRAM单元中将要包括的存取晶体管的数量大于4，则在框510确定附加的存取晶体管(也就是>4)的类型。如果在判断框512处的用户输入指示优先优化面积，则在框516要将PMOS和NMOS存取晶体管的数量和面积选择为平衡。否则，如果在判断框512处的用户输入指示优先优化SEU耐受度，则在框514处选择PMOS类型存取晶体管用于附加的存取晶体管(也就是>4)。在框520，将所选定的存取晶体管类型增加到双端口SRAM单元布局中(例如如图2-1所示)。
本公开被认为适用于各种SRAM单元应用。考虑说明书，其它方面和特征对于本领域技术人员来说是明显的。例如，尽管在一些情况下在单独的附图中描述了一些实现方式，但是可以认识到来自一幅图的特征可以与另一幅图的特征相组合，即使这样的组合并未明确示出或者明确地描述为这种组合。说明书和所示的结构以及方法仅仅是作为示例，本发明的实际范围应该由以下权利要求所界定。

Claims (10)

1.一种多端口存储器单元，其特征在于，包括：
基底；
第一和第二反相器电路，每个反相器电路包括第一类型的上拉晶体管和第二类型的下拉晶体管；
其中在每个反相器电路中：
所述上拉晶体管的栅极和所述下拉晶体管的栅极均耦接到第一节点，并且接收相同的电压电位，
所述上拉晶体管的源极和所述下拉晶体管的漏极被串联耦接，并且在所述上拉晶体管和所述下拉晶体管之间的第二节点处提供反相输出；以及
每个反相器电路的第一节点被耦接到另一个反相器电路的第二节点，以接收所述另一个反相器电路的反相输出；
第一对第一类型的存取晶体管，该对存取晶体管中的每一个存取晶体管均将其源极或漏极耦接到所述第一和第二反相器电路中各自的一个反相器电路的第一节点；以及
第二对第二类型的存取晶体管，该对存取晶体管中的每一个存取晶体管均将其源极或漏极耦接到所述第一和第二反相器电路中各自的一个反相器电路的第一节点；
其中所述上拉晶体管、下拉晶体管和存取晶体管是鳍式场效应晶体管，其由以下设置形成：
位于所述基底中的多个阱区，所述多个阱区在第一方向y上平行地延伸，所述多个阱区中的每一个阱区均具有布置在所述阱区上的各自的一组鳍结构，各自的一组鳍结构中的每个鳍结构在所述第一方向y上延伸；以及
多个栅极结构，每个栅极结构布置在多组鳍结构中的一组或多组鳍结构上方，并且在与所述第一方向y垂直的第二方向x上延伸，所述鳍结构和所述栅极结构被配置和设置为形成所述鳍式场效应晶体管，每个鳍式场效应晶体管具有源极或漏极，其被与具有与所述第一或第二类型中相同类型的鳍式场效应晶体管中的另一个鳍式场效应晶体管的源极或漏极共用；以及
其中所述第一类型的晶体管的栅极尺寸与所述第二类型的晶体管的栅极尺寸相同。
2.根据权利要求1所述的多端口存储器单元，其特征在于，所述第一对存取晶体管中的每一个存取晶体管包括的鳍结构的数量与所述第二对存取晶体管中的每一个存取晶体管中包括的鳍结构的数量相同。
3.根据权利要求1所述的多端口存储器单元，其特征在于，所述多个阱区包括不超过三个阱区。
4.根据权利要求1-3中任一项所述的多端口存储器单元，其特征在于，所述第一类型是PMOS，所述第二类型是NMOS。
5.根据权利要求1-3中任一项所述的多端口存储器单元，其特征在于，
所述多端口存储器单元包括偶数N对存取晶体管，其中N>2；和
所述多端口存储器单元中总共的存取晶体管包括第一数量X的p型晶体管和第二数量Y的n型晶体管，其中X＝Y。
6.根据权利要求1所述的多端口存储器单元，其特征在于，
所述多端口存储器单元包括N对存取晶体管，其中N>2；和
在所述多端口存储器单元中总共的存取晶体管包括2*(N-1)个第一类型的晶体管和两个第二类型的晶体管。
7.根据权利要求6所述的多端口存储器单元，其特征在于，所述第一类型的存取晶体管相比于所述第二类型的存取晶体管对单粒子翻转较不敏感。
8.一种构造双端口存储器单元的方法，其特征在于，包括：
在基底中形成多个阱区，所述多个阱区在第一方向y上平行地延伸；
在所述多个阱区中的每一个阱区上，形成各自的一组鳍结构，该组鳍结构包括一个或多个鳍结构，每个鳍结构在所述第一方向y上延伸；
形成多个栅极结构，每个栅极结构布置在多组鳍结构中的一组或多组鳍结构上方，并且在与所述第一方向y垂直的第二方向x上延伸，多组鳍结构和栅极结构被配置和设置为形成鳍式场效应晶体管，其中所述鳍式场效应晶体管中的每一个鳍式场效应晶体管具有源极或漏极区域，其被与第一和第二类型中相同类型的鳍式场效应晶体管中的另一个鳍式场效应晶体管共用；
放置导电线以耦接所述鳍式场效应晶体管，从而形成存储器单元，所述存储器单元具有：
第一和第二反相器电路，每个反相器电路包括第一类型的上拉晶体管和第二类型的下拉晶体管；
其中在每个反相器电路中，所述上拉晶体管的栅极和所述下拉晶体管的栅极均耦接到第一节点，并且接收相同的电压电位，
其中所述上拉晶体管的源极和所述下拉晶体管的漏极被串联耦接，并且在所述上拉晶体管和所述下拉晶体管之间的第二节点处提供反相输出；
其中每个反相器电路的第一节点被耦接到另一个反相器电路的第二节点，以接收所述另一个反相器电路的反相输出；
第一对第一类型的存取晶体管，该对存取晶体管中的每一个存取晶体管都将其源极或漏极耦接到所述第一和第二反相器电路中各自的一个反相器电路的第一节点；以及
第二对第二类型的存取晶体管，该对存取晶体管中的每一个存取晶体管都将其源极或漏极耦接到所述第一和第二反相器电路中各自的一个反相器电路的第一节点；以及
其中所述第一类型的晶体管的栅极尺寸与所述第二类型的晶体管的栅极尺寸相同。
9.根据权利要求8所述的方法，其特征在于，
所述形成所述多个阱区的步骤，包括形成所述多个阱区中的每一个阱区在所述第二方向x上具有相同的宽度；以及
所述形成所述多组鳍结构，其中每组鳍结构包括一个或多个鳍结构的步骤，包括形成所述多组鳍结构中的每一组鳍结构在所述第二方向x上以及在第三方向上具有相同的尺寸，其中所述第三方向与所述第一和第二方向垂直。
10.根据权利要求8或9所述的方法，其特征在于，所述形成各自的多组鳍结构，其中每组鳍结构包括一个或多个鳍结构的步骤，包括在所述多个阱区中的每一个阱区中形成相同数量的鳍结构。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424889B1 (en) * 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
KR102288869B1 (ko) 2014-10-01 2021-08-10 삼성전자주식회사 시스템 온 칩
US9589955B2 (en) * 2014-10-01 2017-03-07 Samsung Electronics Co., Ltd. System on chip
KR102193633B1 (ko) * 2014-12-30 2020-12-21 삼성전자주식회사 듀얼 포트 에스램 장치 및 그 제조 방법
CN111863069B (zh) * 2015-06-17 2022-05-10 联华电子股份有限公司 八晶体管静态随机存取存储器的布局图案与形成方法
US9825632B1 (en) 2016-08-04 2017-11-21 Xilinx, Inc. Circuit for and method of preventing multi-bit upsets induced by single event transients
US11211330B2 (en) * 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US10332590B2 (en) * 2017-09-21 2019-06-25 Qualcomm Incorporated Static random access memory (SRAM) bit cells employing current mirror-gated read ports for reduced power consumption
CN109545252B (zh) * 2017-09-22 2021-10-08 联华电子股份有限公司 静态随机存取存储器的布局图案
CN112509622A (zh) * 2020-12-15 2021-03-16 安徽大学 一种具有低功耗和高写裕度的10t tfet sram单元电路
CN113205846A (zh) * 2021-05-13 2021-08-03 上海科技大学 适用于高速内容寻址和存内布尔逻辑计算的sram单元
CN113870927B (zh) * 2021-12-03 2022-03-01 苏州贝克微电子有限公司 单层多晶嵌入式非挥发存储单元、存储阵列及其工作方法
US20240005982A1 (en) * 2022-06-29 2024-01-04 Amlan Ghosh Multi-ported memory array utilizing bitcells with balanced p-n diffusion layouts
CN117460245B (zh) * 2023-11-14 2024-08-30 合芯科技(苏州)有限公司 读写分离的多端口存储单元结构及版图结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341083B1 (en) * 2000-11-13 2002-01-22 International Business Machines Corporation CMOS SRAM cell with PFET passgate devices
CN101840921A (zh) * 2009-03-20 2010-09-22 台湾积体电路制造股份有限公司 静态随机存取存储单元及其制造方法
CN103208496A (zh) * 2012-01-12 2013-07-17 台湾积体电路制造股份有限公司 Sram单元和阵列

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04324189A (ja) * 1991-04-24 1992-11-13 Toshiba Corp マルチポ−トメモリ装置
US5282174A (en) * 1992-01-31 1994-01-25 At&T Bell Laboratories Dual-port memory with read and read/write ports
JPH07161188A (ja) * 1993-12-08 1995-06-23 Nippon Telegr & Teleph Corp <Ntt> マルチポートメモリセル回路
US5566123A (en) 1995-02-10 1996-10-15 Xilinx, Inc. Synchronous dual port ram
US5742557A (en) * 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
US6297665B1 (en) 1996-11-22 2001-10-02 Xilinx, Inc. FPGA architecture with dual-port deep look-up table RAMS
US5956748A (en) 1997-01-30 1999-09-21 Xilinx, Inc. Asynchronous, dual-port, RAM-based FIFO with bi-directional address synchronization
US6353332B1 (en) 2000-02-07 2002-03-05 Xilinx, Inc. Methods for implementing CAM functions using dual-port RAM
US6735110B1 (en) * 2002-04-17 2004-05-11 Xilinx, Inc. Memory cells enhanced for resistance to single event upset
US6738306B2 (en) * 2002-09-13 2004-05-18 Lattice Semiconductor Corporation SRAM cell with single-ended and differential read/write ports
KR100539229B1 (ko) * 2003-01-30 2005-12-27 삼성전자주식회사 듀얼 포트 반도체 메모리 장치
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
GB2417588B (en) * 2004-08-23 2008-06-04 Seiko Epson Corp Memory cell
US20080212392A1 (en) * 2007-03-02 2008-09-04 Infineon Technologies Multiple port mugfet sram
US7915691B2 (en) * 2007-10-30 2011-03-29 International Business Machines Corporation High density SRAM cell with hybrid devices
US7606062B2 (en) * 2007-12-31 2009-10-20 Intel Corporation Ultra low voltage and minimum operating voltage tolerant register file
US8189368B2 (en) * 2009-07-31 2012-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
US8009463B2 (en) * 2009-07-31 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
US8294212B2 (en) * 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8295099B1 (en) 2010-05-28 2012-10-23 Xilinx, Inc. Dual port memory with write assist
KR20120101911A (ko) * 2011-03-07 2012-09-17 삼성전자주식회사 에스램 셀
US8582352B2 (en) * 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
US8625334B2 (en) * 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341083B1 (en) * 2000-11-13 2002-01-22 International Business Machines Corporation CMOS SRAM cell with PFET passgate devices
CN101840921A (zh) * 2009-03-20 2010-09-22 台湾积体电路制造股份有限公司 静态随机存取存储单元及其制造方法
CN103208496A (zh) * 2012-01-12 2013-07-17 台湾积体电路制造股份有限公司 Sram单元和阵列

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