KR102113375B1 - 듀얼 포트 메모리 셀 - Google Patents

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라파엘 씨 카마로타
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Abstract

제1 크로스 커플링된 인버터 회로(P1+N1) 및 제2 크로스 커플링된 인버터 회로(P2+N2)를 포함하는 다중 포트 메모리 셀이 개시된다. 각각의 인버터 회로의 입력 노드(150/180)가 다른 인버터 회로의 출력 노드(180/150)에 연결되어 다른 인버터 회로의 반전된 출력을 수신한다. 다중 포트 메모리 셀은 제1 타입의 제1 액세스 트랜지스터쌍(P3, P4)을 포함하고, 이들 각각은 제1 및 제2 인버터 회로의 각각의 회로의 입력 노드(150, 180)에 연결된다. 또한, 다중 포트 메모리 셀은 제2 타입의 제2 액세스 트랜지스터쌍(N3, N4)을 포함하고, 이들 각각은 제1 및 제2 인버터 회로의 각각의 회로의 입력 노드(150, 180)에 연결된다. 다중 포트 메모리 셀은 레이아웃 컴팩트성(compactness) 및 SEU 내성(tolerance)에서 효과를 나타낸다.

Description

듀얼 포트 메모리 셀{DUAL PORT MEMORY CELL}
본 개시내용은 개괄적으로 집적 회로(IC) 내의 메모리 셀에 관한 것이다.
SRAM(Static Random Access Memory)는 각 비트를 저장하기 위해 쌍안정 래칭 회로를 이용하는 반도체 메모리의 일종이다. SRAM은 다수의 전자 디바이스에서 데이터 스토리지로서 이용되며, 종종 프로그래머블 로직 집적 회로(IC)를 구현하는데 이용된다.
SRAM 셀은 기록되거나 판독될 수 있다. 일반적으로, SRAM 셀은 출력 포트에 전압을 제공하고, 센스 증폭기는 그 SRAM에 유지된 전압이 디지털 값 1을 또는 디지털 값 0을 표현하는지를 감지한다. 일부 SRAM 셀은 데이터 기록과 데이터 판독 양쪽에 사용되는 싱글 포트를 구비한다. 다른 SRAM 셀은 다양한 방식으로 그리고 다양한 용도로 사용될 수 있는 다중 포트를 구비한다. 일부 IC의 경우, 다중 포트 SRAM 셀이 싱글 포트 또는 다중 포트 모드로 동작될 수 있다.
SRAM 어레이를 구비하는 IC는 점점 더 고밀도의 프로세스 기술로 구현되고 있다. 그 결과, IC당 비트 밀도가 점점 더 높아지고 있다. 임의의 메모리 시스템은 비트의 플립핑(flipping) 및 오동작으로 이어지는 랜덤 업셋(random upset)에 취약하다. 메모리의 FIT(Failure in Time, 고장 시간)률은 10^12초당 수메가비트의 고장으로 측정된다. 평균 고장 시간(MTBF, Mean Time to Failure)은 메모리 밀도, 즉 시스템당 IC수와 FIT의 곱에 반비례한다. IC의 메모리 밀도는 상승하지만 FIT와 시스템당 IC수가 일정하다면, 그 IC를 사용하는 시스템의 MTBF은 허용할 수 없는 수준으로 떨어질 것이다. 점점 더 높아지는 비트 카운트를 갖는 IC의 설계에서는, 밀도 상승에 비례하여 셀 FIT를 저감시키는 방법을 찾는 것이 필요하다. 메모리 밀도를 향상시킴으로써 다수의 설계 결정이 조종될 것이며, 일부는 FIT의 개선 요구에 의해 조종될 것이다.
다중 포트 메모리 셀이 제1 및 제2 인버터 회로를 포함한다. 각각의 인버터 회로는 제1 타입의 풀업(pull-up) 트랜지스터와 제2 타입의 풀다운(pull-down) 트랜지스터를 포함한다. 각각의 인버터 회로에서는, 풀업 트랜지스터의 게이트와 풀다운 트랜지스터의 게이트가 각각 제1 노드에 연결되어 동일한 전위를 수신한다. 풀업 트랜지스터의 소스와 풀다운 트랜지스터의 드레인이 직렬로 연결되어 풀업 트랜지스터와 풀다운 트랜지스터 사이의 제2 노드에 반전된 출력을 제공한다. 각각의 인버터 회로의 제1 노드가 다른 인버터 회로의 제2 노드에 연결되어 다른 인버터 회로의 반전된 출력을 수신한다. 다중 포트 메모리 셀은 제1 타입의 제1 액세스 트랜지스터쌍을 포함하고, 이들 트랜지스터 각각은 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결된다. 다중 포트 메모리 셀은 제2 타입의 제2 액세스 트랜지스터쌍을 포함하고, 이들 트랜지스터 각각은 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결된다.
이러한 메모리 셀에 있어서, 다음 중 하나 이상이 적용될 수 있다. 제1 타입의 트랜지스터는 제2 타입의 트랜지스터의 게이트 치수와 동일한 게이트 치수를 가질 수 있다. 풀업, 풀다운, 및 액세스 트랜지스터는 FinFET일 수 있다. 제1 액세스 트랜지스터쌍의 각각은 제2 액세스 트랜지스터쌍의 각각에 포함되는 핀(fin)의 수와 같은 수의 핀을 포함할 수 있다. 다중 포트 메모리 셀의 FinFET의 각각은 동일한 타입의 FinFET 중 다른 FinFET의 소스/드레인과 소스/드레인을 공유할 수 있다. 다중 포트 메모리 셀은, 기판과, 기판 내에서 제1 방향(y)으로 평행하게 연장되는 복수의 웰 영역으로서, 복수의 웰 영역의 각각은 그 영역 상에 배치된 핀 구조의 각각의 세트를 구비하고, 각각의 세트 내의 각각의 핀 구조는 제1 방향(y)으로 연장되는 것인, 상기 복수의 웰 영역과, 복수의 게이트 구조를 포함하고, 각각의 게이트 구조는 핀 구조의 세트 중 하나 이상의 세트 위에 배치되며, 상기 제1 방향(y)에 수직인 제2 방향(x)으로 연장되고, 상기 핀 구조와 게이트 구조가 FinFET을 형성하도록 구성되어 배열된다. 복수의 웰 영역은 3개 이하의 웰 영역을 포함할 수 있다. 제1 타입은 PMOS일 수 있고, 제2 타입은 NMOS일 수 있다. 다중 포트 메모리 셀은 짝수개(N)의 액세스 트랜지스터쌍을 포함할 수 있고, 여기서 N > 2이며, 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 p타입 트랜지스터를 제1 개수(X), n타입 트랜지스터를 제2 개수(Y) 포함할 수 있고, 여기서 X=Y이다. 다중 포트 메모리 셀은 (N)개의 액세스 트랜지스터쌍을 포함할 수 있고, 여기서 N > 2이며, 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 제1 타입의 트랜지스터를 2*(N-1)개, 제2 타입의 트랜지스터를 2개 포함할 수 있다. 제1 타입의 액세스 트랜지스터는 제2 타입의 액세스 트랜지스터와 비교해 SEU(싱글 이벤트 업셋)에 덜 취약할 수 있다.
듀얼 포트 메모리 셀을 구성하기 위한 방법도 제공된다. 복수의 웰 영역이 기판 내에 형성되고 제1 방향(y)으로 평행하게 연장된다. 복수의 웰 영역의 각각에는, 하나 이상의 핀 구조의 각각의 세트가 형성된다. 각각의 핀 구조는 제1 방향(y)으로 연장된다. 복수의 게이트 구조가 핀 구조의 세트들 중 하나 이상의 세트 위에 배치된 각각의 게이트로 형성된다. 복수의 게이트 구조는 제1 방향(y)에 수직인 제2 방향(x)으로 연장된다. 게이트 구조 및 핀 구조의 세트가 FinFET(fin field effect transistor)을 형성하도록 구성되어 배열된다. 전기 전도성 라인이 메모리 셀을 형성하기 위해 FinFET을 연결하도록 배치된다. 다수의 셀은 제1 및 제2 인버터 회로를 구비한다. 각각의 인버터 회로는 제1 타입의 풀업(pull-up) 트랜지스터와 제2 타입의 풀다운(pull-down) 트랜지스터를 포함한다. 각각의 인버터 회로에서는, 풀업 트랜지스터의 게이트와 풀다운 트랜지스터의 게이트가 각각 제1 노드에 연결되어 동일한 전위를 수신한다. 풀업 트랜지스터의 소스와 풀다운 트랜지스터의 드레인이 직렬로 연결되어 풀업 트랜지스터와 풀다운 트랜지스터 사이의 제2 노드에 반전된 출력을 제공한다. 각각의 인버터 회로의 제1 노드가 다른 인버터 회로의 제2 노드에 연결되어 다른 인버터 회로의 반전된 출력을 수신한다. 메모리 셀은 제1 타입의 제1 액세스 트랜지스터쌍을 더 포함하고, 이들 트랜지스터 각각은 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결된다. 메모리 셀은 제2 타입의 제2 액세스 트랜지스터쌍을 더 포함하고, 이들 트랜지스터 각각은 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결된다.
이러한 방법에 있어서, 다음 중 하나 이상이 적용될 수 있다. 복수의 웰 영역의 형성은, 제2 방향(x)으로 동일한 폭을 갖는 복수의 웰 영역의 각각을 형성하는 것을 포함할 수 있고, 하나 이상의 핀 구조의 세트의 형성은, 제2 방향(x)으로 그리고 제1 및 제2 방향에 수직인 제3 방향으로 동일한 치수를 갖는 하나 이상의 핀 구조의 세트의 각각을 형성하는 것을 포함할 수 있다. 하나 이상의 핀 구조의 각각의 세트의 형성은 복수의 웰 영역 중 각각의 영역 내에 같은 수의 핀 구조를 형성하는 것을 포함할 수 있다. 복수의 웰 영역, 핀 구조의 각각의 세트, 및 복수의 게이트 구조의 형성은 동일한 수의 핀을 갖는 FinFET의 각각을 생성할 수 있다. 복수의 웰 영역, 핀 구조의 각각의 세트, 및 복수의 게이트 구조의 형성은 동일한 타입의 FinFET 중 다른 FinFET과 소스/드레인 영역을 공유하는 FinFET의 각각을 생성할 수 있다. 제1 타입은 P-MOSFET일 수 있고, 제2 타입은 N-MOSFET일 수 있다. 제1 타입의 액세스 트랜지스터는 제2 타입의 액세스 트랜지스터와 비교해 싱글 이벤트 업셋에 덜 취약할 수 있다. 메모리 셀을 형성하기 위해 FinFET을 연결하는 전도성 라인의 배치는 짝수개(N)의 액세스 트랜지스터쌍을 구비하는 다중 포트 메모리 셀을 형성할 수 있으며, 여기서 N > 2이고, 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 p타입 트랜지스터를 제1 개수(X), n타입 트랜지스터를 제2 개수(Y) 포함할 수 있고, 여기서 X=Y이다. 메모리 셀을 형성하기 위해 FinFET을 연결하는 전도성 라인의 배치는 (N)개의 액세스 트랜지스터쌍을 구비하는 다중 포트 메모리 셀을 형성할 수 있고, 여기서 N > 2이며, 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 n타입의 트랜지스터를 2개, p타입의 트랜지스터를 2*(N-1)개 포함할 수 있다.
다양한 다른 예시적인 구조 및 방법에 대해 이하의 상세한 설명 및 청구범위에서 설명한다.
본 발명의 다양한 양태와 효과는 이어지는 상세한 설명을 살펴보고 도면을 참조할 때에 명백해질 것이다.
도 1은 듀얼 포트 메모리 셀의 회로도이다.
도 2a 내지 도 2c는 듀얼 포트 메모리 셀의 제1 반도체 레이아웃을 보인 도면이다.
도 3a와 도 3b는 듀얼 포트 메모리 셀의 제2 반도체 레이아웃을 보인 도면이다.
도 4는 FinFET 제조 프로세스를 이용한 듀얼 포트 메모리 셀의 제조 방법을 보인 도면이다.
도 5는 다중 포트 SRAM 셀의 구현에 이용되는 액세스 트랜지스터의 타입을 결정하기 위한 프로세스를 보인 도면이다.
SRAM(Static Random Access Memory)는 각 비트를 저장하기 위해 쌍안정 래칭 회로를 이용하는 반도체 메모리의 일종이다. 통상의 SRAM 셀은 크로스 커플링된 배열의 인버터 회로를 2개 포함하는데, 여기서 각각의 인버터의 입력은 다른 인버터의 출력에 연결된다. 이 크로스 커플링 배열에 있어서, 인버터는 두가지 안정 상태(예컨대, 논리상 0과 논리상 1)를 유지한다. 보다 구체적으로, 제1 인버터의 반전된 출력이 제2 인버터에서 입력으로서 이용된다. 제2 인버터는 제1 인버터의 반전된 출력을 원래의 값으로 되돌리고, 입력이 제거되면 인버터를 일정한 상태로 유지하는데 이용된다. 통상의 SRAM 셀의 경우, 4개의 트랜지스터가 크로스 커플링 인버터 배열을 구현하는데 이용되며, 각각의 인버터는 2개의 상보형 트랜지스터, 예컨대 p타입 및 n타입 금속 산화물 반도체 FET(MOSFET)을 이용해 구현된다. 크로스 커플링 인버터 배열과 함께, 액세스 트랜지스터는 판독 및 기록 동작시에 액세스를 제어하는 기능을 한다.
저장된 데이터 값이 판독 동작시에 변하지 않도록 비트 라인 전압이 설정되고, SRAM 셀 내의 트랜지스터의 크기가 정해진다. 마찬가지로, 트랜지스터와 비트 라인 레벨은 비트 라인 전압이 기록 동작시에, 저장된 데이터를 변경하지 않도록 크기가 정해져야 한다. 이들 요건은 정확한 동작을 보장하기 위해 비트 라인 전압에 대해 근소한 차의 노이즈 마진을 둔다. 노이즈 마진은 액세스 트랜지스터가 나타내는 임의의 성능 불일치에 의해 더욱 감소한다. 비트 라인은 또한 신호 라인이라고 불려질 수 있으며, 이들 용어는 본 명세서에서 상호교환적으로 이용된다. 일반적으로, n타입 MOSFET(NMOS) 및 p타입 MOSFET(PMOS) 같은 상이한 도핑 타입의 트랜지스터들이 나타내는 성능은 SRAM 셀에서 액세스 트랜지스터로서 이용하기에 충분히 매칭되지 않는다. 이를테면, MOSFET의 임계 전압에 대한 바디 바이어스 효과(body bias effect)로 인해, PMOS 트랜지스터는 강한 하이 비트 값(예, 논리상 1)과 약한 로우 비트 값(예, 논리상 0)을 통과시킨다. 반면, NMOS 트랜지스터는 약한 하이 비트 값과 강한 로우 비트 값을 통과시킨다. NMOS 및 PMOS 트랜지스터의 성능 불일치로 인해, SRAM 셀은 통상 액세스 트랜스터로서 최강 타입(예, NMOS 또는 PMOS)을 이용하며, 비트라인과 워드라인 전압 변조 등의 판독 및 기록 노이즈 마진을 유지하기 위해 추가 회로를 포함할 수 있다. 매칭된 트랜지스터들은 같은 성능 특성을 나타낸다. 상이한 타입의 트랜지스터들은 각 타입의 트랜지스터마다 상이한 게이트 치수를 이용하여 다소 매칭될 수 있다. 그러나, 바디 바이어스 효과 때문에, 전통적으로 상이한 타입의 트랜지스터들을 특정 용도에 필요한 것으로 충분히 매칭하기는 매우 곤란하였다(불가능하지 않다면). 이러한 이유로, 통상 SRAM 셀은 전체 하나의 타입인 액세스 트랜지스터들로 구현된다.
그러나, 동일한 타입의 액세스 트랜지스터들을 사용하면 상보형 MOSFET(CMOS) 제조 프로세스에 대한 레이아웃이 더 커지게 된다. 본 개시내용의 일부 양태는 PMOS 및 NMOS 액세스 트랜지스터를 둘다 구비한 다중 포트 SRAM 셀에 관한 것이다. 이하에서 더욱 상세하게 설명하겠지만, 놀랍게도, PMOS(p타입 MOSFET)과 NMOS(n타입 MOSFET) FinFET이 나타내는 성능이 평면형 PMOS 및 NMOS FET보다 더욱 근접하게 매칭되는 것을 발견하였다. 본 명세서에 설명하는 하나 이상의 예는 FinFET을 이용해 p타입 및 n타입 액세스 트랜지스터를 둘다 구비한 듀얼 포트 SRAM 셀을 구현한다. 본 개시내용의 일부 다른 양태는 FinFET 제조 프로세스에 대한 다중 포트 SRAM 셀의 컴팩트한 레이아웃에 관한 것이다.
효율적인 레이아웃에 대한 한가지 기본적인 과제는 2개의 각각의 셀 타입(P 및 N)에서의 리소스의 균형이다. 웰 타입에 대한 균형은 웰 타입을 이용하는 각각의 P 및 N 타입의 트랜지스터에 의해 요구되는 면적량의 균형을 필요로 한다. 이를테면, 통상의 싱글 포트 셀은 4개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 구비할 것이다. 이 불균형이 효율적인 레이아웃의 과제이다. 통상의 듀얼 포트 SRAM 셀이 훨씬 심한 불균형을 가지므로 듀얼 포트 SRAM 셀에 대한 효율적인 설계가 더욱 어렵다. 본 명세서에 설명하는 하나 이상의 예는 균형잡힌 듀얼 포트 셀(4개의 NMOS 트랜지스터와 4개의 PMOS 트랜지터를 구비)을 제공한다. 각각의 P 및 N 웰 타입에서의 이 리소스 균형은 레이아웃 분야에 종사하는 사람에게 효율적인 레이아웃을 달성할 수 있는 최대의 기회를 줄 것이다.
현대의 딥 서브 미크론(deep-sub micron)의 메모리 셀 설계의 또다른 양상은 소스-드레인 내지 웰 정션을 통과하는 원자 이하의(sub-atomic) 입자로 인해 야기되는 업셋(upset)에 대한 민감도이다. 중성자 및 알파 입자는 정션에 전하를 주입할 수 있기 때문에 특별한 관심사이다. 전하는 메모리 셀의 안정 상태를 전복시킬 수 있다. 이 메모리 셀 업셋 메커니즘은 싱글 이벤트 업셋 또는 SEU(Single-Event-Upset)라고 주로 칭해진다. 중성자의 근원은 태양 복사이며, 알파 입자는 패키징 재료의 방사성 붕괴로부터 유래된다. NMOS 트랜지스터 소스-드레인 내지 웰 정션이 SEU에 더욱 민감하다. 통상의 싱글 포트 셀은 PMOS보다 NMOS 정션 영역이 많다. 각각의 NMOS 포트의 추가로 메모리 셀의 SEU 민감도가 더욱 상승한다. 본 개시내용에서 설명하는 몇몇 예시적인 구조 및 방법은 PMOS 액세스 트랜지스터를 이용해 싱글 포트 SRAM 셀에 추가 포트를 추가한다. 이에 통상적인 SEU 민감도의 상승 없이도 SRAM 메모리 셀의 포트수를 증가시킬 수 있다.
개시하는 예는 임의 개의 복수의 셀을 구비한 다중 포트 메모리 셀에 적용 가능하다. 그러나, 설명 및 예시의 편의상, 본 명세서의 예는 듀얼 포트 메모리 SRAM 셀을 참조하여 주로 설명된다.
도면을 참조하면, 도 1은 듀얼 포트 SRAM 셀의 회로도를 도시한다. 본 예의 SRAM 셀은 8개의 트랜지스터(8T) SRAM 셀이다. SRAM 셀은 제2 인버터(트랜지스터(104, 108))와 크로스 커플링된 제1 인버터(트랜지스터(102, 106))를 포함한다.
제1 및 제2 인버터 각각은 출력 노드(Out1/Out2)에 반전된 출력을 제공하기 위해 직렬로 연결된 각각의 풀업 트랜지스터(102/104)와 각각의 풀다운 트랜지스터(106/108)를 포함하고, 출력 노드는 풀업 트랜지스터와 풀다운 트랜지스터 사이에 있다. (풀업 및 풀다운 트랜지스터의 게이트에 연결된)각각의 인버터의 입력 노드(150/180)는 다른 인버터의 반전 출력을 수신하기 위해 다른 인버터의 출력 노드(180/150)에 접속된다.
전술한 바와 같이, 반전 출력(102와 106으로 구성)은 제2 인버터의 게이트 입력(104와 108로 구성)에 접속된다. 제2 인버터는 제1 인버터의 반전된 출력을 원래의 값으로 되돌리고, 입력 전압이 제거되면 인버터를 일정한 상태로 유지하는데 이용된다. 이런 식으로 SRAM 셀에 비트가 저장될 수 있다.
이 8T 예에서, PMOS 트랜지스터(110, 112)는 SRAM 셀에 제1 판독/기록 액세스 포트를 제공하기 위해 상보형 신호 라인(A, ~A)에 각각 연결된다. 트랜지스터(110, 112)는 제1 기록 라인(WL1)에 의해 인에이블된다. NMOS 트랜지스터(114, 116)는 SRAM 셀에 제2 판독/기록 액세스 포트를 제공하기 위해 상보형 신호 라인(B, ~B)에 각각 연결된다. 트랜지스터(114, 116)는 제2 기록 라인(WL2)에 의해 인에이블된다. 각 포트마다 2개의 신호 라인(예, A, ~A)을 구비하는 것을 엄격하게 강제하는 것은 아니지만, 상보형 신호 라인을 사용하면는 SRAM 셀의 노이즈 마진을 높일 수 있다.
설명의 편의상, 8T SRAM 셀의 상황에서 다양한 예들을 설명한다. 그러나, 이 다양한 예들이 다른 다중 포트 SRAM 구성에도 적용 가능한 것은 물론이다.
도 2a 내지 도 2c는 듀얼 포트 메모리 셀의 제1 반도체 레이아웃을 도시하는 도면이다. 도 2a는 도 1에 도시한 8T SRAM 셀에 대한 컴팩트한 제1 반도체 레이아웃의 평면도를 도시한다. 도 2a의 레이아웃은 균등한 간격의 파선 격자선으로 구획된 기판(202)을 도시한다. 복수의 웰 영역(210, 230, 240)이 기판 내/상에 형성되고, 웰 영역은 제1 방향(y)으로 격자선을 따라 평행하게 연장된다. 웰(210, 240)은 p타입 반도체 도핑을 갖는다(대각의 해칭선으로 표시). 웰(230)은 n타입 반도체 도핑을 갖는다(점 패턴으로 표시). 소스/드레인 구조(212, 222, 232, 242)가 각각의 웰(210, 230, 230, 240) 상에 또는 내에 형성된다. 소스/드레인 구조는 각각 대응하는 웰의 반도체 도핑의 타입과 반대되는 반도체 도핑을 갖는다. 트랜지스터 게이트 구조(250, 252, 254, 256, 258, 270)가 x방향으로 격자선을 따라 형성된다. 웰, 소스/드레인 구조, 및 게이트 구조는, 그 게이트 구조가 웰과 소스/드레인 구조 위에 형성되는 지점에 복수의 트랜지스터를 형성한다. 이를테면, 게이트 단자(270)의 어느 한측 상에 게이트 단자(270)과 소스/드레인 단자(242)를 갖는 하나의 트랜지스터가 형성된다. 금속 또는 폴리실리콘 전도성 라인(검은 태선으로 표시)이 노드(250, 270)을 갖는 제1 및 제2 인버터를 형성하도록 트랜지스터의 노드를 접속시킨다. 각각의 입력 게이트(In1/ln2)에 그리고 각각의 출력 확산부(Out2/Out1)에 노드(250, 270)가 접속된다. 인버터들은 도 1의 8T SRAM 셀을 형성하도록 전도성 라인에 의해 크로스 커플링된다.
도 2a에 도시하는 레이아웃은 평면형 또는 FinFET 제조 프로세스 중 어느 하나에 이용될 수 있다. 도 2b는 평면형 FET 제조 프로세스를 이용하여 구현될 때에 도 2a의 레이아웃 내의 도면 부호 280에 대응하는 트랜지스터(280a) 예의 투시도를 나타내고 있다. 도 2b에 도시하는 바와 같이, 웰(240)이 기판(202) 내에 형성되고, 소스/드레인 구조가 웰(240) 내에 형성된다. 게이트 구조(270)는 소스/드레인 구조의 제1 및 제2 부분(242a, 242b) 사이의 채널 영역 위에 형성된다. 도 2a에 도시하는 메모리 셀의 구현에 평면형 트랜지스터가 이용될 경우, PMOS 및 NMOS 액세스 트랜지스터는 바디 바이어스 효과로 인한 PMOS 및 NMOS 액세스 트랜지스터의 성능차를 완화하기 위해 게이트 치수를 상이하게 하여 구현되어야 한다.
도 2c은 FinFET 제조 프로세스를 이용하여 구현될 때에 도 2a의 레이아웃 내의 도면 부호 280에 대응하는 트랜지스터(280b) 예의 투시도를 나타내고 있다. 도 2c에 도시하는 바와 같이, 웰(240)이 기판(202) 내에 형성된다. 핀 구조(242c, 242d)가 기판(202)과 웰(240)의 상면 상에 형성된다. 핀 구조는 도 2a에 도시하는 소스/드레인 구조를 형성한다. 게이트 구조(270)가 (그 게이트 구조(270)의 아래에 있는) 핀 구조(242c, 242d) 사이의 채널 영역 위에 형성된다. 그렇게 형성된 FinFET에서, 이 채널 영역은 평면형 트랜지스터의 채널 영역과 비교해서 기판으로부터 더 떨어진 수직 거리를 두고 위치한다. 기판으로부터 채널 영역의 거리가 증가하기 때문에, FinFET는 더 적은 바디 효과를 나타낸다. 그 결과, p타입 및 n타입 FinFET의 성능은 FinFET 프로세스를 이용하여 제조된 8T 셀에서 더욱 근접하게 매칭된다. p타입 및 n타입 FinFET의 성능의 근접 매칭으로 인해, p타입 및 n타입 FinFET 액세스 트랜지스터가 동일한 게이트 치수 및 동일한 수의 핀으로 구현될 수 있어, 액세스 트랜지스터의 성능 매칭을 달성하면서 제조 프로세스를 단순화할 수 있다. 이를테면, 소스/드레인 구조들은 x방향으로 동일한 폭을 그리고 수직 방향(z)으로 동일한 높이를 가질 수 있다. 일부 구현예에서는, 특정 용도에 필요한 판독/기록 마진을 조정하기 위해 p타입 및 n타입 FinFET에 상이한 게이트 치수와 핀수가 이용될 수도 있음은 물론이다.
도 2a에 도시하는 반도체 레이아웃은 도 1에 도시한 8T 메모리 셀의 컴팩트한 구현을 제공한다. 본 예에서, 8T SRAM 셀은 y방향으로 격자선을 따라 형성된 3개의 셀과 소스/드레인 구조와 x방향으로 격자선을 따라 형성된 2개의 게이트 구조만 이용하여 구현될 수 있다. 셀(210, 240)의 대형 어레이에서, 웰은 동일한 사이즈의 웰 영역을 형성하도록 이웃하는 웰들과 결합할 것이다. 이것이 단일 SRAM 셀의 가장 컴팩트한 레이아웃이다. 그러나, 8T SRAM 셀은 더 많은 웰, 소스/드레인 구조, 및 게이트 구조를 이용하여 더욱 펼쳐진(spread out) 레이아웃으로 구현될 수도 있다.
도 2a에 도시하는 반도체 레이아웃에 필요한 공간은 여러개의 트랜지스터들 사이의 절연에 요구되는 공간이 생략될 수 있기 때문에 특히 컴팩트하다. 일반적으로, 설계 규칙은 웰과 소스/드레인 영역이 최소의 절연 영역에 의해 분리되는 것을 요구한다. 2개의 트랜지스터의 소스/드레인 영역이 접속되는, 도 1에 도시한 회로의 여러개의 트랜지스터 사이에는 이러한 절연이 필요 없다. 이를테면, 도 1의 액세스 트랜지스터(112)와 풀다운 트랜지스터(114) 둘다는 도 2a의 웰(210), 소스/드레인 구조(212), 및 게이트 구조(250, 252)를 이용하여 구현될 수 있다. 도 2a에 도시하는 바와 같이, 이들 2개의 트랜지스터 사이의 절연을 생략할 수 있을 뿐만 아니라, 2개의 트랜지스터는 공유 소스/드레인 영역(예컨대, 250과 252 사이)을 갖게 구현될 수 있다. 절연 영역 중 일부를 없애고 소스/드레인 영역을 재사용함으로써, 레이아웃에 요구되는 공간이 상당히 저감된다. 일부 구현예에서는, SRAM 셀의 각각의 트랜지스터가 이웃 SRAM 셀의 적어도 하나의 다른 트랜지스터와 소스/드레인 영역을 공유한다.
도 2a 및 도 2c에 도시하는 레이아웃에서는, 8T SRAM 셀이 단일 핀 FinFET을 이용하여 구현된다. 일부 SRAM 셀에서는 8T SRAM이 각각의 FinFET 내에 2개 이상의 핀을 구비한 FinFET을 이용해 구현될 수 있다. 예컨대, 도 3a와 도 3b는 2핀 FinFET을 이용하여 구현된 듀얼 포트 메모리 셀에 대한 제2 반도체 레이아웃을 도시하고 있다.
도 3a는 도 1에 도시한 8T SRAM 셀에 대한 컴팩트한 제2 반도체 레이아웃의 평면도를 도시한다. 도 3a의 레이아웃은 도 2a에 도시한 것과 유사하지만, 각각의 FinFET에 포함된 제2 핀을 구비한다. 도 3a는 파선 격자선으로 구획된 기판(302)을 도시한다. 복수의 웰 영역(310, 330, 340)이 기판(302) 내에 형성된다. 웰 영역은 방향(y)으로 격자선을 따라 평행하게 연장된다. 웰(310, 340)은 p타입 반도체 도핑을 갖는다(대각의 해칭선으로 표시). 웰(330)은 n타입 반도체 도핑을 갖는다(점 패턴으로 표시). 도 3a의 웰은 다수의 핀을 수용하기 위해 (방향(x)으로) 도 2a의 웰의 폭의 2배일 수 있다.
핀 구조의 쌍(312-314, 322-324 / 332-334, 342-344)이 각각의 웰(310, 330, 340) 상/내에 형성된다. 소스/드레인 구조는 각각 대응하는 웰의 반도체 도핑의 타입과 반대되는 반도체 도핑을 갖는다. 트랜지스터 게이트 구조(350, 352, 354, 356, 358, 370)가 x방향으로 격자선을 따라 형성된다. 웰, 소스/드레인 구조, 및 게이트 구조는, 도 2a을 참조하여 설명한 바와 같이, 그 게이트 구조가 웰과 소스/드레인 구조 위에 형성되는 지점에 복수의 트랜지스터를 형성한다. 금속 또는 폴리실리콘 전도성 라인(검은 태선으로 표시)이 트랜지스터의 노드(350/370)를 접속시킨다. 각각의 입력 게이트(In1/ln2)에 그리고 각각의 출력 확산부(Out2/Out1)에 노드(350, 370)가 접속된다. 인버터들은 도 1의 8T SRAM 셀을 형성하도록 전도성 라인에 의해 크로스 커플링된다.
도 3a에 도시하는 반도체 레이아웃은 여러개의 트랜지스터들 사이의 절연에 요구되는 공간이 생략될 수 있기 때문에 매우 컴팩트하다. 도 2a을 참조하여 설명한 바와 같이, 통상의 설계 규칙과 반대로, 도 3a에 도시하는 레이아웃에는 여러개의 절연 영역이 생략되어 있다. 이들 절연 영역은, 2개의 트랜지스터의 소스/드레인 영역이 접속되는, 도 1에 도시한 회로의 여러개의 트랜지스터 사이에서 필요없다. 이를테면, 도 1의 액세스 트랜지스터(112)와 풀다운 트랜지스터(114) 둘다는 도 2a의 웰(310), 소스/드레인 구조(312), 및 게이트 구조(350, 352)를 이용하여 구현될 수 있다. 도 3a에 도시하는 바와 같이, 이들 2개의 트랜지스터 사이의 절연을 생략할 수 있을 뿐만 아니라, 2개의 트랜지스터가 공유 소스/드레인 영역(예컨대, 350과 352 사이)을 갖게 구현될 수 있다. 절연 영역 중 일부를 없애고 소스/드레인 영역을 재사용함으로써, 레이아웃에 요구되는 공간이 상당히 저감된다. 일부 구현예에서는, SRAM 셀의 각각의 트랜지스터가 SRAM 셀의 적어도 하나의 다른 트랜지스터와 소스/드레인 영역을 공유한다.
설명의 목적상, 도 3a의 복수의 트랜지스터의 구성은, 웰, 소스/드레인 구조, 및 게이트 구조에 의해 형성되는 복수의 트랜지스터 중 하나의 트랜지스터(380)을 참조하여 설명한다. 도 3b는 도 3a의 트랜지스터(380) 예의 투시도를 나타내고 있다. 도 3b에 도시하는 바와 같이, 웰(340)이 기판(302) 내에 형성된다. 핀 부분(342a, 342b, 344a, 344b)이 기판(302)과 웰(340)의 상면 상에 형성된다. 게이트 구조(370)가 핀 부분(342c, 342d) 사이의 채널 영역 위에 형성된다. 트랜지스터마다 각 FinFET 내의 2개의 핀은 공통 게이트를 구비한다. 도 3a에 도시하는 바와 같이, 전도성 신호 라인이 각각의 FinFET의 2개의 트랜지스터를 병렬로 연결한다. 일부 구현예에서는 각각의 FinFET이 2개보다 많은 핀을 포함할 수도 있다.
도 2c를 참조하여 설명한 바와 같이, p타입 및 n타입 FinFET의 근접한 성능 매칭으로, p타입 및 n타입 액세스 트랜지스터가 동일한 게이트 치수 및 핀수로 구현됨으로써, 액세스 트랜지스터의 성능 매칭을 달성하면서 제조 프로세스를 단순화할 수 있다. 이를테면, 소스/드레인 구조들은 x방향으로 동일한 폭을 그리고 수직 방향(z)으로 동일한 높이를 가질 수 있다.
도 4는 FinFET 제조 프로세스를 이용한 듀얼 포트 메모리 셀의 제조 방법을 도시하고 있다. 블록 402에서, 복수의 웰 영역이 기판 내에 형성된다. 웰 영역은 제1 방향(x)으로 평행하게 연장된다. 블록 404에서, 하나 이상의 각각의 핀 구조가 복수의 웰 영역의 각각의 웰 영역 상에 형성된다. 트랜지스터의 수와 그 면적은 복수의 웰 영역 내에 균등하게 분배된다. 각각의 핀 구조는 제1 방향(y)으로 연장된다. 블록 406에서, 복수의 게이트 구조가 핀 구조의 세트 중 하나 이상의 세트 위에 형성되고, 게이트 구조는 제1 방향(y)에 수직인 제2 방향(x)으로 연장된다. 게이트 구조는 FinFET을 형성하도록 핀 구조와 함께 배열된다. 블록 408에서, 2개의 크로스 커플링된 인버터 회로, 제1 타입의 제1 액세스 트랜지스터쌍, 및 제2 타입의 제2 액세스 트랜지스터쌍을 구비하는 메모리 셀을 형성하도록 FinFET을 연결하는 전기 전도성 라인이 배치된다.
앞에서 포함된 예들은 PMOS 풀업 트랜지스터와 NMOS 풀다운 트랜지스터로 형성된 2개의 인버터와 관련하여 SRAM 셀을 기술한다. 또한, 다채로운 구성의 인버터 회로를 이용하여 SRAM 셀이 구현될 수 있음도 물론이다. 당업자라면 다른 듀얼 포트 SRAM 구성이 p타입 및 n타입 FinFET 액세스 트랜지스터 둘다에 의해 구현될 수 있음을 알 것이다.
본 출원에서 설명하는 방법은 메모리 셀에 제3 또는 제4 포트를 추가하는 데에 이용될 수 있다. 제n 포트를 PMOS 포트로서 또는 NMOS 포트로서 추가하는 것에 관한 결정은 도 5에서 설명하는 설계 목표에 의해 결정될 것이다. 일부 설계에서는, 추가 액세스 트랜지스터에 대해 PMOS 트랜지스터를 사용하면 더 우수한 SEU 내성(tolerance)을 제공할 수 있다. 예를 들어, (N)개의 액세스 트랜지스터쌍(여기서, N > 2)을 구비한 다중 포트 메모리 셀의 경우, 메모리 셀은 2개의 MMOS 액세스 트랜지스터과 2*(N-1)개의 PMOS 액세스 트랜지스터를 포함한다. 일부 다른 설계는 메모리 셀의 레이아웃 공간을 삭감하기 위해 균형잡힌 개수의 PMOS 및 NMOS 액세스 트랜지스터를 포함한다. 예를 들어, 짝수(N)개의 액세스 트랜지스터쌍(여기서, N > 2)을 구비한 다중 포트 메모리 셀의 경우, 메모리 셀은 N/2개의 PMOS 액세스 트랜지스터쌍과 N/2개의 NMOS 액세스 트랜지스터쌍을 포함한다.
도 5는 다중 포트 SRAM 셀의 구현에 이용되는 액세스 트랜지스터의 타입을 결정하기 위한 프로세스를 나타내고 있다. 블록 502에서, 사용자 입력에 따라 SRAM 셀에 대한 액세스 트랜지스터의 수가 결정된다. 액세스 트랜지스터의 수가 결정 블록 504에서 보이는 바와 같이 구현된다면, 듀얼 포트 SRAM 셀 레이아웃(예, 도 2a)이 블록 506에서 사용된다. 그렇지 않고, SRAM 셀에 포함되는 액세스 트랜지스터의 수가 4보다 크다면(즉, > 4), 추가 액세스 트랜지스터의 타입이 블록 510에서 결정된다. 결정 블록 512에서의 사용자 입력이 면적 최적화에 우선권을 두는 것으로 지시하면, PMOS 및 NMOS 액세스 트랜지스터의 수와 면적은 블록 516에서 균형되게 선택될 수 있다. 그렇지 않고, 결정 블록 512에서의 사용자 입력이 SEU 내성 촤적화에 우선권을 두는 것으로 지시하면, PMOS 타입 액세스 트랜지스터가 블록 514에서 추가 액세스 트랜지스터로서(즉, > 4) 선택된다. 블록 520에서, 액세스 트랜지스터의 선택된 타입이 듀얼 포트 SRAM 셀 레이아웃(예, 도 2a에 도시)에 추가된다.
본 개시내용은 다양한 SRAM 셀 애플리케이션에 적용 가능한 것으로 사료된다. 상세설명을 고찰한 당업자에게는 다른 양태 및 특징이 분명할 것이다, 이를테면, 구현예들이 일부 경우에 개별 도면에 기술되지만, 하나의 도면으로부터의 특징들이 다른 도면의 특징들과 조합될 수 있더라도, 이 조합이 조합으로서 명시적으로 도시되거나 설명되지 않는 것이 이해될 것이다. 상세설명 및 예시하는 구조와 방법은 예로만 간주되며, 본 발명의 실제 범주는 다음의 청구범위에서 지정되는 것이 의도된다.

Claims (15)

  1. 다중 포트 메모리 셀에 있어서,
    기판과,
    제1 및 제2 인버터 회로로서, 각각의 인버터 회로는 제1 타입의 풀업(pull-up) 트랜지스터와 제2 타입의 풀다운(pull-down) 트랜지스터를 포함하는 것인, 상기 제1 및 제2 인버터 회로와,
    상기 제1 타입의 제1 액세스 트랜지스터쌍으로서, 각각의 트랜지스터는 상기 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결되는 것인, 상기 제1 액세스 트랜지스터쌍과,
    상기 제2 타입의 제2 액세스 트랜지스터쌍으로서, 각각의 트랜지스터는 상기 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결되는 것인, 상기 제2 액세스 트랜지스터쌍
    을 포함하며,
    각각의 인버터 회로에서,
    상기 풀업 트랜지스터의 게이트와 상기 풀다운 트랜지스터의 게이트가 각각 상기 제1 노드에 연결되어 동일한 전위를 수신하고,
    상기 풀업 트랜지스터의 소스와 상기 풀다운 트랜지스터의 드레인이 직렬로 연결되어 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이의 제2 노드에 반전된 출력을 제공하며,
    각각의 인버터 회로의 상기 제1 노드가 다른 인버터 회로의 상기 제2 노드에 연결되어 상기 다른 인버터 회로의 반전된 출력을 수신하고,
    상기 풀업, 풀다운, 액세스 트랜지스터는 FinFET이며, 이 FinFET은,
    상기 기판 내에서 제1 방향(y)으로 평행하게 연장되는 복수의 웰 영역으로서, 상기 복수의 웰 영역의 각각은 그 영역 상에 배치된 핀 구조의 각각의 세트를 구비하고, 상기 각각의 세트 내의 각각의 핀 구조는 상기 제1 방향(y)으로 연장되는 것인, 상기 복수의 웰 영역과,
    복수의 게이트 구조로서, 각각의 게이트 구조는 상기 핀 구조의 세트 중 하나 이상의 세트 위에 배치되고, 상기 제1 방향(y)에 수직인 제2 방향(x)으로 연장되며, 상기 핀 구조와 게이트 구조가 상기 FinFET을 형성하기 위해 구성되어 배열되고, 각각의 FinFET은 상기 제1 타입 또는 제2 타입의 동일한 타입의 FinFET 중 다른 FinFET의 소스/드레인과 공유되는 소스/드레인을 갖는 것인, 상기 복수의 게이트 구조
    의 배열(arrangement)에 의해 형성되고,
    상기 제1 타입의 트랜지스터는 상기 제2 타입의 트랜지스터의 게이트 치수와 동일한 게이트 치수를 갖는 것인 다중 포트 메모리 셀.
  2. 제1항에 있어서, 상기 제1 액세스 트랜지스터쌍의 각각의 트랜지스터는 상기 제2 액세스 트랜지스터쌍의 각각의 트랜지스터에 포함되는 핀(fin)의 수와 같은 수의 핀을 포함하는 것인 다중 포트 메모리 셀.
  3. 제1항에 있어서, 상기 복수의 웰 영역은 3개 이하의 웰 영역을 포함하는 것인 다중 포트 메모리 셀.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 타입은 PMOS이고, 상기 제2 타입은 NMOS인 것인 다중 포트 메모리 셀.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다중 포트 메모리 셀은 짝수개(N)의 액세스 트랜지스터쌍을 포함하며, 여기서 N > 2이고,
    상기 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 제1 개수(X)의 p타입 트랜지스터와, 제2 개수(Y)의 n타입 트랜지스터를 포함하며, 여기서 X=Y인 것인 다중 포트 메모리 셀.
  6. 제1항에 있어서,
    상기 다중 포트 메모리 셀은 (N)개의 액세스 트랜지스터쌍을 포함하며, 여기서 N > 2이고,
    상기 다중 포트 메모리 셀 내의 액세스 트랜지스터의 총수는 2*(N-1)개의 상기 제1 타입의 트랜지스터와, 2개의 상기 제2 타입의 트랜지스터를 포함하는 것인 다중 포트 메모리 셀.
  7. 제6항에 있어서, 상기 제1 타입의 액세스 트랜지스터는 상기 제2 타입의 액세스 트랜지스터와 비교해 싱글 이벤트 업셋(single event upset)에 덜 취약한 것인 다중 포트 메모리 셀.
  8. 듀얼 포트 메모리 셀을 구성하는 방법에 있어서,
    기판 내에서 제1 방향(y)으로 평행하게 연장되는 복수의 웰 영역을 형성하는 단계와,
    상기 복수의 웰 영역의 각각 상에, 하나 이상의 핀 구조의 각각의 세트를 형성하는 단계로서, 상기 각각의 핀 구조는 상기 제1 방향(y)으로 연장되는 것인, 상기 하나 이상의 핀 구조의 각각의 세트를 형성하는 단계와,
    복수의 게이트 구조를 형성하는 단계로서, 각각의 게이트 구조는 상기 핀 구조의 세트 중 하나 이상의 세트 위에 배치되고, 상기 제1 방향(y)에 수직인 제2 방향(x)으로 연장되며, 상기 핀 구조의 세트와 게이트 구조가 FinFET을 형성하기 위해 구성되어 배열되고, 상기 FinFET의 각각은 제1 및 제2 타입의 동일한 타입의 FinFET 중 다른 FinFET과 공유된 소스/드레인 영역을 갖는 것인, 상기 복수의 게이트 구조를 형성하는 단계와,
    메모리 셀을 형성하도록 FinFET을 연결하는 전기 전도성 라인을 배치하는 단계
    를 포함하고,
    상기 메모리 셀은,
    제1 및 제2 인버터 회로로서, 각각의 인버터 회로는 제1 타입의 풀업(pull-up) 트랜지스터와 제2 타입의 풀다운(pull-down) 트랜지스터를 포함하는 것인, 상기 제1 및 제2 인버터 회로와,
    상기 제1 타입의 제1 액세스 트랜지스터쌍으로서, 각각의 트랜지스터는 상기 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결되는 것인, 상기 제1 액세스 트랜지스터쌍과,
    상기 제2 타입의 제2 액세스 트랜지스터쌍으로서, 각각의 트랜지스터는 상기 제1 및 제2 인버터 회로의 각각의 회로의 제1 노드에 연결되는 것인, 상기 제2 액세스 트랜지스터쌍
    을 포함하며,
    각각의 인버터 회로에서, 상기 풀업 트랜지스터의 게이트와 상기 풀다운 트랜지스터의 게이트가 각각 상기 제1 노드에 연결되어 동일한 전위를 수신하고,
    상기 풀업 트랜지스터의 소스와 상기 풀다운 트랜지스터의 드레인이 직렬로 연결되어 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이의 제2 노드에 반전된 출력을 제공하며,
    각각의 인버터 회로의 상기 제1 노드가 다른 인버터 회로의 상기 제2 노드에 연결되어 상기 다른 인버터 회로의 반전된 출력을 수신하고,
    상기 제1 타입의 트랜지스터는 상기 제2 타입의 트랜지스터의 게이트 치수와 동일한 게이트 치수를 갖는 것인 듀얼 포트 메모리 셀을 구성하는 방법.
  9. 제8항에 있어서,
    상기 복수의 웰 영역을 형성하는 단계는, 상기 제2 방향(x)으로 동일한 폭을 갖는 상기 복수의 웰 영역의 각각을 형성하는 단계를 포함하고,
    상기 하나 이상의 핀 구조의 각각의 세트를 형성하는 단계는, 제2 방향(x)으로 그리고 상기 제1 및 제2 방향에 수직인 제3 방향으로 동일한 치수를 갖는 하나 이상의 핀 구조의 세트의 각각을 형성하는 단계를 포함하는 것인 듀얼 포트 메모리 셀을 구성하는 방법.
  10. 제8항 또는 제9항에 있어서, 상기 하나 이상의 핀 구조의 각각의 세트를 형성하는 단계는, 상기 복수의 웰 영역 중 각각의 영역 내에 같은 수의 핀 구조를 형성하는 단계를 포함하는 것인 듀얼 포트 메모리 셀을 구성하는 방법.
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