CN108878425B - 存储器及其形成方法 - Google Patents
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Abstract
本发明提供了一种存储器及其形成方法，包括一下拉晶体管和一传输门晶体管，其中，所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度，从而可使传输门晶体管的沟道电流小于下拉晶体管的沟道，如此一来，即可有利于提高所述存储器的β比率，进而可改善存储器的读取容限。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法。
背景技术
静态随机存储器(SRAM)作为一种典型的半导体器件，已被广泛的应用于计算机、手机、数码相机等电子设备中。随着半导体技术的发展，存储器的制备工艺也越来越成熟，同时所形成的存储器也具备更好的性能。例如，存储器中的晶体管器件可以为鳍式效应晶体管。
虽然将鳍式场效应晶体管应用于存储器中，有利于缩减存储器的尺寸，并且还可提高存储器的性能。然而，存储器的性能还需进一步优化，例如还需进一步改善存储器的读取容限等。
发明内容
本发明的目的在于提供一种存储器，以改善存储器的读取容限，优化存储器的性能。
为解决上述技术问题，本发明提供一种存储器，包括一衬底、形成在所述衬底上的一下拉晶体管和一传输门晶体管，其中，所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。
可选的，所述传输门晶体管和所述下拉晶体管为环绕式纳米线场效应晶体管。
可选的，所述下拉晶体管和所述传输门晶体管均包括一纳米柱和一栅极结构，所述纳米柱形成在所述衬底上并垂直于衬底表面，所述栅极结构环绕部分所述纳米柱，被所述栅极结构环绕的部分所述纳米柱构成晶体管的沟道区域，位于所述栅极结构两侧的纳米柱构成晶体管的源区和漏区。
可选的，所述传输门晶体管的栅极结构的厚度大于所述下拉晶体管的栅极结构的厚度。
可选的，在所述衬底上还形成有一第一隔离层，所述第一隔离层填充所述纳米柱的外围，所述栅极结构形成在所述第一隔离层的上方。
可选的，所述传输门晶体管的栅极结构下方的第一隔离层的上表面低于所述下拉晶体管的栅极结构下方的第一隔离层的上表面。
可选的，在所述衬底上还形成有一第二隔离层和一导电插塞，所述第二隔离层覆盖所述栅极结构和所述纳米柱，所述导电插塞贯穿所述第二隔离层并与所述纳米柱接触。
可选的，所述栅极结构包括一栅介质层、一功函数层和一栅极电极层，所述栅介质层至少形成在所述纳米柱的侧壁上，所述功函数层形成在所述栅介质层上，所述栅极电极层形成在所述功函数层上。
可选的，所述存储器还包括形成在所述衬底上的一上拉晶体管。
可选的，所述下拉晶体管和所述传输门晶体管为第一导电类型的晶体管，所述上拉晶体管为第二导电类型的晶体管，所述第一导电类型和所述第二导电类型为相反的导电类型。
本发明的又一目的在于，提供一种存储器的形成方法，包括：
提供一衬底；
在所述衬底上形成一下拉晶体管和一传输门晶体管，所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。
可选的，所述传输门晶体管和所述下拉晶体管为环绕式纳米线场效应晶体管。
可选的，所述下拉晶体管和所述传输门晶体管的形成方法包括：
在所述衬底上形成多个垂直于衬底表面的纳米柱；
在所述纳米柱的外围形成一栅极结构，所述栅极结构环绕所述纳米柱的部分区域，覆盖有所述栅极结构的纳米柱构成了晶体管的沟道区域，位于所述栅极结构两侧的纳米柱构成晶体管的源区和漏区。
可选的，所述传输门晶体管的栅极结构的厚度大于所述下拉晶体管的栅极结构的厚度。
可选的，在形成所述纳米柱之后，还包括：
在所述衬底上形成一第一隔离层，所述第一隔离层填充所述纳米柱的外围；
在所述第一隔离层的上方形成所述栅极结构。
可选的，所述第一隔离层的形成方法包括：
在形成有所述纳米柱的衬底上形成一第一隔离层，所述第一隔离层填充多个纳米柱之间的间隙；
执行刻蚀工艺，去除传输门晶体管对应区域内的部分第一隔离层，使传输门晶体管对应区域内的第一隔离层的高度低于所述下拉晶体管对应区域内的第一隔离层的高度。
可选的，所述栅极结构的形成方法包括：
在形成有第一隔离层的衬底上形成一栅介质层，所述栅介质层至少覆盖所述纳米柱的部分侧壁；
在所述栅介质层上依次形成一功函数层和一栅极电极层。
可选的，在形成所述栅极结构之后，还包括：
在所述衬底上形成一第二隔离层，所述第二隔离层覆盖所述栅极结构和所述纳米柱；
刻蚀所述第二隔离层，以在所述纳米柱上方的第二隔离层中形成一凹槽，所述凹槽暴露出所述纳米柱；
在所述凹槽中填充导电材料，形成一导电插塞。
可选的，在所述衬底上还形成有一上拉晶体管。
可选的，下拉晶体管和所述传输门晶体管为第一导电类型的晶体管，所述上拉晶体管为第二导电类型的晶体管。
在本发明提供的存储器和存储器的形成方法中，由于所形成的传输门晶体管的沟道长度大于下拉晶体管的沟道长度，从而可使传输门晶体管的沟道电流小于下拉晶体管的沟道，如此一来，即可有利于提高所述存储器的β比率(其中，β比率为下拉晶体管的沟道电流IPD与传输门晶体管的沟道电流IPG的比值，即，β＝IPD/IPG)，使其大于1，进而可改善存储器的读取容限。进一步的，存储器中的晶体管器件可以为环绕式纳米线场效应晶体管(GAANWFET)，使由GAA NWFET晶体管构成的存储器具有更小的尺寸。更进一步的，可通过调整栅极结构下方的第一隔离层的高度，以对栅极结构的厚度的调整，从而实现对存储器中的晶体管器件的沟道长度进行调整的目的。
附图说明
图1为本发明一实施例中的存储器的结构示意图；
图2为本发明一实施例中的存储器的剖面示意图；
图3为本发明一实施例中的存储器的形成方法的流程示意图；
图4为本发明一实施例的存储器的形成方法中形成晶体管器件的流程示意图；
图5a‐图5g为本发明一实施例中的存储器的形成方法在其制备过程中的结构示意图。
具体实施方式
本发明提供了一种存储器，所述存储器包括衬底以及形成在所述衬底上的一下拉晶体管和一传输门晶体管，其中，所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。
即，本发明的核心思想之一在于：传输门晶体管的沟道长度大于下拉晶体管的沟道长度，从而可使传输门晶体管的沟道电流小于下拉晶体管的沟道，如此一来，即可提高存储器的β比率(其中，β比率为下拉晶体管的沟道电流IPD与传输门晶体管的沟道电流IPG的比值，即，β＝IPD/IPG)，进而可改善存储器的读取容限(read margin)。此外，本发明中的核心思想可适用于具有各种不同晶体管结构的存储器中，例如可应用于具有平面式栅极的晶体管的存储器中或者可应用于具有环绕式栅极的晶体管的存储器中。
以下结合附图和具体实施例对本发明提出的存储器及其形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例中的存储器的结构示意图，图2为本发明一实施例中的存储器的剖面示意图。以下结合图1和图2所示，并以具有环绕式栅极的晶体管的存储器为例进行详细说明。
如图1和图2所示，存储器包括一衬底100、形成在所述衬底100上的一下拉晶体管(PD)110D和一传输门晶体管(PG)110G，所述述传输门晶体管110G的沟道区域的长度L1大于所述下拉晶体管110D的沟道区域的长度L2。其中，所述衬底100例如为硅衬底、含锗衬底或锗硅衬底。
进一步的，所述存储器还包括一上拉晶体管(PU)110U，其中，所述下拉晶体管110D、传输门晶体管110G和上拉晶体管110U的结构可均为具有环绕式栅极的晶体管器件，例如为本实施例示出的环绕式栅极纳米线场效应晶体管(Gate‐All‐Around Nano‐WireField Effect Transistor，GAA NWFET)。进一步的，下拉晶体管110D和传输门晶体管110G可以为第一导电类型的晶体管，上拉晶体管110U可以为与所述第一导电类型相反的第二导电类型的晶体管，例如本实施例中，所述下拉晶体管110D和所述传输门晶体管110G为N型晶体管，所述上拉晶体管110U为P型晶体管。
具体的，所述下拉晶体管110D、传输门晶体管110G和上拉晶体管110U均包括一纳米柱111和一栅极结构112。所述纳米柱111形成在所述衬底100上并垂直于衬底表面，所述纳米柱111可采用与衬底100相同的材质形成，例如均为硅衬底。进一步的，可通过对衬底100执行相应的光刻工艺和蚀刻工艺，以形成所述纳米柱111。所述栅极结构112环绕部分所述纳米柱111，并且被所述栅极结构112环绕的部分所述纳米柱111构成了晶体管的沟道区域，位于所述栅极结构112两侧的纳米柱111可构成晶体管的源区和漏区。需说明的是，此处仅仅是用于统一说明在下拉晶体管110D、传输门晶体管110G和上拉晶体管110U中的纳米柱111和栅极结构112的位置关系，而在不同晶体管中的纳米柱的结构或材料等可以相同也可以不相同，同样的，在不同的晶体管中的栅极结构的结构或材料等可以相同也可以不相同，只要使传输门晶体管110G的沟道区域的沟道长度L1大于下拉晶体管110D的沟道区域的沟道长度L2即可，如此一拉，即可增大下拉晶体管110D的沟道电流与传输门晶体管110G的沟道电流的比值，提高存储器的β比率，有利于改善存储器的读取容限。
本实施例中，所述上拉晶体管110U的沟道长度与所述下拉晶体管110D的沟道长度相同，然而，应当认识到，在其他实施例中，还可对上拉晶体管110U的沟道长度进行调节，以使的所形成的存储器的α比率和γ比率符合需求，其中，α比率为传输门晶体管110G的沟道电流IPG与上拉晶体管110U的沟道电流IPU的比值，即α＝IPG/IPU；γ比率为上拉晶体管110U的沟道电流IPU与下拉晶体管110D的沟道电流IPD的比值，即γ＝IPU/IPD。其调整方式例如为增加上拉晶体管110U的沟道长度，以利于提高存储器的α比率并降低γ比率。
进一步的，所述栅极结构112包括一栅介质层112a、一功函数层112b和一栅极电极层113c，所述栅介质层112a至少形成在所述纳米柱111的侧壁上，所述功函数层112b形成在所述栅介质层112a上，所述栅极电极层113c形成在所述功函数层112b上。可选的，所述栅介质层112包括一高K介质层，所述高K介质层例如为氧化铪(HFO2)层或氧化铝(Al2O3)层。另外，所述栅介质层112还可包括一氧化层(图中未示出)，所述氧化层至少形成在所述纳米柱111的侧壁上，此时，所述高K介质层可形成在所述氧化层上。所述功函数层112b用于调整对应晶体管的功函数，其可根据具体导电类型的晶体管采用相应的功函数材料，例如本实施例中，所述下拉晶体管110D和所述传输门晶体管110G为N型晶体管，则对应形成在下拉晶体管110D和传输门晶体管110G中的功函数层可以为氮化钛(TiN)层；所述上拉晶体管110U为P型晶体管，则对应形成在上拉晶体管110U中的功函数层可以为铝化钛(TiAl)层。可选的，所述栅极电极层113c的材料例如可以为钨(W)。
继续参考图1和图2所示，所述存储器还包括一第一隔离层120，所述第一隔离层120可以为氧化层。其中，所述第一隔离层120形成在衬底100上，并填充所述纳米柱111的外围，以使多个纳米柱111之间相互隔离，避免串扰。所述栅极结构112形成在所述第一隔离层120的上方，即，通过所述第一隔离层120不仅可实现各个纳米柱111之间的隔离目的，同时还可用于定义栅极结构112的形成位置，从而可用于确定对应晶体管的沟道区域。具体的说，当第一隔离层120的高度较大时，则相应的栅极结构112可在一个较高的平台上形成，进而使沟道区域也定义在一较高的位置上；反之，则可将沟道区域定义在一较低的位置上。此外，如图1和图2所示，所述栅介质层112a和所述功函数层112b可进一步形成在所述第一隔离层的上方，此处不做限定。
本实施例中，所述传输门晶体管110G的栅极结构112下方的第一隔离层120的上表面低于所述下拉晶体管110D的栅极结构112下方的第一隔离层120的上表面，如此一来，相对于下拉晶体管110D的栅极结构112而言，传输门晶体管110G的栅极结构112可在一较低的平台上形成，进而，当所形成的传输门晶体管110G的栅极结构112和下拉晶体管110D的栅极结构112的上表面在同一水平高度上时，则传输门晶体管110G的栅极结构112的厚度大于下拉晶体管110D的栅极结构112的厚度，对应的传输门晶体管110G的沟道长度L1即可大于下拉晶体管110D的沟道长度L2。
除了可以对不同区域的第一隔离层120的上表面的位置进行调整，以使传输门晶体管110G中的沟道长度L1大于下拉晶体管110D的沟道长度L2之外。还可在不同区域上直接形成具有不同厚度的栅极结构，以对应形成不同长度的沟道，例如，当第一隔离层120的上表面的高度位置一致时，则可直接在传输门晶体管110G对应区域的第一隔离层120上形成第一厚度的栅极结构，在下拉晶体管110D对应区域的第一隔离层120上形成第二厚度的栅极结构，并使得第一厚度大于第二厚度，如此一来，也可使传输门晶体管110G的沟道长度大于下拉晶体管110D的沟道长度。
如上所述，为进一步优化存储器的性能，还可对上拉晶体管110U的沟道长度进行调整，其中，所述上拉晶体管110U的沟道长度的调整方法可参考传输门晶体管的沟道长度的调整方法，此处不做赘述。
接着参考图2所示，所述存储器还包括一第二隔离层130和一导电插塞140。其中，所述第二隔离层130覆盖所述栅极结构112和所述纳米柱111，使晶体管与后续形成在上方的其他器件隔离，并对所形成的晶体管进行保护。具体的，所述第二隔离层130也可以为氧化层。此外，在其他实施例中，在栅极结构112上还形成有一第三隔离层，所述第二隔离层130形成在第三隔离层上方，所述第三隔离层例如为氧化层或者氮化层或者为氧化层和氮化层的组合。所述导电插塞140贯穿所述第二隔离层130并与所述纳米柱111接触，即，所述导电插塞140形成在纳米柱111的上方并与其接触，从而可用于引出晶体管的源区/漏区。具体的，所述导电插塞140的材料例如可以是钨(W)。
需说明的是，本实施例的图1和图2所示出的存储器中，其仅引出了纳米柱111的一端，以将晶体管的源区或漏区引出。然而，应当认识到，在最终所形成的存储器中还可进一步包括对晶体管的另一漏区或源区进行引出，例如通过对衬底执行相应的工艺以实现漏区或源区的引出。
此外，图1中所示的存储器的结构中，上拉晶体管110U、下拉晶体管110D和传输门晶体管110的数量和排布方式均为示例性示出，并不以此为限。以及，为了便于理解，图1中省略了第二隔离层。
本发明的又一目的在于，提供一种形成以上所述的存储器的方法。图3为本发明一实施例中的存储器的形成方法的流程示意图，如图3所示，所述存储器的形成方法，包括以下步骤。
步骤S100，提供一衬底。
步骤S200，在所述衬底上形成一下拉晶体管和一传输门晶体管，所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。进一步的，在该步骤中还包括在衬底上形成一上拉晶体管。
其中，所述下拉晶体管、传输门晶体管和上拉晶体管的结构可均为具有环绕式栅极的晶体管器件。本实施例以形成环绕式栅极纳米线场效应晶体管(Gate‐All‐AroundNano‐Wire Field Effect Transistor，GAA NWFET)为例进行解释说明。与上述实施例类似的，下拉晶体管和传输门晶体管可以均为第一导电类型的晶体管，上拉晶体管可以为与所述第一导电类型相反的第二导电类型的晶体管，例如本实施例中，所述下拉晶体管和所述传输门晶体管为N型晶体管，所述上拉晶体管为P型晶体管。
以下参考图5a‐图5g所示，对本实施例中的存储器的形成方法进行详细说明。其中，图5a‐图5g为本发明一实施例中的存储器的形成方法在其制备过程中的结构示意图。
首先，执行步骤S100，参考图5a所示，提供一衬底100。具体的，所述衬底100上定义有用于形成传输门晶体管的第一区域100G、用于形成下拉晶体管的第二区域100D、以及用于形成上拉晶体管的第三区域100U。
接着，执行步骤S200，重点参考图5a‐图5d所示，在第一区域100G的衬底100上形成一传输门晶体管110G，在第二区域100D的衬底100上形成一下拉晶体管110D，在第三区域100U的衬底100上形成一上拉晶体管110U。其中，所述传输门晶体管110G的沟道区域的长度大于所述下拉晶体管100D的沟道区域的长度。
具体的，在步骤S200中，所述传输门晶体管110G、下拉晶体管110D和上拉晶体管110U的形成方法可参考图4以及图5a‐5d所示，其中，图4为本发明一实施例的存储器的形成方法中形成晶体管器件的流程示意图。
第一步骤S210，参考图5a所示，在所述衬底100上形成多个垂直于衬底表面的纳米柱111。通过后续的工艺，所述纳米柱111可用于形成晶体管的沟道区域、源区和漏区。
具体的，所述纳米柱111的制备方法可参考如下步骤：首先，在衬底100上形成一掺杂有导电离子的纳米材料层，其中，纳米材料层中的导电离子可通过离子注入工艺形成，进一步的，针对所形成的不同导电类型的晶体管，可对应在纳米材料层中注入相应的导电离子，例如当形成N型晶体管时，则可在相应的纳米材料层中注入磷离子(P)，当形成P型晶体管时，则可在相应的纳米材料层中注入硼离子(B)；接着，在所述纳米材料层上形成一图形化的掩膜层210，所述掩膜层210定义出需形成的纳米柱的图形；接着，以所述图形化的掩膜层210为掩膜执行刻蚀工艺以及去除所述掩膜层，以在衬底100上形成多个垂直于衬底表面的纳米柱111。应当理解的是，在衬底100的第一区域100G、第二区域100D和第三区域100U上均形成有至少一个纳米柱111。
第二步骤S220，参考图5b‐5c所示，在所述衬底100上形成一第一隔离层120，所述第一隔离层120填充所述纳米柱111的外围。通过所述第一隔离层111可在多个纳米柱111之间形成一隔离结构，从而可使多个纳米柱111之间相互隔离，避免串扰。具体的，所述第一隔离层120可以为氧化层。
为实现所形成的传输门晶体管的沟道区域的长度大于下拉晶体管的沟道区域的长度，可通过在第一区域100G的衬底上直接形成厚度较厚的栅极结构，以及在第二区域100D的衬底上直接形成厚度较薄的栅极结构；或者，如本实施例所示，使传输门晶体管的栅极结构和下拉晶体管的栅极结构形成在不同水平高度的平台上，从而形成不同厚度的栅极结构。本实施例中，在形成第一隔离层120后，栅极结构可接着形成在第一隔离层120的上方，因此，可使第一区域100G上的第一隔离层120的上表面低于第二区域100U上的第一隔离层120的上表面，从而使不同区域的栅极结构可在不同的水平高度上形成。
此外，和上述实施例类似的，除了对传输门晶体管的沟道长度进行调整之外，还可对上拉晶体管的沟道长度进行调整，以进一步优化存储器的性能。其中，所述上拉晶体管的沟道长度的调整方法可与传输门晶体管的沟道长度的调整方法类似。为能够更清晰的示出沟道长度的调整方法，本实施例中，仅以对传输门晶体管的沟道长度进行调整为例，进行解释说明。
具体的，所述第一隔离层120的形成方法例如为：首先，在形成有所述纳米柱111的衬底100上形成一第一隔离层，所述第一隔离层填充多个纳米柱111之间的间隙；接着，执行刻蚀工艺，以去除第一区域100G内的部分第一隔离层，使最终形成的第一区域100G内的第一隔离层120的高度低于所述第二区域100D和第三区域100U内的第一隔离层120的高度。
第三步骤S230，参考图5d所示，在所述第一隔离层120上形成栅极结构112，所述栅极结构112覆盖部分纳米柱111的侧壁。如上所述，由于第一区域110G内的第一隔离层120的上表面低于第二区域100D和第三区域100U内的第一隔离层120的上表面，因此，当所形成的栅极结构112的上表面的高度位置一致时，则位于第一区域100G内的栅极结构112的厚度大于第二区域100D和第三区域100U内的栅极结构112的厚度。
具体的，所述栅极结构112的形成方法包括：
首先，参考图5d所示，在形成有第一隔离层120的衬底100上形成一栅介质层112a，所述栅介质层112a覆盖所述纳米柱111的侧壁；所述栅极112a可通过沉积工艺形成；进一步的，所述栅介质层112a包括一高K介质层，所述高K介质层例如为氧化铪(HFO2)；
应当说明的是，在其他实施例中，所述栅介质层112a还可进一步包括一氧化层，所述氧化层可通过氧化工艺形成在所述纳米柱111的侧壁上，所述高K介质层可接着形成在所述氧化层上。
接着，继续参考图5d所示，在所述栅介质层112a上形成一功函数层112b，用于对所形成的晶体管的功函数进行调整。本实施例中，所述传输门晶体管和所述下拉晶体管为N型晶体管，因此可对应在第一区域100G和第二区域100D的栅介质层112a上形成氮化钛(TiN)层，所述下拉晶体管为P型晶体管，因此可对应在第三区域的栅介质层112a上形成铝化钛(TiAl)层。与栅介质层112a类似的，所述功函数层112b也可通过沉积工艺形成。
接着，重点参考图5e‐5f所示，在所述功函数层112b上形成栅极电极层112c，所述栅极电极层112c例如为金属栅极。
其中，所述栅极电极层112c的形成方法具体包括：在所述衬底上形成栅极材料层112c’，所述栅极材料层112c’形成在功函数112b上并完全覆盖所述纳米柱111；接着，执行平坦化工艺，以平坦化所述栅极材料层112c’的上表面；接着，执行回刻工艺，去除部分栅极材料层并暴露出纳米柱111，形成具有预定高度的栅极电极层112c，此时可使所形成的栅极电极层112c的上表面的高度位置统一。以上所述的栅极电极层的形成方法，其控制精度较好，并且易于实现，进而能够制备出精度较好的栅极电极层。
此外，本实施例中，通过沉积工艺形成栅介质层112a和功函数层112b，从而在第一隔离层120上也会形成有所述栅介质层112a和功函数层112b，此时，可继续保留第一隔离层120上的栅介质层112a和功函数层112b，当然，在其他实施例中，也可去除所述第一隔离层120上的栅介质层112a和功函数层112b。以及，如图5f所示，在执行回刻工艺而暴露出纳米柱111后，还可进一步包括去除暴露出的栅介质层112a和功函数层112b。
以上所述的栅极结构的形成方法中，通过调整不同区域内的第一个隔离层120的高度，并形成一具有平坦的上表面的栅极结构，从而可使不同区域内的栅极结构的厚度到达预定规格，以及具有预定的厚度差异，实现对不同晶体管的沟道长度的调整。并且，该栅极结构的形成方法中，其工艺简单易于实现，同时还具有更好的控制精度。
第四步骤S240，参考图5g所示，在所述衬底100上形成一第二隔离层130和一导电插塞140，所述第二隔离层130覆盖所述栅极结构112和所述纳米柱111，所述导电插塞140贯穿所述的第二隔离层130并与所述纳米柱111接触。具所述第二隔离层130例如可以为氧化层，所述导电插槽140的材质例如为钨(W)。
所述导电插塞140具体可通过如下方法形成：对形成在衬底100上的第二隔离层130执行刻蚀工艺，以在所述纳米柱111上方的第二隔离层130中形成一凹槽，所述凹槽暴露出所述纳米柱111；接着，在所述凹槽中填充导电材料，形成一导电插塞140。
进一步的，在形成所述第二隔离层130之间，还可在所述栅极结构112上形成一第三隔离层(图中未示出)，所述第三隔离层例如为氧化层和氮化层中的一种或其组合。
综上所述，本发明提供的存储器中，传输门晶体管的沟道长度大于下拉晶体管的沟道长度，从而可使传输门晶体管中的沟道电流小于下拉晶体管的沟道电流，如此一来，即可有利于提高所述存储器的β比率，使其大于1，进而可改善存储器的读取容限。
本发明还提供了一种存储器的形成方法，使形成的存储器具有更大的读取容限。进一步的，可通过调整传输门晶体管和下拉晶体管的栅极结构的特征尺寸，以使传输门晶体管的沟道长度大于下拉晶体管的沟道长度。更进一步的，当存储器中的晶体管器件为GAANWFET时，则可通过调整传输门晶体管和下拉晶体管对应区域内的第一隔离层的高度，从而调整形成在第一隔离层上的栅极结构的厚度，实现对传输门晶体管的沟道长度和/或下拉晶体管的沟道长度的调节。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种存储器，其特征在于，包括一衬底、形成在所述衬底上的一下拉晶体管和一传输门晶体管，所述传输门晶体管和所述下拉晶体管均包括纳米柱和栅极结构，所述纳米柱形成在所述衬底上并垂直于衬底表面，所述栅极结构环绕部分所述纳米柱，被所述栅极结构环绕的部分所述纳米柱构成晶体管的沟道区域，位于所述栅极结构两侧的纳米柱构成晶体管的源区和漏区；
以及，所述衬底上还形成有第一隔离层，所述第一隔离层填充所述纳米柱的外围，所述栅极结构形成在所述第一隔离层的上方，并且所述传输门晶体管的栅极结构下方的第一隔离层的上表面低于所述下拉晶体管的栅极结构下方的第一隔离层的上表面，以使所述传输门晶体管的栅极结构在纳米柱的长度方向上的厚度大于所述下拉晶体管的栅极结构在纳米柱的长度方向上的厚度，使得所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。
2.如权利要求1所述的存储器，其特征在于，在所述衬底上还形成有一第二隔离层和一导电插塞，所述第二隔离层覆盖所述栅极结构和所述纳米柱，所述导电插塞贯穿所述第二隔离层并与所述纳米柱接触。
3.如权利要求1所述的存储器，其特征在于，所述栅极结构包括一栅介质层、一功函数层和一栅极电极层，所述栅介质层至少形成在所述纳米柱的侧壁上，所述功函数层形成在所述栅介质层上，所述栅极电极层形成在所述功函数层上。
4.如权利要求1所述的存储器，其特征在于，所述存储器还包括形成在所述衬底上的一上拉晶体管。
5.如权利要求 4所述的存储器，其特征在于，所述下拉晶体管和所述传输门晶体管为第一导电类型的晶体管，所述上拉晶体管为第二导电类型的晶体管，所述第一导电类型和所述第二导电类型为相反的导电类型。
6.一种存储器的形成方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成一下拉晶体管和一传输门晶体管，包括：在所述衬底上形成多个垂直于衬底表面的纳米柱；在所述衬底上形成第一隔离层，所述第一隔离层填充所述纳米柱的外围，并且所述传输门晶体管对应区域内的第一隔离层的高度低于所述下拉晶体管对应区域内的第一隔离层的高度；以及，在所述第一隔离层的上方形成栅极结构，所述栅极结构环绕所述纳米柱外围的部分区域，覆盖有所述栅极结构的纳米柱构成了晶体管的沟道区域，位于所述栅极结构两侧的纳米柱构成晶体管的源区和漏区，并且所述传输门晶体管的栅极结构在纳米柱的长度方向上的厚度大于所述下拉晶体管的栅极结构在纳米柱的长度方向上的厚度，以使所述传输门晶体管的沟道区域的长度大于所述下拉晶体管的沟道区域的长度。
7.如权利要求6所述的存储器的形成方法，其特征在于，所述第一隔离层的形成方法包括：
在形成有所述纳米柱的衬底上形成一第一隔离层，所述第一隔离层填充多个纳米柱之间的间隙；
执行刻蚀工艺，去除传输门晶体管对应区域内的部分第一隔离层，使传输门晶体管对应区域内的第一隔离层的高度低于所述下拉晶体管对应区域内的第一隔离层的高度。
8.如权利要求7所述的存储器的形成方法，其特征在于，所述栅极结构的形成方法包括：
在形成有第一隔离层的衬底上形成一栅介质层，所述栅介质层至少覆盖所述纳米柱的部分侧壁；
在所述栅介质层上依次形成一功函数层和一栅极电极层。
9.如权利要求6所述的存储器的形成方法，其特征在于，在形成所述栅极结构之后，还包括：
在所述衬底上形成一第二隔离层，所述第二隔离层覆盖所述栅极结构和所述纳米柱；
刻蚀所述第二隔离层，以在所述纳米柱上方的第二隔离层中形成一凹槽，所述凹槽暴露出所述纳米柱；
在所述凹槽中填充导电材料，形成一导电插塞。
10.如权利要求6所述的存储器的形成方法，其特征在于，在所述衬底上还形成有一上拉晶体管。
11.如权利要求10所述的存储器的形成方法，其特征在于，下拉晶体管和所述传输门晶体管为第一导电类型的晶体管，所述上拉晶体管为第二导电类型的晶体管。
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