CN108807387A - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，其包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在衬底上在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；第一栅极结构，其跨越第一有源图案和第二有源图案延伸；第二栅极结构，其与第一栅极结构间隔开；以及节点接触，其在第一栅极结构与第二栅极结构之间，将第一有源图案和第二有源图案彼此电连接。节点接触包括与第一有源图案相邻的第一端和与第二有源图案相邻的第二端。节点接触的第二端在第一方向上相对于节点接触的第一端偏移，从而距离第二栅极结构比距离第一栅极结构更近。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括SRAM单元的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能和/或低制造成本而广泛用于电子工业中。半导体器件可以在其至少部分上包括存储逻辑数据的存储单元。
存储单元可以包括非易失性存储单元和易失性存储单元。非易失性存储单元的特征在于，即使当其电源中断时也能够保持其存储的数据。例如，闪速存储单元、相变存储单元和磁存储单元都是非易失性存储单元的示例。易失性存储单元的特征在于，当电源中断时丢失其存储的数据。例如，静态随机存取存储(SRAM)单元和动态随机存取存储(DRAM)单元都是易失性存储单元的示例。与DRAM单元相比，SRAM单元通常具有低功耗和高操作速度。
SRAM单元可以在相邻的栅极结构之间配置有节点接触。通常，节点接触以大致相同的距离与相邻的栅极结构间隔开。节点接触通常仅被设计为电连接到两个相邻的栅极结构中的一个。然而，在高度集成的存储器件中，节点接触与相邻的栅极结构之间的边距可能较小，这会增大节点接触与相邻的栅极结构之间电短路的风险。
发明内容
本发明构思的实施方式提供针对高集成度而优化的半导体器件。
本发明构思的实施方式提供具有改善的电特性的半导体器件。
根据本发明构思的示例性实施方式，一种半导体器件可以包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在衬底上在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；第一栅极结构，其跨越第一有源图案和第二有源图案延伸；第二栅极结构，其与第一栅极结构间隔开；以及节点接触，其在第一栅极结构与第二栅极结构之间，将第一有源图案和第二有源图案彼此电连接。节点接触可以包括与第一有源图案相邻的第一端和与第二有源图案相邻的第二端。节点接触的第二端可以在第一方向上相对于节点接触的第一端偏移，从而距离第二栅极结构比距离第一栅极结构更近。
根据本发明构思的示例性实施方式，一种半导体器件可以包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在衬底上在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；第一栅极结构，其跨越第一有源图案和第二有源图案延伸；以及节点接触，其在第一栅极结构的一侧上并且将第一有源图案和第二有源图案彼此电连接。节点接触可以包括与第一有源图案相邻的第一端和与第二有源图案相邻的第二端。节点接触的第一端可以与第一栅极结构间隔开第一距离。节点接触的第二端可以与第一栅极结构间隔开大于第一距离的第二距离。
根据本发明构思的示例性实施方式，一种半导体器件可以包括：在衬底上的第一栅极结构；在第一方向上与第一栅极结构间隔开的第二栅极结构；在第一方向上与第一栅极结构间隔开的第三栅极结构；以及节点接触，其在第一栅极结构与第二栅极结构之间以及在第一栅极结构与第三栅极结构之间。第二栅极结构和第三栅极结构可以在交叉第一方向的第二方向上彼此对准。节点接触可以包括在第一栅极结构与第三栅极结构之间的第一端以及在第一栅极结构与第二栅极结构之间的第二端。节点接触的第二端可以在第一方向上相对于节点接触的第一端偏移，从而距离第二栅极结构比距离第一栅极结构更近。
注意，本发明构思的关于一个实施方式描述的方面可以被并入不同的实施方式中，尽管未关于其具体地描述。就是说，所有实施方式和/或任何实施方式的特征能以任何方式和/或组合被组合。本发明构思的这些及另外的方面在下面陈述的说明书中被详细描述。
附图说明
图1是根据本发明构思的示例性实施方式的半导体器件的单位存储单元的等效电路图。
图2是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。
图3是与图2的部分A对应的放大图。
图4A至图4D是沿图2的线I-I'、II-II'、III-III'和IV-IV'截取的剖视图。
图5A至图9A是与图2的线I-I'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。
图5B至图9B是与图2的线II-II'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。
图5C至图9C是与图2的线III-III'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。
图5D至图9D是与图2的线IV-IV'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。
图10是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。
图11是沿图10的线II-II'截取的剖视图。
图12是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。
图13是沿图12的线II-II'截取的剖视图。
图14是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。
图15是与图14中所示的部分B对应的放大图。
图16是沿图14的线V-V'截取的剖视图。
图17是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。
具体实施方式
在下文中，将结合附图详细描述本发明构思的实施方式。
本发明构思的一些实施方式基于以下认识：诸如SRAM单元的半导体器件可以在两个相邻的栅极结构之间配置有节点接触。节点接触可以电连接到两个相邻的栅极结构中的一个，以这样的方式使得电连接到两个栅极结构中的一个的节点接触的一端相对于节点接触的另一端在朝向其连接到的栅极结构的方向上偏移。通过减小节点接触与其电连接到的栅极结构之间的距离并增大节点接触与其未电连接到的栅极结构之间的距离，可以降低两个栅极结构之间短路的可能性。
图1是示出根据本发明构思的示例性实施方式的半导体器件的单位存储单元的等效电路图。
参照图1，半导体器件可以包括SRAM单元。SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管。第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一上拉晶体管TU1和第一下拉晶体管TD1可以每个具有连接到第一节点N1的第一源极/漏极。第一上拉晶体管TU1可以具有连接到电源线Vcc的第二源极/漏极，第一下拉晶体管TD1可以具有连接到地线Vss的第二源极/漏极。第一上拉晶体管TU1和第一下拉晶体管TD1可以使它们的栅极彼此电连接。第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一反相器可以具有与第一上拉晶体管TU1和第一下拉晶体管TD1的相连接的栅极对应的输入端子、以及与第一节点N1对应的输出端子。
第二上拉晶体管TU2和第二下拉晶体管TD2可以每个具有连接到第二节点N2的第一源极/漏极。第二上拉晶体管TU2可以具有连接到电源线Vcc的第二源极/漏极，第二下拉晶体管TD2可以具有连接到地线Vss的第二源极/漏极。第二上拉晶体管TU2和第二下拉晶体管TD2可以使它们的栅极彼此电连接。第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二反相器可以具有与第二上拉晶体管TU2和第二下拉晶体管TD2的相连接的栅极对应的输入端子、以及与第二节点N2对应的输出端子。
第一反相器和第二反相器可以相互连接而构成锁存结构(latch structure)。在该构造中，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1可以具有连接到第一节点N1的第一源极/漏极和连接到第一位线BL1的第二源极/漏极。第二存取晶体管TA2可以具有连接到第二节点N2的第一源极/漏极和连接到第二位线BL2的第二源极/漏极。第一存取晶体管TA1和第二存取晶体管TA2可以使它们的栅极电连接到字线WL。因此，图1的电路可以提供SRAM单元。
图2是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。图3是与图2的部分A对应的放大图。图4A至图4D分别是沿图2的线I-I'、II-II'、III-III'和IV-IV'截取的剖视图。
参照图2及图4A至图4D，衬底100可以在其上提供有限定有源图案ACT的器件隔离层ST。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底、硅锗衬底和/或III-V族化合物半导体衬底。器件隔离层ST可以包括例如硅氧化物层。有源图案ACT可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。有源图案ACT可以从衬底100突出并通过器件隔离层ST彼此隔开。有源图案ACT的每个可以具有由器件隔离层ST暴露的上部(在下文中被称为有源鳍AF)。
衬底100可以包括PMOSFET区域PR、第一NMOSFET区域NR1和第二NMOSFET区域NR2。第一NMOSFET区域NR1和第二NMOSFET区域NR2可以隔着PMOSFET区域PR彼此隔开。第一NMOSFET区域NR1和第二NMOSFET区域NR2可以在第二方向D2上彼此间隔开。有源图案ACT可以包括提供在第一NMOSFET区域NR1和第二NMOSFET区域NR2上的第一有源图案ACT1、以及提供在PMOSFET区域PR上的第二有源图案ACT2。第一有源图案ACT1可以具有与第二有源图案ACT2的导电类型不同的导电类型。单个第一有源图案ACT1可以被提供在第一NMOSFET区域NR1和第二NMOSFET区域NR2的每个上，但本发明构思的实施方式不限于此。不同于图中所示的那些，多个第一有源图案ACT1可以被提供在第一NMOSTET区域NR1和第二NMOSTET区域NR2的每个上。一对第二有源图案ACT2可以被提供在PMOSFET区域PR上，但本发明构思的实施方式不限于此。
衬底100可以在其上提供有跨越有源图案ACT的栅极结构GS。栅极结构GS的每个可以在第二方向D2上延伸并覆盖每个有源图案ACT的有源鳍AF的顶表面和侧表面。栅极结构GS可以包括彼此水平间隔开的第一栅极结构GS1、第二栅极结构GS2、第三栅极结构GS3和第四栅极结构GS4。第一栅极结构GS1可以在第一方向D1上与第二栅极结构GS2间隔开。第三栅极结构GS3可以在第二方向D2上与第二栅极结构GS2对准，第一栅极结构GS1可以在第一方向D1上与第三栅极结构GS3间隔开。第四栅极结构GS4可以在第二方向D2上与第一栅极结构GS1对准，并在第一方向D1上与第二栅极结构GS2间隔开。第一栅极结构GS1和第二栅极结构GS2可以以与第一栅极结构GS1和第三栅极结构GS3之间的节距以及第二栅极结构GS2和第四栅极结构GS4之间的节距相同的节距间隔开。
第一栅极结构GS1可以跨越第一NMOSFET区域NR1和PMOSFET区域PR延伸，第二栅极结构GS2可以跨越第二NMOSFET区域NR2和PMOSFET区域PR延伸。第三栅极结构GS3和第四栅极结构GS4可以分别被提供在第一NMOSFET区域NR1和第二NMOSFET区域NR2上。第一栅极结构GS1和第三栅极结构GS3的每个可以跨越第一NMOSFET区域NR1上的第一有源图案ACT1延伸。第一栅极结构GS1可以延伸到PMOSFET区域PR上并跨越第二有源图案ACT2中与第一NMOSFET区域NR1相邻的一个延伸。第一栅极结构GS1可以部分地重叠第二有源图案ACT2中与第一NMOSFET区域NR1隔开的另一个。第二栅极结构GS2和第四栅极结构GS4的每个可以跨越第二NMOSFET区域NR2上的第一有源图案ACT1延伸。第二栅极结构GS2可以延伸到PMOSFET区域PR上并跨越第二有源图案ACT2中与第二NMOSFET区域NR2相邻的一个延伸。第二栅极结构GS2可以部分地重叠第二有源图案ACT2中与第二NMOSFET区域NR2隔开的另一个。
栅极结构GS的每个可以包括在第二方向D2上延伸的栅电极GE、沿着栅电极GE的底表面延伸的栅极电介质图案GI、沿着栅电极GE的顶表面延伸的盖图案CAP、以及在栅电极GE的侧壁上的栅极间隔物GSP。栅极电介质图案GI可以在栅电极GE与栅极间隔物GSP之间延伸。栅电极GE可以包括导电材料。例如，栅电极GE可以包括掺杂半导体和导电金属氮化物中的一种或更多种。栅极电介质图案GI可以包括硅氧化物层、硅氮氧化物层、或其介电常数大于硅氧化物层的介电常数的高k电介质层。盖图案CAP和栅极间隔物GSP的每个可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层中的一种或更多种。
源极/漏极区域SD可以被提供在每个栅极结构GS的彼此相反侧处的有源图案ACT上。源极/漏极区域SD可以包括从用作籽晶的有源图案ACT生长的外延层。源极/漏极区域SD可以包括硅锗(SiGe)、硅(Si)和/或硅碳化物(SiC)中的一种或更多种。源极/漏极区域SD的每个还可以包括杂质。PMOSFET区域PR上的源极/漏极区域SD可以包括P型杂质，第一NMOSFET区域NR1和第二NMOSFET区域NR2上的源极/漏极区域SD可以包括N型杂质。有源图案ACT的每个可以包括提供在栅极结构GS下面且在源极/漏极区域SD之间的有源鳍AF。有源鳍AF可以用作沟道区域。
第一栅极结构GS1和跨越其延伸的第一有源图案ACT1可以构成第一下拉晶体管。第一栅极结构GS1和跨越其延伸的第二有源图案ACT2可以构成第一上拉晶体管。第三栅极结构GS3和跨越其延伸的第一有源图案ACT1可以构成第一存取晶体管。第二栅极结构GS2和跨越其延伸的第一有源图案ACT1可以构成第二下拉晶体管。第二栅极结构GS2和跨越其延伸的第二有源图案ACT2可以构成第二上拉晶体管。第四栅极结构GS4和跨越其延伸的第一有源图案ACT1可以构成第二存取晶体管。前述六个晶体管可以构成参照图1描述的SRAM单元。
衬底100可以在其上提供有覆盖栅极结构GS和源极/漏极区域SD的第一层间电介质层170。栅极结构GS可以具有与第一层间电介质层170的顶表面共平面的顶表面。第二层间电介质层180可以被提供在第一层间电介质层170上。第一层间电介质层170和第二层间电介质层180的每个可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或低k电介质层中的一个或更多个。
衬底100可以在其上提供有源极/漏极接触150和节点接触155。源极/漏极接触150和节点接触155可以每个被提供为穿透第一层间电介质层170和第二层间电介质层180。源极/漏极接触150的每个可以连接到源极/漏极区域SD中的对应的一个。节点接触155可以包括跨越第一NMOSFET区域NR1和PMOSFET区域PR延伸的第一节点接触155a以及跨越第二NMOSFET区域NR2和PMOSFET区域PR延伸的第二节点接触155b。第一节点接触155a可以将第一NMOSFET区域NR1上的对应源极/漏极区域SD电连接到PMOSFET区域PR上的对应源极/漏极区域SD。第一节点接触155a可以延伸到第一NMOSFET区域NR1与PMOSFET区域PR之间的器件隔离层ST上。第二节点接触155b可以将第二NMOSFET区域NR2上的对应源极/漏极区域SD电连接到PMOSFET区域PR上的对应源极/漏极区域SD。第二节点接触155b可以延伸到第二NMOSFET区域NR2与PMOSFET区域PR之间的器件隔离层ST上。
参照图2和图3，第一节点接触155a可以被提供在第一栅极结构GS1与第三栅极结构GS3之间以及在第一栅极结构GS1与第二栅极结构GS2之间。第一节点接触155a可以重叠第一NMOSFET区域NR1上的第一有源图案ACT1，并延伸到PMOSFET区域PR上以重叠第二有源图案ACT2中与第一NMOSFET区域NR1相邻的一个。第一节点接触155a可以包括彼此相反的第一端EP1和第二端EP2。例如，第一端EP1可以是第一节点接触155a的提供在第一NMOSFET区域NR1上的部分，第二端EP2可以是第一节点接触155a的提供在PMOSFET区域PR上的另一部分。第一端EP1可以邻近(adjoin)第一NMOSFET区域NR1上的第一有源图案ACT1，第二端EP2可以邻近与第一NMOSFET区域NR1相邻的第二有源图案ACT2。
第一端EP1可以与第一栅极结构GS1和第三栅极结构GS3的每个间隔开第一距离d1。第二端EP2可以从第一端EP1横向偏移为距离第二栅极结构GS2比距离第一栅极结构GS1更近。第二端EP2可以与第一栅极结构GS1间隔开大于第一距离d1的第二距离d2。第二端EP2可以与第二栅极结构GS2间隔开小于第一距离d1和第二距离d2的第三距离d3。第一至第三距离d1、d2和d3的每个可以在第一方向D1上被测量。当在俯视图中被观察时，第一节点接触155a可以具有在第二方向D2上延伸的弯曲线形状。例如，当在俯视图中被观察时，第一节点接触155a可以具有其中第一节点接触155a的至少一部分弯曲的非直线形状CS，以允许第二端EP2邻近第二栅极结构GS2。
参照回图2及图4A至图4D，第二节点接触155b可以被提供在第二栅极结构GS2与第四栅极结构GS4之间以及在第一栅极结构GS1与第二栅极结构GS2之间。第二节点接触155b可以重叠第二NMOSFET区域NR2上的第一有源图案ACT1，并延伸到PMOSFET区域PR上以重叠第二有源图案ACT2中与第二NMOSFET区域NR2相邻的一个。第二节点接触155b可以具有与第一节点接触155a的形状对称的形状。第二节点接触155b可以包括提供在第二NMOSFET区域NR2上的第一端和提供在PMOSFET区域PR上的第二端。第二节点接触155b的第一端可以邻近第二NMOSFET区域NR2上的第一有源图案ACT1，第二节点接触155b的第二端可以邻近与第二NMOSFET区域NR2相邻的第二有源图案ACT2。第二节点接触155b的第一端可以与第二栅极结构GS2和第四栅极结构GS4的每个间隔开第一距离d1。第二节点接触155b的第二端可以从第二节点接触155b的第一端横向偏移为距离第一栅极结构GS1比距离第二栅极结构GS2更近。第二节点接触155b的第二端可以与第二栅极结构GS2间隔开第二距离d2，并与第一栅极结构GS1间隔开第三距离d3。
栅极接触160可以被提供在栅极结构GS上。栅极接触160的每个可以穿透第二层间电介质层180，并连接到每个栅极结构GS的栅电极GE。在俯视图中，第二栅极结构GS2上的栅极接触160可以重叠第一节点接触155a。第二栅极结构GS2上的栅极接触160可以连接到第一节点接触155a和第二栅极结构GS2的栅电极GE。因此，第二栅极结构GS2的栅电极GE可以通过栅极接触160和第一节点接触155a电连接到衬底100。就是说，第二栅极结构GS2的栅电极GE可以电连接到通过第一节点接触155a相互连接的第一有源图案ACT1和第二有源图案ACT2。在俯视图中，第一栅极结构GS1上的栅极接触160可以重叠第二节点接触155b。第一栅极结构GS1上的栅极接触160可以连接到第二节点接触155b和第一栅极结构GS1的栅电极GE。因此，第一栅极结构GS1的栅电极GE可以通过栅极接触160和第二节点接触155b电连接到衬底100。就是说，第一栅极结构GS1的栅电极GE可以电连接到通过第二节点接触155b相互连接的第一有源图案ACT1和第二有源图案ACT2。因此，可以提供参照图1讨论的SRAM单元的锁存结构。
源极/漏极接触150、节点接触155和栅极接触160可以使它们的顶表面与第二层间电介质层180的顶表面基本上共平面。源极/漏极接触150、节点接触155和栅极接触160可以包括相同的导电材料。源极/漏极接触150、节点接触155和栅极接触160可以包括例如掺杂半导体、金属和导电金属氮化物中的一种或更多种。虽然未示出，但是第二层间电介质层180可以在其上提供有电连接到源极/漏极接触150和栅极接触160的电线。电线可以通过源极/漏极接触150和栅极接触160向源极/漏极区域SD和栅电极GE提供电压。
半导体器件的集成的增加会有问题地导致构成SRAM单元的栅电极与它们相邻的节点接触之间的电短路。
根据本发明构思的一些实施方式，第一节点接触155a(或第二节点接触155b)可以包括第一端EP1和从第一端EP1横向偏移的第二端EP2。在该构造中，第一节点接触155a可以定位为距离特定的栅极结构比距离其相邻的栅极结构更近。第一节点接触155a可以通过栅极接触160电连接到特定的栅极结构，并与所述相邻的栅极结构间隔开期望的距离。结果，可以防止、减少或最小化第一节点接触155a与所述相邻的栅极结构之间的电短路。
图5A至图9A是与图2的线I-I'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。图5B至图9B是与图2的线II-II'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。图5C至图9C是与图2的线III-III'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。图5D至图9D是与图2的线IV-IV'对应的剖视图，示出根据本发明构思的示例性实施方式的制造半导体器件的方法。
参照图2及图5A至图5D，衬底100可以被图案化以形成限定有源图案ACT的沟槽T。有源图案ACT可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。沟槽T的形成可以包括在衬底100上形成掩模图案(未示出)、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100。器件隔离层ST可以被形成以填充沟槽T。器件隔离层ST的形成可以包括在衬底100上形成绝缘层以填充沟槽T、以及平坦化绝缘层直到掩模图案被暴露。器件隔离层ST的上部可以被凹入以暴露每个有源图案ACT的上部。每个有源图案ACT的暴露的上部可以被定义为有源鳍AF。当器件隔离层ST的上部被凹入时，掩模图案可以被去除并且有源图案ACT的顶表面可以被暴露。
衬底100可以包括PMOSFET区域PR、第一NMOSFET区域NR1和第二NMOSFET区域NR2。第一NMOSFET区域NR1和第二NMOSFET区域NR2可以隔着PMOSFET区域PR彼此隔开。器件隔离层ST可以形成为在垂直于衬底100的顶表面的方向上具有基本相同的深度。或者，器件隔离层ST可以形成为在PMOSFET区域PR与第一NMOSFET区域NR1之间以及在PMOSFET区域PR与第二NMOSFET区域NR2之间具有其深度大于其另外的部分的深度的部分。
有源图案ACT可以包括提供在第一NMOSFET区域NR1和第二NMOSFET区域NR2上的第一有源图案ACT1以及提供在PMOSFET区域PR上的第二有源图案ACT2。第一有源图案ACT1可以具有与第二有源图案ACT2的导电类型不同的导电类型。
参照图2及图6A至图6D，牺牲栅极结构SGS可以在衬底100上形成为跨越有源图案ACT延伸。牺牲栅极结构SGS的每个可以在第二方向D2上延伸。当在俯视图中被观察时，牺牲栅极结构SGS的布置可以与参照图2及图4A至图4D讨论的栅极结构GS的布置相同。牺牲栅极结构SGS的每个可以包括顺序地堆叠在衬底100上的蚀刻停止图案102、牺牲栅极图案110和牺牲掩模图案112。牺牲栅极结构SGS的每个还可以包括在牺牲栅极图案110的侧壁上的栅极间隔物GSP。
牺牲栅极结构SGS的形成可以包括在衬底100上顺序地形成蚀刻停止层和牺牲栅极层、在牺牲栅极层上形成牺牲掩模图案112、以及使用牺牲掩模图案112作为蚀刻掩模图案化牺牲栅极层和蚀刻停止层。蚀刻停止层可以包括例如硅氧化物。牺牲栅极层可以包括相对于蚀刻停止层展示出蚀刻选择性的材料。牺牲栅极层可以包括例如多晶硅。牺牲掩模图案112可以包括相对于牺牲栅极层展示出蚀刻选择性的材料。牺牲掩模图案112可以包括例如硅氮化物。牺牲栅极层和蚀刻停止层可以被图案化以分别形成牺牲栅极图案110和蚀刻停止图案102。在牺牲栅极图案110和蚀刻停止图案102形成之后，栅极间隔物GSP可以形成在牺牲栅极图案110的侧壁上。栅极间隔物GSP的形成可以包括在衬底100上形成栅极间隔物层以覆盖牺牲掩模图案112、牺牲栅极图案110和蚀刻停止图案102、然后对栅极间隔物层执行各向异性刻蚀工艺。栅极间隔物层可以包括例如硅氮化物。栅极间隔物层的各向异性蚀刻工艺可以暴露在每个牺牲栅极结构SGS的彼此相反侧处的有源图案ACT以及在每个牺牲栅极结构SGS的彼此相反侧处的器件隔离层ST的顶表面。栅极间隔物层的各向异性蚀刻工艺还可以暴露每个牺牲栅极结构SGS的牺牲掩模图案112的顶表面。
源极/漏极区域SD可以形成在每个牺牲栅极结构SGS的彼此相反侧处的有源图案ACT上。源极/漏极区域SD的形成可以包括在衬底100上执行选择性外延生长工艺。源极/漏极区域SD可以包括能从用作籽晶的有源图案ACT生长的硅锗(SiGe)、硅(Si)和硅碳化物(SiC)中的一种或更多种。源极/漏极区域SD可以在外延工艺的同时或之后用杂质掺杂。PMOSFET区域PR上的源极/漏极区域SD可以包括P型杂质，第一NMOSFET区域NR1和第二NMOSFET区域NR2上的源极/漏极区域SD可以包括N型杂质。有源图案ACT的每个可以包括提供在牺牲栅极结构SGS下面并且在源极/漏极区域SD之间的有源鳍AF。有源鳍AF可以用作沟道区域。
然后，第一层间电介质层170可以形成在衬底100上。第一层间电介质层170可以覆盖牺牲栅极结构SGS和源极/漏极区域SD。第一层间电介质层170可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的一种或更多种。
参照图2及图7A至图7D，第一层间电介质层170的上部可以被蚀刻以暴露每个牺牲栅极结构SGS的牺牲栅极图案110的顶表面。当第一层间电介质层170被蚀刻时，每个牺牲栅极结构SGS的牺牲掩模图案112和栅极间隔物GSP的上部可以被去除。此后，牺牲栅极图案110可以从牺牲栅极结构SGS的每个被去除。因此，间隙190可以形成在栅极间隔物GSP之间。间隙190可以暴露每个有源图案ACT的有源鳍AF。间隙190的形成可以包括通过执行相对于栅极间隔物GSP、第一层间电介质层170和蚀刻停止图案102具有蚀刻选择性的蚀刻工艺而去除牺牲栅极图案110、然后通过去除蚀刻停止图案102而暴露有源鳍AF。
栅极电介质图案GI和栅电极GE可以被形成以填充间隙190。详细地，栅极电介质层可以形成在第一层间电介质层170上以部分地填充间隙190。栅极电介质层可以形成为覆盖有源鳍AF。栅极电介质层可以包括至少一个高k电介质层。例如，栅极电介质层可以包括铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的一种或更多种，但本发明构思的实施方式不限于这些材料。栅极电介质层可以通过执行例如原子层沉积工艺被形成。栅极层可以形成在栅极电介质层上以填充间隙190的剩余部分。栅极层可以包括导电金属氮化物(例如钛氮化物、钽氮化物等)和金属(例如铝、钨等)中的一种或更多种。栅极电介质层和栅极层可以被平坦化以在间隙190中形成栅极电介质图案GI和栅电极GE。平坦化工艺可以暴露第一层间电介质层170的顶表面和栅极间隔物GSP的顶表面。栅极电介质图案GI可以沿着栅电极GE的底表面延伸，并插置在栅电极GE与栅极间隔物GSP之间。
栅极电介质图案GI和栅电极GE的每个的上部可以被凹入以在间隙190中形成凹陷区域。凹陷区域可以暴露栅极间隔物GSP的内表面。盖图案CAP可以被形成以填充凹陷区域。盖图案CAP可以覆盖栅极电介质图案GI和栅电极GE的每个的凹入的顶表面，并且还覆盖栅极间隔物GSP的暴露的内表面。
栅极结构GS可以被定义为包括栅极电介质图案GI、栅电极GE、盖图案CAP和栅极间隔物GSP。衬底100可以在其上提供有彼此水平间隔开的多个栅极结构GS。如参照图2及图4A至图4D所讨论地，多个栅极结构GS可以包括第一栅极结构GS1、第二栅极结构GS2、第三栅极结构GS3和第四栅极结构GS4。
参照回图2及图8A至图8D，第二层间电介质层180可以形成在第一层间电介质层170上。第二层间电介质层180可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的一种或更多种。
源极/漏极接触孔150H和节点接触孔155H可以形成为穿透第一层间电介质层170和第二层间电介质层180。源极/漏极接触孔150H和节点接触孔155H可以暴露在每个栅极结构GS的彼此相反侧处的源极/漏极区域SD。源极/漏极接触孔150H的每个可以暴露源极/漏极区域SD中对应的一个。节点接触孔155H中的一个可以沿着器件隔离层ST的顶表面延伸，从而暴露第一NMOSFET区域NR1上的对应源极/漏极区域SD和PMOSFET区域PR上的对应源极/漏极区域SD。节点接触孔155H中的另一个可以沿着器件隔离层ST的顶表面延伸，从而暴露第二NMOSFET区域NR2上的对应源极/漏极区域SD和PMOSFET区域PR上的对应源极/漏极区域SD。
源极/漏极接触孔150H和节点接触孔155H可以通过使用第一光掩模的第一曝光工艺被形成。源极/漏极接触孔150H和节点接触孔155H的形成可以包括在第二层间电介质层180上形成光致抗蚀剂层、对光致抗蚀剂层执行第一曝光工艺以形成具有限定其中形成源极/漏极接触孔150H和节点接触孔155H的区域的开口的光致抗蚀剂图案、使用光致抗蚀剂图案作为蚀刻掩模蚀刻第一层间电介质层170和第二层间电介质层180、以及去除光致抗蚀剂图案。第一光掩模可以限定源极/漏极接触孔150H和节点接触孔155H的每个的平面形状。
参照图2及图9A至图9D，掩模层(未示出)可以形成在第二层间电介质层180上以填充源极/漏极接触孔150H和节点接触孔155H。掩模层(未示出)可以是例如SOH层。
栅极接触孔160H可以形成在对应的栅极结构GS上。栅极接触孔160H的每个可以穿透掩模层和第二层间电介质层180以暴露每个栅极结构GS的栅电极GE。当在俯视图中被观察时，栅极接触孔160H中提供在第二栅极结构GS2上的一个可以重叠节点接触孔155H中的一个。第二栅极结构GS2上的栅极接触孔160H可以空间地连接到节点接触孔155H中的所述一个。当在俯视图中被观察时，栅极接触孔160H中提供在第一栅极结构GS1上的一个可以重叠节点接触孔155H中的另一个。第一栅极结构GS1上的栅极接触孔160H可以空间地连接到节点接触孔155H中的所述另一个。
栅极接触孔160H可以通过使用第二光掩模的第二曝光工艺被形成。栅极接触孔160H的形成可以包括在掩模层上形成光致抗蚀剂层、对光致抗蚀剂层执行第二曝光工艺以形成具有限定其中形成栅极接触孔160H的区域的开口的光致抗蚀剂图案、使用光致抗蚀剂图案作为蚀刻掩模蚀刻该掩模层和第二层间电介质层180、以及去除光致抗蚀剂图案。第二光掩模可以限定每个栅极接触孔160H的平面形状。
此后，掩模层可以被去除。掩模层的去除可以包括执行例如灰化工艺和/或剥离工艺。
参照回图2及图4A至图4D，导电层可以形成在第二层间电介质层180上以填充源极/漏极接触孔150H、节点接触孔155H和栅极接触孔160H。导电层可以包括掺杂半导体、金属和导电金属氮化物中的一种或更多种。导电层可以被平坦化直到第二层间电介质层180被暴露，因而源极/漏极接触150、节点接触155和栅极接触160可以分别形成在源极/漏极接触孔150H、节点接触孔155H和栅极接触孔160H中。
节点接触155可以包括第一节点接触155a和第二节点接触155b。第一节点接触155a可以连接到第一NMOSFET区域NR1上的对应源极/漏极区域SD和PMOSFET区域PR上的对应源极/漏极区域SD，并且可以延伸到第一NMOSFET区域NR1与PMOSFET区域PR之间的器件隔离层ST上。第二节点接触155b可以连接到第二NMOSFET区域NR2上的对应源极/漏极区域SD和PMOSFET区域PR上的对应源极/漏极区域SD，并且可以延伸到第二NMOSFET区域NR2与PMOSFET区域PR之间的器件隔离层ST上。如参照图3所述，节点接触155的每个可以包括彼此相反的第一端EP1和第二端EP2。第二端EP2可以在平行于衬底100的顶表面的方向(例如第一方向D1)上从第一端EP1偏移。当在俯视图中被观察时，第一节点接触155a的每个可以具有在第二方向D2上延伸的弯曲线形状。
虽然未示出，但是第二层间电介质层180可以在其上提供有电连接到源极/漏极接触150和栅极接触160的电线。
图10是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。图11是沿图10的线II-II'截取的剖视图。沿图10的线I-I'、III-III'和IV-IV'截取而获得的剖视图分别与图4A、4C和4D基本相同。向本示例性实施方式配置的与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的部分相同的那些部分分配了相同的附图标记。在下面的本示例性实施方式中，为了简洁，将主要说明与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的差异。
参照图10、图11和图4C，第一节点接触155a可以包括彼此相反的第一端EP1和第二端EP2。例如，第一端EP1可以是第一节点接触155a的提供在第一NMOSFET区域NR1上的部分，第二端EP2可以是第一节点接触155a的提供在PMOSFET区域PR上的另一部分。第一端EP1可以与第一栅极结构GS1和第三栅极结构GS3的每个间隔开第一距离d1。第二端EP2可以从第一端EP1横向地偏移为距离第二栅极结构GS2比距离第一栅极结构GS1更近。第二端EP2可以与第一栅极结构GS1间隔开第二距离d2。在一些实施方式中，第二端EP2可以与第二栅极结构GS2接触。例如，第二端EP2可以与提供在第二栅极结构GS2的栅电极GE的一侧上的栅极间隔物GSP接触。第二端EP2可以隔着栅极间隔物GSP与第二栅极结构GS2的栅电极GE间隔开(例如，其间夹有栅极间隔物GSP)。
第二节点接触155b可以具有与第一节点接触155a的形状对称的形状。第二节点接触155b可以包括提供在第二NMOSFET区域NR2上的第一端和提供在PMOSFET区域PR上的第二端。第二节点接触155b的第一端可以与第二栅极结构GS2和第四栅极结构GS4的每个间隔开第一距离d1。第二节点接触155b的第二端可以从第二节点接触155b的第一端横向地偏移为距离第一栅极结构GS1比距离第二栅极结构GS2更近。第二节点接触155b的第二端可以与第二栅极结构GS2间隔开第二距离d2。在一些实施方式中，第二节点接触155b的第二端可以与第一栅极结构GS1接触。例如，第二节点接触155b的第二端可以与提供在第一栅极结构GS1的栅电极GE的一侧上的栅极间隔物GSP接触。第二节点接触155b的第二端可以隔着栅极间隔物GSP与第一栅极结构GS1的栅电极GE间隔开(例如，其间夹有栅极间隔物GSP)。
图12是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。图13是沿图12的线II-II'截取的剖视图。沿图12的线I-I'、III-III'和IV-IV'截取而获得的剖视图分别与图4A、图4C和图4D基本相同。向本示例性实施方式配置的与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的部分相同的部分分配了相同的附图标记。在下面的本示例性实施方式中，为了简洁，将主要说明与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的差异。
参照图12、图13和图4C，第一节点接触155a可以包括彼此相反的第一端EP1和第二端EP2。例如，第一端EP1可以是第一节点接触155a的提供在第一NMOSFET区域NR1上的一部分，第二端EP2可以是第一节点接触155a的提供在PMOSFET区域PR上的另一部分。第一端EP1可以与第一栅极结构GS1和第三栅极结构GS3的每个间隔开第一距离d1。第二端EP2可以从第一端EP1横向地偏移为距离第二栅极结构GS2比距离第一栅极结构GS1更近。第二端EP2可以与第一栅极结构GS1间隔开第二距离d2。在一些实施方式中，当在俯视图中被观察时，第二端EP2可以部分地重叠第二栅极结构GS2。第二端EP2可以与第二栅极结构GS2的栅电极GE接触。例如，第二栅极结构GS2的栅电极GE可以与穿透提供在第二栅极结构GS2的栅电极GE的一侧上的栅极间隔物GSP的第二端EP2接触。
第二节点接触155b可以具有与第一节点接触155a的形状对称的形状。第二节点接触155b可以包括提供在第二NMOSFET区域NR2上的第一端和提供在PMOSFET区域PR上的第二端。第二节点接触155b的第一端可以与第二栅极结构GS2和第四栅极结构GS4的每个间隔开第一距离d1。第二节点接触155b的第二端可以从第二节点接触155b的第一端横向地偏移为距离第一栅极结构GS1比距离第二栅极结构GS2更近。第二节点接触155b的第二端可以与第二栅极结构GS2间隔开第二距离d2。在一些实施方式中，当在俯视图中被观察时，第二节点接触155b的第二端可以部分地重叠第一栅极结构GS1。第二节点接触155b的第二端可以与第一栅极结构GS1的栅电极GE接触。例如，第二节点接触155b的第二端可以穿透提供在第一栅极结构GS1的栅电极GE的一侧上的栅极间隔物GSP，并与第一栅极结构GS1的栅电极GE接触。
根据参照图10至图13描述的示例性实施方式，第二距离d2可以被最大化。因此，可以减小、防止或最小化每个节点接触155与其相邻的栅极结构GS之间的电短路。
图14是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。图15是与图14中所示的部分B对应的放大图。图16是沿图14的线V-V'截取的剖视图。沿图14的线I-I'、II-II'、III-III'和IV-IV'截取而获得的剖视图分别与图4A、图4B、图4C和图4D基本相同。向本示例性实施方式配置的与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的部分相同的部分分配了相同的附图标记。在下面的本示例性实施方式中，为了简洁，将主要说明与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的差异。
参照图14、图15、图16、图4B和图4C，第一节点接触155a可以包括彼此相反的第一端EP1和第二端EP2。例如，第一端EP1可以是第一节点接触155a的提供在第一NMOSFET区域NR1上的一部分，第二端EP2可以是第一节点接触155a的提供在PMOSFET区域PR上的另一部分。在一些实施方式中，第一端EP1可以具有沿着第一方向D1测量并且随着离第二端EP2逐渐增大的距离而减小的宽度。第一端EP1的至少一部分可以与第一栅极结构GS1和第三栅极结构GS3的每个间隔开第一距离d1，并且第一端EP1的至少另一部分可以与第一栅极结构GS1和第三栅极结构GS3的每个间隔开第四距离d4。第四距离d4可以沿着第一方向D1测量并且可以大于第一距离d1。第二端EP2可以从第一端EP1横向地偏移为距离第二栅极结构GS2比距离第一栅极结构GS1更近。第二端EP2可以与第一栅极结构GS1间隔开第二距离d2。第四距离d4可以小于或等于第二距离d2。第二端EP2可以与第二栅极结构GS2间隔开小于第一距离d1、第二距离d2和第四距离d4的第三距离d3。当在俯视图中被观察时，第一节点接触155a可以具有在第二方向D2上延伸的弯曲线形状。例如，当在俯视图中被观察时，第一节点接触155a可以具有其中第一节点接触155a的至少一部分弯曲以允许第二端EP2邻近第二栅极结构GS2的非直线形状CS。第一端EP1的宽度可以随着离第二端EP2逐渐增大的距离而连续或不连续地减小。
第二节点接触155b可以具有与第一节点接触155a的形状对称的形状。第二节点接触155b可以包括提供在第二NMOSFET区域NR2上的第一端和提供在PMOSFET区域PR上的第二端。在一些实施方式中，第二节点接触155b的第一端可以具有沿着第一方向D1测量并且随着离第二节点接触155b的第二端逐渐增大的距离而减小的宽度。第二节点接触155b可以被构造为使得其第一端的至少一部分与第二栅极结构GS2和第四栅极结构GS4的每个间隔开第一距离d1，并且其第一端的至少另一部分与第二栅极结构GS2和第四栅极结构GS4的每个间隔开第四距离d4。第二节点接触155b的第二端可以从第二节点接触155b的第一端横向地偏移为距离第一栅极结构GS1比距离第二栅极结构GS2更近。第二节点接触155b的第二端可以与第二栅极结构GS2间隔开第二距离d2，并与第一栅极结构GS1间隔开第三距离d3。当在俯视图中被观察时，第二节点接触155b可以具有在第二方向D2上延伸的弯曲线形状。
图17是示出根据本发明构思的示例性实施方式的半导体器件的俯视图。沿图17的线I-I'、II-II'、III-III'和IV-IV'截取而获得的剖视图分别与图4A、图4B、图4C和图4D基本相同。向本示例性实施方式配置的与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的部分相同的部分分配了相同的附图标记。在下面的本示例性实施方式中，为了简洁，将主要说明与根据参照图2、图3和图4A至图4D描述的前述示例性实施方式的半导体器件的差异。
参照图17，有源图案ACT可以包括提供在第二NMOSFET区域NR2上的附加第一有源图案ACT1_a。附加第一有源图案ACT1_a可以隔着第二NMOSFET区域NR2上的第一有源图案ACT1与PMOSFET区域PR间隔开。第二栅极结构GS2可以在第二方向D2上延伸并跨越附加第一有源图案ACT1_a。栅极结构GS可以包括与第一栅极结构GS1至第四栅极结构GS4水平间隔开的第五栅极结构GS5。第五栅极结构GS5可以被提供在第二NMOSFET区域NR2上并跨越附加第一有源图案ACT1_a。第五栅极结构GS5可以在第二方向D2上与第一栅极结构GS1和第四栅极结构GS4对准，并在第一方向D1上与第二栅极结构GS2间隔开。
源极/漏极区域SD可以包括在第二栅极结构GS2和第五栅极结构GS5的每个的彼此相反侧处提供在附加第一有源图案ACT1_a上的附加源极/漏极区域SD。附加第一有源图案ACT1_a可以包括提供在第二栅极结构GS2和第五栅极结构GS5的每个下面并插置在附加源极/漏极区域SD之间的有源鳍。一对NMOS晶体管可以由附加第一有源图案ACT1_a以及跨越附加第一有源图案ACT1_a延伸的第二栅极结构GS2和第五栅极结构GS5构成。参照图2及图4A至图4D描述的第一下拉晶体管和第二下拉晶体管、第一上拉晶体管和第二上拉晶体管、以及第一存取晶体管和第二存取晶体管可以与该对NMOS晶体管一起构成具有隔离读取端口的双端口SRAM单元。
源极/漏极接触150可以包括连接到对应的附加源极/漏极区域SD的附加源极/漏极接触150。虽然未示出，但是栅极接触160可以包括连接到第五栅极结构GS5的附加栅极接触。
根据本发明构思的实施方式，构成SRAM单元的节点接触可以被构造为与连接到所述节点接触的特定栅极结构相邻并与其它相邻的栅极结构间隔开期望的距离。结果，可以减小、防止或最小化节点接触与所述其它相邻的栅极结构之间的电短路。因此，本发明构思的实施方式可以提供适合于高度集成并具有改善的电特性的半导体器件。
前面的描述提供了示例性实施方式用于说明本发明构思。因此，本发明构思不限于上述实施方式，并且本领域普通技术人员将理解，可以在其中进行在形式和细节上的变化而不背离本发明构思的精神和本质特征。
本申请要求享有2017年4月27日提交的韩国专利申请第10-2017-0054567号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
第一有源图案和第二有源图案，其在衬底上在第一方向上延伸并且在交叉所述第一方向的第二方向上彼此间隔开；
第一栅极结构，其跨越所述第一有源图案和所述第二有源图案延伸；
第二栅极结构，其与所述第一栅极结构间隔开；以及
节点接触，其在所述第一栅极结构与所述第二栅极结构之间，将所述第一有源图案和所述第二有源图案彼此电连接，
其中所述节点接触包括与所述第一有源图案相邻的第一端和与所述第二有源图案相邻的第二端，
所述节点接触的所述第二端在所述第一方向上相对于所述节点接触的所述第一端偏移，从而距离所述第二栅极结构比距离所述第一栅极结构更近。
2.根据权利要求1所述的半导体器件，其中所述节点接触的所述第一端与所述第一栅极结构间隔开第一距离，
所述节点接触的所述第二端与所述第一栅极结构间隔开大于所述第一距离的第二距离。
3.根据权利要求2所述的半导体器件，其中所述节点接触的所述第二端与所述第二栅极结构间隔开小于所述第一距离和所述第二距离的第三距离。
4.根据权利要求2所述的半导体器件，还包括第三栅极结构，其隔着所述节点接触与所述第一栅极结构间隔开并且跨越所述第一有源图案延伸，
其中所述节点接触的所述第一端与所述第三栅极结构间隔开所述第一距离。
5.根据权利要求1所述的半导体器件，其中在所述半导体器件的俯视图中，所述节点接触具有在所述第二方向上延伸的弯曲线形状。
6.根据权利要求1所述的半导体器件，还包括在所述第二栅极结构上的栅极接触，
其中所述栅极接触连接到所述节点接触。
7.根据权利要求6所述的半导体器件，其中所述第二栅极结构通过所述栅极接触和所述节点接触电连接到所述第一有源图案和所述第二有源图案。
8.根据权利要求6所述的半导体器件，其中所述栅极接触包括与所述节点接触的材料相同的材料。
9.根据权利要求6所述的半导体器件，其中所述栅极接触相对于所述衬底具有与所述节点接触的顶表面的高度相同的高度的顶表面。
10.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案具有彼此不同的导电类型。
11.一种半导体器件，包括：
第一有源图案和第二有源图案，其在衬底上在第一方向上延伸并且在交叉所述第一方向的第二方向上彼此间隔开；
第一栅极结构，其跨越所述第一有源图案和所述第二有源图案延伸；以及
节点接触，其在所述第一栅极结构的一侧上，将所述第一有源图案和所述第二有源图案彼此电连接，
其中所述节点接触包括与所述第一有源图案相邻的第一端和与所述第二有源图案相邻的第二端，
所述节点接触的所述第一端与所述第一栅极结构间隔开第一距离，所述节点接触的所述第二端与所述第一栅极结构间隔开大于所述第一距离的第二距离。
12.根据权利要求11所述的半导体器件，其中所述节点接触具有弯曲线形状，所述节点接触和所述第一栅极结构在所述半导体器件的俯视图中在所述第二方向上延伸。
13.根据权利要求11所述的半导体器件，还包括第二栅极结构，所述第二栅极结构隔着所述节点接触与所述第一栅极结构间隔开并且部分地重叠所述第二有源图案，
其中所述节点接触的所述第二端定位为距离所述第二栅极结构比距离所述第一栅极结构更近。
14.根据权利要求13所述的半导体器件，还包括第三栅极结构，其隔着所述节点接触与所述第一栅极结构间隔开并且跨越所述第一有源图案延伸，
其中所述第一栅极结构与所述第二栅极结构之间的节距和所述第一栅极结构与所述第三栅极结构之间的节距相同。
15.根据权利要求14所述的半导体器件，其中所述节点接触的所述第一端与所述第三栅极结构间隔开所述第一距离。
16.一种半导体器件，包括：
第一栅极结构，其在衬底上；
第二栅极结构，其在第一方向上与所述第一栅极结构间隔开；以及
第三栅极结构，其在所述第一方向上与所述第一栅极结构间隔开；
节点接触，其在所述第一栅极结构与所述第二栅极结构之间以及在所述第一栅极结构与所述第三栅极结构之间；
其中所述第二栅极结构和所述第三栅极结构在交叉所述第一方向的第二方向上彼此对准，以及
其中所述节点接触包括在所述第一栅极结构与所述第三栅极结构之间的第一端以及在所述第一栅极结构与所述第二栅极结构之间的第二端，
所述节点接触的所述第二端在所述第一方向上相对于所述节点接触的所述第一端偏移，从而距离所述第二栅极结构比距离所述第一栅极结构更近。
17.根据权利要求16所述的半导体器件，其中所述节点接触的至少一部分平行于所述第一栅极结构和所述第三栅极结构延伸。
18.根据权利要求16所述的半导体器件，其中，
所述第二栅极结构包括在所述衬底上的栅电极和在所述栅电极的侧壁上的栅极间隔物，以及
所述节点接触的所述第二端隔着所述栅极间隔物与所述栅电极间隔开。
19.根据权利要求18所述的半导体器件，还包括连接到所述第二栅极结构的所述栅电极的栅极接触，
其中所述栅极接触连接到所述节点接触，以及
其中所述第二栅极结构的所述栅电极通过所述栅极接触和所述节点接触电连接到所述衬底。
20.根据权利要求19所述的半导体器件，其中所述栅极接触和所述节点接触相对于所述衬底具有在相同高度处的相应的顶表面。
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