CN112701119A - 一种sram及其形成方法和电子装置 - Google Patents
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Abstract
本发明公开了一种SRAM的形成方法，包括：提供衬底；在衬底上形成NMOS器件区和PMOS器件区，其中，NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，PMOS器件区包括由SiGe构成有源区的PU晶体管；形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构，其中，第一鳍状件形成在PD晶体管，第二鳍状件形成在PG晶体管，第三鳍状件形成在PU晶体管。相较于传统的由Si组成的位于NMOS器件的鳍结构，由SiP构成有源区的PG晶体管可以将SRAM的性能提升约20％～30％，同时由于PD晶体管采用Si构成有源区，因此还可以同时保持良好的稳定性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种SRAM及其形成方法和电子装置。
背景技术
静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用于数据的存储。
在半导体集成电路器件领域中，场效应晶体管(Field Effect Transistor缩写(FET))简称场效应管一直是用来制造专用集成电路芯片、静态随机存储器(SRAM)芯片等产品的主要半导体器件。
半导体集成电路(IC)工业已经经历了快速的成长。在IC演变的进程中，功能密度(即，每个芯片面积上互相连接的器件的数量)已经普遍增加，同时几何尺寸(即，可以使用制造处理做出的最小的组件或线)已经减小。此按比例缩小处理一般通过增加生产效率和降低相关联的成本来提供效益。这样的按比例缩小还已经增加了处理和制造IC的复杂性，而为了实现这样的先进性，需要半导体制造中的类似发展。
例如，随着半导体工业已经进展到追求更高的器件密度、更高的性能和更低的成本的纳米技术处理节点，来自制造和设计二者的挑战已经导致了鳍型场效应晶体管(FinFET)器件的发展。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。CMOS技术宽泛地用于多种电路设计。因此，希望具有对CMOS FinFET半导体结构的制造的改进。
发明内容
本发明的目的在于，提供一种SRAM及其形成方法和电子装置。
本发明所采用的技术方案是：构造一种SRAM的形成方法，所述SRAM包括PG晶体管、PD晶体管和PU晶体管，包括以下步骤：
提供衬底；
在所述衬底上形成NMOS器件区和PMOS器件区，其中，所述NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，所述PMOS器件区包括由SiGe构成有源区的PU晶体管；
形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构，其中，所述第一鳍状件形成在所述PD晶体管，所述第二鳍状件形成在所述PG晶体管，所述第三鳍状件形成在所述PU晶体管。
在本发明提供的SRAM的形成方法中，形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构的所述步骤包括：
在所述NMOS器件区和所述PMOS器件区上沉积混合抗蚀剂层；
图形化抗蚀剂以在所述混合抗蚀剂层中形成间隙；
执行蚀刻以在所述PD晶体管、所述PG晶体管和所述PU晶体管中形成所述鳍结构。
在本发明提供的SRAM的形成方法中，所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。
根据本发明的另一方面，还提供一种SRAM，包括：
衬底，其中，所述衬底上形成有NMOS器件区和PMOS器件区，其中，所述NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，所述PMOS器件区包括由SiGe构成有源区的PU晶体管；
包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构,其中，所述第一鳍状件形成在所述PD晶体管，所述第二鳍状件形成在所述PG晶体管，所述第三鳍状件形成在所述PU晶体管。
在本发明提供的SRAM中，所述衬底的材料为Si。
在本发明提供的SRAM中，所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。
在本发明提供的SRAM中，所述SRAM具有6T结构。
根据本发明的又一方面，还提供一种子装置，包括如上所述的SRAM。
本发明的SRAM及其形成方法和电子装置，具有以下有益效果：本发明提供的SRAM的形成方法，在NMOS器件区形成由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，在PMOS器件区形成由SiGe构成有源区的PU晶体管，相较于传统的由Si组成的位于NMOS器件的鳍结构，由SiP构成有源区的PG晶体管可以将SRAM的性能提升约20％～30％，同时由于PD晶体管采用Si构成有源区，因此还可以同时保持良好的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
图1是本发明一实施例提供的SRAM的形成方法的流程图；
图2是本发明一实施例提供的SRAM的起点处的结构图；
图3是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的SRAM及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
可从本申请的一个或者多个实施方式中得到的器件实例是SRAM。例如，这种器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开文本将继续采用CMOS FinFET实例来说明本申请的各种实施方式。然而，应当理解本申请除了作为权利要求具体请求保护的之外不应局限于具体类型的器件。
在本发明中，SRAM是CMOS FinFET器件。CMOS FinFET器件包括NMOS FinFET器件和PMOS FinFET器件。FinFET器件可以包括在微处理器，存储单元，和/或其他集成电路器件中。为了清楚以更好理解本发明的发明内容，附图已经简化。附加部件可加入CMOS FinFET器件中，并且在CMOS FinFET器件的其他实施方式中下述的一些部件可被取代或者去除。
为了解决前述的技术问题，本发明提供一种SRAM的形成方法，如图1所述，主要包括以下步骤：
步骤S101，提供衬底；
具体地，半导体衬底为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
步骤S102，在所述衬底上形成NMOS器件区和PMOS器件区，其中，所述NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，所述PMOS器件区包括由SiGe构成有源区的PU晶体管；
具体地，衬底210形成SRAM的基部。NMOS器件区220包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，PMOS器件区230包括由SiGe构成有源区的PU晶体管，PMOS器件区230置于NMOS器件区220一侧。
步骤S103，形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构，其中，所述第一鳍状件形成在所述PD晶体管，所述第二鳍状件形成在所述PG晶体管，所述第三鳍状件形成在所述PU晶体管。
具体地，所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。鳍结构(包括多个鳍状件212a-212f)通过任何合适的工艺形成，例如，光刻工艺和蚀刻工艺。例如，在本实施方式中，鳍结构通过以下方式形成：在所述NMOS器件区和所述PMOS器件区上沉积混合抗蚀剂层；图形化抗蚀剂以在所述混合抗蚀剂层中形成间隙；执行蚀刻以在所述PD晶体管、所述PG晶体管和所述PU晶体管中形成所述鳍结构。
在一些实施方式中，鳍结构通过以下方式形成：将光刻胶层曝光在一图案下，进行曝光后烘烤工艺，以及显影光刻胶层以形成包括光刻胶层和掩模层的掩模元件。光刻胶层图案化可包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，曝光后烘烤，显影光刻胶剂，以及硬烘烤。在一些实施方式中，图案化还可由其他适当的方法实施或者替代，例如，无掩模光刻，电子束写入，离子束写入，以及分子烙印。然后，掩模元件(包括光刻胶层和掩模层)可用在蚀刻工艺中以将鳍结构蚀刻入衬底210。蚀刻工艺使用图案化掩模层来限定被蚀刻的区域并且来保护CMOSFinFET器件的其他区域。在一些实施方式中，蚀刻工艺包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。鳍结构可通过使用plasma etch的蚀刻工艺和/或其他合适的工艺形成。在一实例中，氢氟酸(HF)或者缓冲氟酸溶液(bufferedHF)用于蚀刻介电层以根据掩模层限定的图案暴露衬底210。在另一实例中，用于蚀刻衬底210的干法蚀刻工艺包括含氟气体的化学物质。在又一实例中，干法蚀刻的化学物质包括CF4，SF6，或者NF3。可选地，鳍结构通过双重图案化光刻(DPL)工艺形成。DPL是一种通过将图案分成两个交错图案来在衬底上构造图案的方法。DPL允许提高部件(例如，鳍状件)密度。可使用的各种DPL方法包括双重曝光(例如，使用两个掩模组)。
具体地，需要注意的是，形成所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的方法仅仅是示例性的，并不局限于上述方法。
在一个示例中，半导体衬底中还形成有各种阱(well)结构，例如，在PMOS器件区内形成有N型阱，在NMOS器件区内形成有P型阱。
图2是本发明一实施例提供的SRAM的起点处的结构图。体衬底210形成半导体结构的基部。体衬底210可以由若干已知的半导体材料(诸如，Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体)中的任何组成。在实施例中，NMOS器件区220包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，PMOS器件区230包括由SiGe构成有源区的PU晶体管，PMOS器件区230置于NMOS器件区220一侧。图3是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构。如图3所示，最终形成的SRAM中包括由第一鳍状件(212a和212b)、第二鳍状件(212c和212d)和第三鳍状件(212e和212f)组成的鳍结构,其中，所述第一鳍状件形成在所述NMOS器件区的PD晶体管，所述第二鳍状件形成在所述NMOS器件区的PG晶体管，所述第三鳍状件形成在所述PMOS器件区的PU晶体管。所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。具体地，所形成的SRAM具有6T结构，包括4个NMOS晶体管和2个PMOS晶体管。
本发明还提供一种电子装置，其包括根据本发明示例性实施例的方法制造的SRAM。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述SRAM的中间产品。所述电子装置，由于使用了所述SRAM，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (8)
1.一种SRAM的形成方法，其特征在于，所述SRAM包括PG晶体管、PD晶体管和PU晶体管，包括以下步骤：
提供衬底；
在所述衬底上形成NMOS器件区和PMOS器件区，其中，所述NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，所述PMOS器件区包括由SiGe构成有源区的PU晶体管；
形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构，其中，所述第一鳍状件形成在所述PD晶体管，所述第二鳍状件形成在所述PG晶体管，所述第三鳍状件形成在所述PU晶体管。
2.根据权利要求1所述的SRAM的形成方法，其特征在于，形成包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构的所述步骤包括：
在所述NMOS器件区和所述PMOS器件区上沉积混合抗蚀剂层；
图形化抗蚀剂以在所述混合抗蚀剂层中形成间隙；
执行蚀刻以在所述PD晶体管、所述PG晶体管和所述PU晶体管中形成所述鳍结构。
3.根据权利要求1所述的SRAM的形成方法，其特征在于，所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。
4.一种SRAM，其特征在于，包括：
衬底，其中，所述衬底上形成有NMOS器件区和PMOS器件区，其中，所述NMOS器件区包括由SiP构成有源区的PG晶体管和由Si构成有源区的PD晶体管，所述PMOS器件区包括由SiGe构成有源区的PU晶体管；
包括第一鳍状件、第二鳍状件和第三鳍状件的鳍结构,其中，所述第一鳍状件形成在所述PD晶体管，所述第二鳍状件形成在所述PG晶体管，所述第三鳍状件形成在所述PU晶体管。
5.根据权利要求4所述的SRAM，其特征在于，所述衬底的材料为Si。
6.根据权利要求4所述的SRAM，其特征在于，所述第一鳍状件、所述第二鳍状件和所述第三鳍状件的高度为30至100nm。
7.根据权利要求4所述的SRAM，其特征在于，所述SRAM具有6T结构。
8.一种电子装置，其特征在于，包括权利要求4至7中任一项所述的SRAM。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210423 |
|
| RJ01 | Rejection of invention patent application after publication |