CN105023605A - 绝缘体上半导体（soi）衬底上的垂直全环栅（vgaa）器件的连接结构 - Google Patents

绝缘体上半导体（soi）衬底上的垂直全环栅（vgaa）器件的连接结构 Download PDF

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Abstract

本发明公开了垂直全环栅(VGAA)纳米线器件电路路由结构。该电路路由结构包括多个VGAA纳米线器件，VGAA纳米线器件包括NMOS器件和PMOS器件。该器件形成在绝缘体上半导体衬底上。每个器件均包括底板和顶板，其中，底板和顶板中的一个用作漏极节点，并且底板和顶板中的另一个用作源极节点。每个器件还包括栅极层。栅极层完全围绕器件中的垂直沟道。在一个实例中，CMOS电路形成有氧化物(OD)阻挡层，OD阻挡层用作NMOS器件和PMOS器件的共用底板。在另一实例中，CMOS电路形成有顶板，该顶板用作NMOS器件和PMOS器件的共用顶板。在另一实例中，形成SRAM电路。本发明还提供了绝缘体上半导体(SOI)衬底上的垂直全环栅(VGAA)器件的连接结构。

Description

绝缘体上半导体（SOI）衬底上的垂直全环栅（VGAA）器件的连接结构
技术领域
本专利文件中描述的技术涉及垂直全环栅(VGAA)晶体管器件，更具体地，涉及用于VGAA器件的连接结构。
背景技术
在过去的几十年间，诸如MOSFET的半导体器件的缩放已经使集成电路的速度、性能、密度和每单位功能的成本不断地改进。对VGAA器件的布局和连接的改进可以促进集成电路的缩放。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种垂直全环栅(VGAA)纳米线器件电路路由结构，所述电路路由结构包括：多个VGAA纳米线器件，包括NMOS VGAA纳米线器件和PMOS VGAA纳米线器件，所述VGAA纳米线器件形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作漏极节点，并且所述底板和所述顶板中的另一个用作源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；以及CMOS电路，由所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件形成，所述CMOS电路包括氧化物扩散(OD)阻挡层，所述OD阻挡层用作所述NMOS VGAA纳米线器件和所述PMOSVGAA纳米线器件的共用底板以将所述NMOS VGAA纳米线器件的漏极节点电连接至所述PMOS VGAA纳米线器件的漏极节点，所述CMOS电路还包括第一栅极层，所述第一栅极层用作所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用栅极以将所述NMOS VGAA纳米线器件的栅极节点电连接至所述PMOS VGAA纳米线器件的栅极节点，所述CMOS电路还包括第一顶板和第二顶板，所述第一顶板用作所述NMOSVGAA纳米线器件的源极节点，所述第二顶板用作所述PMOS VGAA纳米线器件的源极节点，其中，所述第一顶板电连接至Vss导体，并且所述第二顶板电连接至Vdd导体。
在上述电路路由结构中，其中，所述电路路由结构还包括形成在所述OD阻挡层上的硅化物层。
在上述电路路由结构中，其中，每个所述第一顶板和所述第二顶板均包括形成在每个所述第一顶板和所述第二顶板上的硅化物层。
在上述电路路由结构中，其中，位于每个所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸。
在上述电路路由结构中，其中，位于每个所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸，其中，所述PMOS VGAA纳米线器件的沟道材料包括选自由SiGe、SiGeC、Ge、Si、III-V族化合物或前述材料的一种或多种的组合组成的组中的Si基或外延生长的化合物材料。
在上述电路路由结构中，其中，位于每个所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸，其中，所述NMOS VGAA纳米线器件的沟道材料包括选自由SiP、SiC、SiPC、Si、Ge、III-V族化合物或前述材料的一种或多种的组合组成的组中的Si基或外延生长的化合物材料。
在上述电路路由结构中，其中，位于每个所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸，其中，纳米线垂直沟道的直径(或宽度)小于10nm。
在上述电路路由结构中，其中，位于每个所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸，其中，每个所述VGAA纳米线器件均包括多个垂直纳米柱形成的沟道区，所述沟道区延伸在共用漏极节点和共用源极节点之间并且被所述VGAA纳米线器件中的共用栅极节点围绕。
根据本发明的另一方面，提供了一种存储单元结构，包括：多个存储单元，每个存储单元均包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器，每个反相器均包括P型VGAA纳米线上拉(PU)器件、N型VGAA纳米线下拉(PD)器件以及第一传输门(PG)器件和第二传输门器件，每个传输门器件均为N型VGAA纳米线器件，其中，P型VGAA器件和N型VGAA器件形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作所述VGAA纳米线器件的漏极节点，并且所述底板和所述顶板中的另一个用作所述VGAA纳米线器件的源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；每个单元均包括氧化物扩散(OD)阻挡层，所述OD阻挡层包括两个隔离的OD阻挡件，第一OD阻挡件是第一下拉(PD-1)VGAA器件、第一上拉(PU-1)VGAA器件和第一传输门(PG-1)VGAA器件的第一共用底板，第二OD阻挡件是第二下拉(PD-2)VGAA器件、第二上拉(PU-2)VGAA器件和第二传输门(PG-2)VGAA器件的第二共用底板；每个单元均包括四个栅极层，第一栅极层是第一反相器的栅极节点，第二栅极层是第二反相器的栅极节点，第三栅极层是所述第一传输门器件的栅极节点，并且第四栅极层是所述第二传输门器件的栅极节点。
在上述存储单元结构中，其中，每个单元还包括六个硅基顶板，第一顶板是所述PD-1VGAA器件的源极节点并且电连接至第一Vss导体，第二顶板是所述PD-2VGAA器件的源极节点并且电连接至第二Vss导体，第三顶板是所述PU-1VGAA器件的源极节点并且电连接至Vdd导体，第四顶板是所述PU-2VGAA器件的源极节点并且电连接至所述Vdd导体，第五顶板是所述PG-1VGAA器件的源极节点并且电连接至位线导体，并且第六顶板是所述PG-2VGAA器件的源极节点并且电连接至互补位线导体。
在上述存储单元结构中，其中，每个单元还包括六个硅基顶板，第一顶板是所述PD-1VGAA器件的源极节点并且电连接至第一Vss导体，第二顶板是所述PD-2VGAA器件的源极节点并且电连接至第二Vss导体，第三顶板是所述PU-1VGAA器件的源极节点并且电连接至Vdd导体，第四顶板是所述PU-2VGAA器件的源极节点并且电连接至所述Vdd导体，第五顶板是所述PG-1VGAA器件的源极节点并且电连接至位线导体，并且第六顶板是所述PG-2VGAA器件的源极节点并且电连接至互补位线导体，其中，邻近的单元共享所有的所述顶板。
在上述存储单元结构中，其中，所述存储单元结构还包括将所述第一栅极层和所述第二OD阻挡件电连接在一起的第一对接模块以及将所述第二栅极层和所述第一OD阻挡件电连接在一起的第二对接模块。
在上述存储单元结构中，其中，所述存储单元结构还包括将所述第一栅极层和所述第二OD阻挡件电连接在一起的第一对接模块以及将所述第二栅极层和所述第一OD阻挡件电连接在一起的第二对接模块，其中，所述对接模块包括将栅极连接至OD阻挡件的较长接触件，或者包括电连接在一起的较长栅极接触件和OD接触件。
在上述存储单元结构中，其中，所述存储单元结构还包括形成在所述OD阻挡层上的硅化物层。
在上述存储单元结构中，其中，所述顶板包括形成在顶板层上的硅化物层。
在上述存储单元结构中，其中，每个单元还包括第一Vdd线、第一Vss线、第二Vss线、位线、反相位线和字线，其中，所述第一Vdd线、所述位线和所述反相位线位于第一层级金属层处，并且其中，所述第一Vss线、所述第二Vss线和所述字线位于第二层级金属层处，其中，所述第二层级金属层位于所述第一层级金属层之上。
在上述存储单元结构中，其中，每个单元还包括第一Vdd线、第一Vss线、第二Vss线、位线、反相位线和字线，其中，所述字线位于第一层级金属层处，其中，所述第一Vdd线、所述第一Vss线、所述第二Vss线、所述位线和所述反相位线位于第二层级金属层处，并且其中，所述第二层级金属层位于所述第一层级金属层之上。
根据本发明的又一方面，提供了一种垂直全环栅(VGAA)纳米线器件电路路由结构，包括：多个VGAA纳米线器件，包括NMOS VGAA纳米线器件和PMOS VGAA纳米线器件，所述VGAA纳米线器件已经形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作漏极节点，并且所述底板和所述顶板中的另一个用作源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；CMOS电路，由所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件形成，所述CMOS电路还包括作为所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用顶板的硅基阻挡件以将所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的漏极节点电连接在一起，所述CMOS电路包括用作所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用栅极的栅极层，所述CMOS电路包括用作所述NMOSVGAA纳米线器件的源极节点的第一氧化物扩散(OD)层和用作所述PMOSVGAA纳米线器件的源极节点的第二OD层，其中，所述第一OD层电连接至Vss导体，并且所述第二OD层电连接至Vdd导体。
在上述电路路由结构中，其中，硅化物层形成在第一OD阻挡层和第二OD阻挡层上以及顶板层上。
在上述电路路由结构中，其中，每个所述VGAA纳米线器件中的垂直沟道均包括硅基材料并且在从所述VGAA纳米线器件中的源极区到漏极区的纵向上延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了形成在绝缘体上半导体(SOI)衬底上的示例半导体电路的截面图。
图2A示出了可以通过VGAA纳米线器件实现的示例存储单元(例如，SRAM单元)电路的示意图。
图2B示出了示例存储单元电路的可选视图的示意图。
图3A是示例VGAA纳米线器件电路路由结构的顶视图。
图3B是另一示例VGAA纳米线器件电路路由结构的顶视图。
图4A是另一示例VGAA纳米线器件电路路由结构的顶视图。
图4B是另一示例VGAA纳米线器件电路路由结构的顶视图。
图5是另一示例VGAA纳米线器件电路路由结构的顶视图。
图6是另一示例VGAA纳米线器件电路路由结构的顶视图。
图7是另一示例VGAA纳米线器件电路路由结构的顶视图。
图8A是用于包含四个并联PMOS VGAA晶体管和四个并联NMOSVGAA晶体管的CMOS电路的示例VGAA纳米线器件电路路由结构的顶视图。
图8B是用于包含四个并联PMOS VGAA晶体管和四个并联NMOSVGAA晶体管的CMOS电路的另一示例VGAA纳米线器件电路路由结构的顶视图。
图9是包含VGAA器件的示例电路的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
垂直全环栅(VGAA)晶体管可以形成有沟道和栅极层，沟道垂直地延伸在衬底之上，栅极层完全地围绕位于衬底之上的沟道区的部分。VGAA晶体管可以由位于衬底上的底板、垂直地延伸的沟道区、围绕沟道区的至少部分的栅极层以及位于沟道区之上的顶金属板构成，在底板上可以形成源极或漏极，沟道区垂直地延伸在衬底之上，在顶金属板上可以形成源极或漏极。如果在底板上形成源极，则在顶板上将形成漏极。可选地，如果在底板上形成漏极，则在顶板上将形成源极。诸如N型金属氧化物半导体(NMOS)和P型金属氧化物半导体(PMOS)晶体管的不同类型的VGAA晶体管可以形成有底板、具有围绕的栅极的垂直地延伸的沟道区、顶板结构。其上形成有CMOS VGAA电路的衬底可以是包括形成在半导体材料之上的氧化物扩散层的绝缘体上半导体(SOI)衬底。VGAA晶体管中的垂直地延伸的沟道区可以由一条或多条纳米线或纳米柱形成。
以下实例公开了示例实施方式，其中，不同类型的VGAA晶体管(即，NMOS和PMOS VGAA晶体管)以一种结构连接在一起，该结构允许它们共享顶板或底板。连接结构(其中，NMOS和PMOS VGAA晶体管(即，CMOS电路)共享顶板或底板)可以具有减小的表面积覆盖区。
图1示出了形成在绝缘体上半导体(SOI)衬底10上的示例半导体电路的截面图。SOI衬底10包括形成在半导体材料14之上的氧化物扩散层12。SOI衬底10的半导体材料14可以包括硅(Si)、锗(Ge)、SiGe、SiC、SiP、SiPC、B11掺杂的SiGe或位于绝缘体上的III-V族材料。III-V族材料可以选自由InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN和AlPN组成的组。
示例半导体电路具有形成在SOI衬底10上的两个VGAA纳米线器件：NMOS VGAA器件16和PMOS VGAA器件18。每个VGAA器件16、18均具有位于衬底10上的源极区或漏极区20、22、延伸在源极区或漏极区20、22之上的垂直延伸的沟道区24、26、以及用于源极或漏极的位于沟道区24、26之上的金属板28、30。NMOS VGAA器件和PMOS VGAA器件的源极/漏极材料可以包括外延生长的化合物材料。NMOS VGAA的外延生长的化合物材料可以选自由含SiP、含SiC、SiPC、Si、Ge、III-V族材料或前述材料类型的组合组成的组。在PMOS VGAA中使用的外延生长的化合物材料可以选自由SiGe、Ge、含Ge、SiP、SiC、III-V族材料或前述材料类型的组合组成的组。
垂直延伸的沟道区24、26可以具有沟道掺杂。NMOS VGAA 16的沟道区24的掺杂物质可以选自由B11、BF2、铟、Ge、N、C或组合组成的组。掺杂剂量可以在1E12至5E13的范围内。PMOS VGAA 18的沟道区26的掺杂物质可以选自由P、As、Sb、Ge、N、C或组合组成的组。掺杂剂量可以在1E12至5E13的范围内。
每个VGAA纳米线器件也包括围绕垂直延伸的沟道区24、26的栅极堆叠件32、34。在该实例中，每个栅极堆叠件均包括设置在功函金属层(未示出)上的金属层36、38。功函金属层设置在位于沟道区24、26上方的高k介电层40、42上。器件高k介电层40、42可以是选自由SiO2、SiON、Si3N4、Ta2O5、Al2O3、PEOX、TEOS、含氮氧化物层、氮氧化物、含Hf氧化物、含Ta氧化物、含Al氧化物、高K材料(K>10)、或前述材料类型的组合组成的组中的材料。器件的功函数可以在约4eV至约5eV的范围内。功函金属层可以包括具有选自由TiN、TaN、TiAl、TaAl、含Ti、含Ta、含Al、含W、TiSi、NiSi和PtSi组成的组的化学组分的材料。金属栅电极材料可以包括具有硅化物的多晶-Si、含Al、含Cu、含W、含Ti、含Ta、含N的耐火材料(TiN、TaN、TiW、TiAl)和含金属的材料等。
对于NMOS VGAA晶体管16，N型源极/漏极(S/D)形成可以包括N型S/D光刻图案化和LDD区44中的掺杂工艺。掺杂物质可以选自由P、As、Sb、N、C或前述材料类型的组合组成的组。
对于PMOS VGAA晶体管18，P型源极/漏极(S/D)形成可以包括P型S/D光刻图案化和LDD区48中的掺杂工艺。掺杂物质可以选自由B11、BF2、铟、N、C或前述材料类型的组合组成的组。
每个VGAA纳米线器件也包括具有硅化物材料的硅化物层52、54。硅化物材料可以选自由Ti、Co、Ni、Mo、Pt或前述材料类型的组合组成的组。
图2A示出了可以通过VGAA纳米线器件实现的示例存储单元(例如，SRAM单元)电路60的示意图。示例存储单元电路包括具有数据存储节点66和互补数据存储节点68的两个交叉耦合的反相器62、64、第一传输门器件(PG-1)70和第二传输门器件(PG-2)72。每个传输门器件均为NMOS器件。
图2B示出了示例存储单元电路60的可选视图的示意图。示例存储单元电路包括具有数据存储节点66和互补数据存储节点68的两个交叉耦合的反相器、第一传输门器件(PG-1)70和第二传输门器件(PG-2)72。在该实例中，每个反相器均包括PMOS晶体管(PU-1或PU-2)74、76和NMOS晶体管(PD-1或PD-2)78、80。
图3A是示例VGAA纳米线器件电路路由结构的顶视图。在该实例中，电路路由结构用于包括NMOS晶体管和PMOS晶体管的电路。反相电路是可以使用该示例电路路由结构实现的电路的实例。该示例电路路由结构包括多个VGAA纳米线器件，多个VGAA纳米线器件包括位于N型S/D掺杂区102中的NMOS VGAA纳米线器件和位于P型S/D掺杂区104中的PMOS VGAA纳米线器件。
用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构106和顶板108位于N型S/D掺杂区102之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构110和顶板112位于P型S/D掺杂区104之上。在该实例中，电路路由结构也包括N型S/D掺杂区102和P型S/D掺杂区104共用的SOI OD区114。
每组的四个纳米线沟道结构可以表示单个晶体管或并联的多个晶体管。例如，每个沟道结构可以属于单个晶体管，或者单个晶体管可以利用整组的四个纳米线沟道结构(或多于一个的子集)。
NMOS VGAA纳米线器件中的垂直沟道106和PMOS VGAA纳米线器件中的垂直沟道110可以包括Si基或外延生长的化合物材料。垂直沟道106、110在从相应的源极节点到相应的漏极节点的长度上延伸。PMOS VGAA纳米线器件的沟道材料可以包括选自由SiGe、SiGeC、Ge、Si、III-V族化合物或前述材料的一种或多种的组合组成的组的Si基或外延生长的化合物材料。NMOS VGAA纳米线器件的沟道材料可以包括选自由SiP、SiC、SiPC、Si、Ge、III-V族化合物或前述材料的一种或多种的组合组成的组的Si基或外延生长的化合物材料。纳米线垂直沟道的直径(或宽度)可以小于10nm。每个VGAA纳米线器件均可以包括多个垂直纳米柱形成的沟道区，该沟道区在共用漏极节点和共用源极节点之间延伸并且由VGAA纳米线器件中的共用栅极节点围绕。
每个VGAA纳米线器件还包括具有栅电极的栅极层116，栅极层116形成在四个NMOS纳米线沟道结构10和四个PMOS纳米线沟道结构110的周围。栅极层完全围绕VGAA纳米线器件中的垂直沟道并且用作栅极节点。也示出了栅极接触件118、用于N型S/D掺杂区的顶板接触件120以及用于P型S/D掺杂区的顶板接触件122。
图3A的示例电路路由结构中的每个VGAA纳米线器件包括底板114和顶板108、112，其中，顶板和底板中的一个用作VGAA纳米线器件的漏极节点，并且顶板和底板中的另一个用作VGAA纳米线器件的源极节点。第一顶板108和第二顶板112可以包括Si基材料并且还可以包括形成在第一顶板108和第二顶板112的每个上的硅化物层。在底板(即，OD区114)上可以形成一个或多个硅化物层。
可以由图3A的NMOS VGAA纳米线器件和PMOS VGAA纳米线器件形成的CMOS电路包括氧化物扩散(OD)阻挡层114，OD阻挡层114用作NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用底板。当图3A的CMOS电路被连接用作反相器时，OD层114将NMOS VGAA纳米线器件的漏极节点电连接至PMOS VGAA纳米线器件的漏极节点。CMOS电路还包括用作NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用栅极的第一栅极层116以将NMOS VGAA纳米线器件的栅极节点电连接至PMOS VGAA纳米线器件的栅极节点。当图3A的CMOS电路被连接用作反相器时，CMOS电路还包括第一顶板108和第二顶板112，第一顶板108可以用作NMOS VGAA纳米线器件的源极节点，第二顶板112可以用作PMOS VGAA纳米线器件的源极节点。当图3A的CMOS电路被连接用作反相器时，第一顶板108电连接至Vss导体，并且第二顶板112电连接至Vdd导体。
图3B是另一示例VGAA纳米线器件电路路由结构的顶视图。图3B的电路路由结构类似于图3A的电路路由结构。类似于图3A的示例电路路由结构，图3B的电路路由结构包括位于N型S/D掺杂区102中的NMOSVGAA纳米线器件和位于P型S/D掺杂区104中的PMOS VGAA纳米线器件。用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构106和顶板108位于N型S/D掺杂区102之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构110和顶板112位于P型S/D掺杂区104之上。在该实例中，电路路由结构也包括N型S/D掺杂区102和P型S/D掺杂区104共用的SOI OD区114。该示例电路路由结构也包括用于N型S/D掺杂区102的顶板接触件120和用于P型S/D掺杂区的顶板接触件122。
图3B的电路路由结构与图3A的电路路由结构不同的是包括两个单独的金属栅极层115、117，而不是单个栅极结构。每个金属栅极层115、117均形成在四个NMOS纳米线沟道结构106中的两个和四个PMOS纳米线沟道结构110中的两个周围。两个单独的金属栅极层115、117通过栅极接触件119连接在一起。
图4A是另一示例VGAA纳米线器件电路路由结构的顶视图。图4A的电路路由结构类似于图3A的电路路由结构。类似于图3A的示例电路路由结构，图4A的电路路由结构包括位于N型S/D掺杂区102中的NMOSVGAA纳米线器件和位于P型S/D掺杂区104中的PMOS VGAA纳米线器件。用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构106和顶板108位于N型S/D掺杂区102之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构110和顶板112位于P型S/D掺杂区104之上。在该实例中，电路路由结构也包括N型S/D掺杂区102和P型S/D掺杂区104共用的SOI OD区114。该示例电路路由结构也包括共用栅极层116、栅极接触件118、用于N型S/D掺杂区的顶板接触件120和用于P型S/D掺杂区的顶板接触件122。图4A的电路路由结构也包括CMOS输出节点接触层124。
图4B是另一示例VGAA纳米线器件电路路由结构的顶视图。图4B的电路路由结构类似于图3B的电路路由结构。类似于图3B的示例电路路由结构，图4B的电路路由结构包括位于N型S/D掺杂区102中的NMOSVGAA纳米线器件和位于P型S/D掺杂区104中的PMOS VGAA纳米线器件。用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构106和顶板108位于N型S/D掺杂区102之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构110和顶板112位于P型S/D掺杂区104之上。在该实例中，电路路由结构也包括N型S/D掺杂区102和P型S/D掺杂区104共用的SOI OD区114。该示例电路路由结构也包括通过栅极接触件119连接在一起的两个单独的金属栅极层115、117、用于N型S/D掺杂区的顶板接触件120和用于P型S/D掺杂区的顶板接触件122。图4B的电路路由结构也包括CMOS输出节点接触层124。
图5是另一示例VGAA纳米线器件电路路由结构的顶视图。在该实例中，电路路由结构可以用于实现示例6T SRAM存储单元电路。该示例电路路由结构包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器、第一传输门器件(PG-1)和第二传输门器件(PG-2)。每个反相器均包括P型VGAA纳米线器件(PU)和N型VGAA纳米线器件(PD)。每个传输门器件均是N型VGAA纳米线器件。
在该实例中，电路路由结构包括第一N型S/D掺杂区202、P型S/D掺杂区204和第二N型S/D掺杂区206。用于第一传输门器件(PG-1)的纳米线沟道结构208、用于第一下拉器件(PD-1)的纳米线沟道结构210、PG-1顶板212和PD-1顶板214位于第一N型S/D掺杂区202之上。用于第一上拉器件(PU-1)的纳米线沟道结构216、用于第二上拉器件(PU-2)的纳米线沟道结构218、PU-1顶板220和PU-2顶板222位于P型S/D掺杂区204之上。用于第二传输门器件(PG-2)的纳米线沟道结构224、用于第二下拉器件(PD-2)的纳米线沟道结构226、PG-2顶板228和PD-2顶板230位于第二N型S/D掺杂区206之上。虽然未示出，但是顶板可以包括硅基材料并且还可以包括形成在顶板上的硅化物层。
在该实例中，电路路由结构也包括第一N型S/D掺杂区202和P型S/D掺杂区204共用的第一SOI OD区232以及第二N型S/D掺杂区206和P型S/D掺杂区204共用的第二SOI OD区234。为PG-1晶体管、PD-1晶体管和PU-1晶体管的底板的第一SOI OD区232用作存储节点。为PG-2晶体管、PD-2晶体管和PU-2晶体管的底板的第二SOI OD区234用作互补存储节点。第一OD区232和第二OD区234彼此隔离。虽然未示出，但是可以在第一OD区232和/或第二OD区234上形成硅化物层。
因此，每个VGAA纳米线器件均包括底板和顶板。底板和顶板中的一个用作VGAA纳米线器件的漏极节点，而底板和顶板中的另一个用作VGAA纳米线器件的源极节点。在该实例中，第一OD区232用作PG-1晶体管、PD-1晶体管和PU-1晶体管的共用漏极节点。第二OD区234用作PG-2晶体管、PD-2晶体管和PU-2晶体管的共用漏极节点。六个顶板(PG-1顶板212、PD-1顶板214、PU-1顶板220、PU-2顶板222、PG-2顶板228和PD-2顶板230)是用于它们的相应晶体管的源极节点。
在该实例中，电路路由结构还包括第一栅电极236、第二栅电极238、第三栅电极240和第四栅电极242，第一栅电极236形成在PG-1纳米线沟道结构208周围，第二栅电极238形成在PD-1纳米线沟道结构210和PU-1纳米线沟道结构216(第一反相器)周围，第三栅电极240形成在PU-2纳米线沟道结构218和PD-2纳米线沟道结构226(第二反相器)周围，第四栅电极242形成在PG-2纳米线沟道结构224周围。因此，每个VGAA纳米线器件还包括栅极层，并且每个存储单元包括四个栅极层。虽然在图中未示出，但是栅极层可以包括高K栅极电介质和金属层。栅极层完全围绕VGAA纳米线器件中的垂直沟道并且用作栅极节点。
也示出了四个栅极接触件：将第一栅极236连接至字线的第一字线接触件244、将第四栅极242连接至字线的第二字线接触件246、将第三栅极240电连接至第一OD层232的第一对接模块248、以及将第二栅极238电连接至第二OD层234的第二对接模块250。对接模块可以包括连接栅极和OD区的较长接触件，或者可选地，可以包括将栅极和OD区电连接在一起的较长栅极接触件和OD接触件(即，接合在OD层上的接触件)。
也示出了用于六个顶板212、214、220、222、228、230中的每个的顶板接触件252、254、256、258、260和262。顶板接触件252连接PG-1顶板212和位线，顶板接触件258连接PU-2顶板222和Vdd导体，并且顶板接触件262连接PD-2顶板230和Vss导体。类似地，顶板接触件260连接PG-2顶板228和互补位线，顶板接触件256连接PU-1顶板220和Vdd导体，并且顶板接触件254连接PD-1顶板214与Vss导体。
该示例电路路由结构可以用于实现包括多个SRAM单元的示例SRAM单元结构。在SRAM单元结构中，单独的单元的顶板可以与一个或多个邻近单元共享或者连接至一个或多个邻近单元。
每个单元均可以包括第一Vdd线、第一Vss线、第二Vss线、位线、反相位线和字线。在一种布置中，第一Vdd线、位线和反相位线可以位于第一层级金属层处，并且第一Vss线、第二Vss线和字线可以位于第二层级金属层处，其中，第二层级金属层位于第一层级金属层之上。可选地，字线可以位于第一层级金属层处，并且第一Vdd线、第一Vss线、第二Vss线、位线和反相位线可以位于第二层级金属层处，其中，第二层级金属层位于第一层级金属层之上。
图6是另一示例VGAA纳米线器件电路路由结构的顶视图。图6的电路路由结构类似于图5的电路路由结构并且也示出了M1金属层264、266、268、270、272、274、276、M2金属层277、通孔1连接件278、280、282、284、286、290以及通孔2连接件292、294。
图7是另一示例VGAA纳米线器件电路路由结构的顶视图。图7的电路路由结构类似于图6的电路路由结构，但是也示出了具有两个纳米线沟道结构的NMOS VGAA晶体管：具有沟道结构208-1、208-2的PG-1晶体管、具有沟道结构210-1、210-2的PD-1晶体管、具有沟道结构224-1、224-2的PG-2晶体管、以及具有沟道结构226-1、226-2的PD-1晶体管。在该实例中，PMOS VGAA晶体管具有单个纳米线沟道结构。
图8A是用于包含四个并联PMOS VGAA晶体管和四个并联NMOSVGAA晶体管的CMOS电路的示例VGAA纳米线器件电路路由结构的顶视图。在该实例中，八个晶体管共享共用顶板(即，漏极节点)。四个并联PMOS VGAA晶体管共享共用底板(SOI OD区和源极节点)，并且四个并联NMOS VGAA晶体管共享共用底板(SOI OD区和源极节点)。
图8A的电路路由结构包括位于N型S/D掺杂区302中的NMOS VGAA纳米线器件和位于P型S/D掺杂区304中的PMOS VGAA纳米线器件。用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构306和共用顶板308位于N型S/D掺杂区302之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构310以及N型S/D掺杂区302和P型S/D掺杂区304共用的共用顶板308位于P型S/D掺杂区304之上。在该实例中，电路路由结构也包括位于N型S/D掺杂区302中的SOI OD区312和位于P型S/D掺杂区304中的SOI OD区314。该示例电路路由结构也包括位于栅极层中的金属栅电极316、栅极接触件318和顶板接触件320。图8A的电路路由结构也包括Vdd节点接触层322和Vss节点接触层324。
每个VGAA纳米线器件均包括完全围绕垂直沟道306、310的栅极层316以用作栅极节点。栅极层316可以包括高K栅极电介质(未示出)和一个或多个金属层，诸如设置在功函金属层上的金属层。
CMOSFET可以由N型VGAA器件302和P型VGAA器件304形成。在该实例中，共用顶板308是将N型VGAA器件302和P型VGAA器件304的漏极节点电连接在一起的硅基阻挡件。共用顶板308可以包括形成在顶板上的硅化物。
栅极层316是用于将N型VGAA器件302和P型VGAA器件304的栅极节点电连接在一起的共用栅极。OD区312用作N型VGAA器件的源极节点并且电连接至Vss导体。OD区314用作P型VGAA器件的源极节点并且电连接至Vdd导体。OD区314和OD区312可以具有形成在它们的顶部上的硅化物。
垂直延伸的纳米线沟道结构306、310可以由硅基材料形成并且在源极区和漏极区之间的纵向方向上延伸。每个VGAA纳米线器件均可以包括多个垂直纳米柱形成的沟道区并且具有共用漏极节点、共用源极节点和共用栅极节点。
图8B是用于包含四个并联PMOS VGAA晶体管和四个并联NMOSVGAA晶体管的CMOS电路的另一示例VGAA纳米线器件电路路由结构的顶视图。在该实例中，八个晶体管共享共用顶板(即，漏极节点)。四个并联PMOS VGAA晶体管共享共用底板(SOI OD区和源极节点)并且四个并联NMOS VGAA晶体管共享共用底板(SOI OD区和源极节点)。
图8B的电路路由结构类似于图8A的电路路由结构并且包括位于N型S/D掺杂区302中的NMOS VGAA纳米线器件和位于P型S/D掺杂区304中的PMOS VGAA纳米线器件。用于NMOS VGAA纳米线器件的四个NMOS纳米线沟道结构306和共用顶板308位于N型S/D掺杂区302之上。用于PMOS VGAA纳米线器件的四个PMOS纳米线沟道结构310以及N型S/D掺杂区302和P型S/D掺杂区304共用的共用顶板308位于P型S/D掺杂区304之上。在该实例中，电路路由结构也包括位于N型S/D掺杂区302中的SOI OD区312和位于P型S/D掺杂区304中的SOI OD区314。图8B的电路路由结构也包括顶板接触件320、Vdd节点接触层322和Vss节点接触层324。该示例电路路由结构与图8A的电路路由结构的不同之处在于图8B的示例电路结构也包括两个金属栅电极315、317和将这两个金属栅电极连接在一起的栅极接触件319。
图9是包含VGAA器件的示例电路的截面图。示出了包含Si衬底402和氧化物扩散层(例如，底板)404的SOI衬底400。在氧化物扩散层之上形成STI区406、N+漏极区408、P+漏极区410、氧化物区412、第二P+漏极区414、第二N+漏极区416、第二氧化物区418和第三N+漏极区420。也示出了位于P+和N+漏极区之上的硅化物区422。第一垂直沟道424、第二垂直沟道426和第三垂直沟道428位于衬底之上。第一栅极430围绕第一和第二垂直沟道。第二栅极432围绕第三垂直沟道。第一顶板434提供在第一垂直沟道之上。第二顶板436提供在第二垂直沟道之上。第三顶板438提供在第三垂直沟道之上。也提供了接触件440、对接接触件442、位于第二栅极432之上的栅极接触件444、位于第一顶板434之上的第一顶板接触件446、位于第二顶板436之上的第二顶板接触件448以及位于第三顶板438之上的第三顶板接触件450，接触件440连接至位于N+漏极区408之上的硅化物，对接接触件442将第一栅极430和位于第二P+漏极区414与第二N+漏极区416之上的硅化物连接。
第一层级通孔(通孔-1)提供在接触件之上。第一通孔-1 452提供在接触件440之上，第二通孔-1 454提供在第一顶板接触件446之上，第三通孔-1 456提供在第二顶板接触件448之上，第四通孔-1 458提供在第三顶板接触件450之上，并且第五通孔-1 460提供在栅极接触件444之上。
第一层级金属(M1)接触件提供在第一层级通孔之上。第一M1接触件462提供在第一通孔-1 452之上，第二M1接触件464提供在第二通孔-1454之上，第三M1接触件466提供在第三通孔-1 456之上，第四M1接触件468提供在第四通孔-1 458之上，并且第五M1接触件470提供在第五通孔-1 460之上。最后，第二层级通孔(通孔-2)472提供在第五M1接触件470之上，并且第二层级金属(M2)接触件474提供在通孔-2 472之上。
前述实例可以提供具有连接解决方案的VGAA纳米线器件，该连接解决方案可以导致用于CMOS逻辑电路的存储单元尺寸减小和表面面积减小。
在一个实施例中，公开了一种垂直全环栅(VGAA)纳米线器件电路路由结构。该电路路由结构包括多个VGAA纳米线器件，VGAA纳米线器件包括NMOS VGAA纳米线器件和PMOS VGAA纳米线器件。VGAA纳米线器件形成在绝缘体上半导体(SOI)衬底上。每个VGAA纳米线器件均包括底板和顶板，其中，底板和顶板中的一个用作VGAA纳米线器件的漏极节点，并且底板和顶板中的另一个用作VGAA纳米线器件的源极节点。每个VGAA纳米线器件还包括栅极层。栅极层包括高K栅极电介质和金属层。栅极层完全围绕VGAA纳米线器件中的垂直沟道，并且用作栅极节点。CMOS电路由NMOS VGAA纳米线器件和PMOS VGAA纳米线器件形成。CMOS电路包括氧化物扩散(OD)阻挡层，OD阻挡层用作NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用底板以将NMOS VGAA纳米线器件的漏极节点电连接至PMOS VGAA纳米线器件的漏极节点。CMOS电路还包括第一栅极层，第一栅极层用作NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用栅极以将NMOS VGAA纳米线器件的栅极节点电连接至PMOS VGAA纳米线器件的栅极节点。CMOS电路还包括第一顶板和第二顶板，第一顶板用作NMOS VGAA纳米线器件的源极节点，第二顶板用作PMOS VGAA纳米线器件的源极节点，其中，第一顶板电连接至Vss导体，并且第二顶板电连接至Vdd导体。
在另一实例中，公开了一种存储单元结构。该存储单元结构包括多个存储单元。每个存储单元均包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器。每个反相器均包括P型VGAA纳米线上拉器件和N型VGAA纳米线下拉器件。每个存储单元还包括第一和第二传输门器件。每个传输门器件包括N型VGAA纳米线器件。P型和N型VGAA器件形成在绝缘体上半导体(SOI)衬底上。每个VGAA纳米线器件均包括底板和顶板，其中，底板和顶板中的一个用作VGAA纳米线器件的漏极节点，并且底板和顶板中的另一个用作VGAA纳米线器件的源极节点。每个VGAA纳米线器件还包括栅极层。栅极层包括高K栅极电介质和金属层。栅极层完全围绕VGAA纳米线器件中的垂直沟道，并且用作栅极节点。每个单元均包括氧化物扩散(OD)阻挡层，OD阻挡层包括两个隔离的OD阻挡件。第一OD阻挡件是用于第一下拉VGAA器件、第一上拉VGAA器件和第一传输门VGAA器件的第一共用底板。第二OD阻挡件是用于第二下拉VGAA器件、第二上拉VGAA器件和第二传输门VGAA器件的第二共用底板。每个单元包括四个栅极层。第一栅极层是第一反相器的栅极节点。第二栅极层是第二反相器的栅极节点。第三栅极层是第一传输门器件的栅极节点。第四栅极层是第二传输门器件的栅极节点。
在又另一实施例中，公开了垂直全环栅(VGAA)纳米线器件电路路由结构。该电路路由结构包括多个VGAA纳米线器件，VGAA纳米线器件包括NMOS VGAA纳米线器件和PMOS VGAA纳米线器件。VGAA纳米线器件形成在绝缘体上半导体(SOI)衬底上。每个VGAA纳米线器件均包括底板和顶板，其中，底板和顶板中的一个用作VGAA纳米线器件的漏极节点，并且底板和顶板中的另一个用作VGAA纳米线器件的源极节点。每个VGAA纳米线器件还包括栅极层。栅极层包括高K栅极电介质和金属层。栅极层完全围绕VGAA纳米线器件中的垂直沟道，并且用作栅极节点。CMOS电路由NMOS VGAA纳米线器件和PMOS VGAA纳米线器件形成。CMOS电路包括作为NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用顶板的硅基阻挡件以将NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的漏极节点电连接在一起。CMOS电路包括用作NMOS VGAA纳米线器件和PMOS VGAA纳米线器件的共用栅极的栅极层以将NMOSVGAA纳米线器件的栅极节点电连接至PMOS VGAA纳米线器件的栅极节点。CMOS电路包括用作NMOS VGAA纳米线器件的源极节点的第一OD层和用作PMOS VGAA纳米线器件的源极节点的第二OD层，其中，第一OD层电连接至Vss导体，并且第二OD层电连接至Vdd导体。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种垂直全环栅(VGAA)纳米线器件电路路由结构，所述电路路由结构包括：
多个VGAA纳米线器件，包括NMOS VGAA纳米线器件和PMOSVGAA纳米线器件，所述VGAA纳米线器件形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作漏极节点，并且所述底板和所述顶板中的另一个用作源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；以及
CMOS电路，由所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件形成，所述CMOS电路包括氧化物扩散(OD)阻挡层，所述OD阻挡层用作所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用底板以将所述NMOS VGAA纳米线器件的漏极节点电连接至所述PMOS VGAA纳米线器件的漏极节点，所述CMOS电路还包括第一栅极层，所述第一栅极层用作所述NMOS VGAA纳米线器件和所述PMOSVGAA纳米线器件的共用栅极以将所述NMOS VGAA纳米线器件的栅极节点电连接至所述PMOS VGAA纳米线器件的栅极节点，所述CMOS电路还包括第一顶板和第二顶板，所述第一顶板用作所述NMOS VGAA纳米线器件的源极节点，所述第二顶板用作所述PMOS VGAA纳米线器件的源极节点，其中，所述第一顶板电连接至Vss导体，并且所述第二顶板电连接至Vdd导体。
2.根据权利要求1所述的电路路由结构，还包括形成在所述OD阻挡层上的硅化物层。
3.根据权利要求1所述的电路路由结构，其中，每个所述第一顶板和所述第二顶板均包括形成在每个所述第一顶板和所述第二顶板上的硅化物层。
4.根据权利要求1所述的电路路由结构，其中，位于每个所述NMOSVGAA纳米线器件和所述PMOS VGAA纳米线器件中的垂直沟道均包括Si基或外延生长的化合物材料并且在从相应源极节点到相应漏极节点的长度上延伸。
5.根据权利要求4所述的电路路由结构，其中，所述PMOS VGAA纳米线器件的沟道材料包括选自由SiGe、SiGeC、Ge、Si、III-V族化合物或前述材料的一种或多种的组合组成的组中的Si基或外延生长的化合物材料。
6.根据权利要求4所述的电路路由结构，其中，所述NMOS VGAA纳米线器件的沟道材料包括选自由SiP、SiC、SiPC、Si、Ge、III-V族化合物或前述材料的一种或多种的组合组成的组中的Si基或外延生长的化合物材料。
7.根据权利要求4所述的电路路由结构，其中，纳米线垂直沟道的直径(或宽度)小于10nm。
8.根据权利要求4所述的电路路由结构，其中，每个所述VGAA纳米线器件均包括多个垂直纳米柱形成的沟道区，所述沟道区延伸在共用漏极节点和共用源极节点之间并且被所述VGAA纳米线器件中的共用栅极节点围绕。
9.一种存储单元结构，包括：
多个存储单元，每个存储单元均包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器，每个反相器均包括P型VGAA纳米线上拉(PU)器件、N型VGAA纳米线下拉(PD)器件以及第一传输门(PG)器件和第二传输门器件，每个传输门器件均为N型VGAA纳米线器件，其中，P型VGAA器件和N型VGAA器件形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作所述VGAA纳米线器件的漏极节点，并且所述底板和所述顶板中的另一个用作所述VGAA纳米线器件的源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；
每个单元均包括氧化物扩散(OD)阻挡层，所述OD阻挡层包括两个隔离的OD阻挡件，第一OD阻挡件是第一下拉(PD-1)VGAA器件、第一上拉(PU-1)VGAA器件和第一传输门(PG-1)VGAA器件的第一共用底板，第二OD阻挡件是第二下拉(PD-2)VGAA器件、第二上拉(PU-2)VGAA器件和第二传输门(PG-2)VGAA器件的第二共用底板；
每个单元均包括四个栅极层，第一栅极层是第一反相器的栅极节点，第二栅极层是第二反相器的栅极节点，第三栅极层是所述第一传输门器件的栅极节点，并且第四栅极层是所述第二传输门器件的栅极节点。
10.一种垂直全环栅(VGAA)纳米线器件电路路由结构，包括：
多个VGAA纳米线器件，包括NMOS VGAA纳米线器件和PMOSVGAA纳米线器件，所述VGAA纳米线器件已经形成在绝缘体上半导体(SOI)衬底上，每个所述VGAA纳米线器件均包括底板和顶板，其中，所述底板和所述顶板中的一个用作漏极节点，并且所述底板和所述顶板中的另一个用作源极节点，每个所述VGAA纳米线器件还包括栅极层，所述栅极层包括高K栅极电介质和金属层，所述栅极层完全围绕所述VGAA纳米线器件中的垂直沟道，并且用作栅极节点；
CMOS电路，由所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件形成，所述CMOS电路还包括作为所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用顶板的硅基阻挡件以将所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的漏极节点电连接在一起，所述CMOS电路包括用作所述NMOS VGAA纳米线器件和所述PMOS VGAA纳米线器件的共用栅极的栅极层，所述CMOS电路包括用作所述NMOS VGAA纳米线器件的源极节点的第一氧化物扩散(OD)层和用作所述PMOS VGAA纳米线器件的源极节点的第二OD层，其中，所述第一OD层电连接至Vss导体，并且所述第二OD层电连接至Vdd导体。
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