CN108735809B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，包括：半导体衬底；外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；第一纳米线，悬空设置在所述外延层的上方；第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有第二导电类型，所述第一漏区具有所述第一导电类型；第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第一导电类型，所述第二漏区具有所述第二导电类型，其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(Static Random Access Memory，简称SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
逻辑的能量效率的任何显著改进通常需要非常低的电源电压(VDD)并同时保持低的漏电流。隧穿场效应晶体管(TFET)是未来领先晶体管的最佳选择，因为其陡峭的亚阈值摆幅(SS)的电位使得能够实现更高效的低电源电压操作。与金属-氧化物半导体场效应晶体管(MOSFET)相反，TFET基本上不局限于60mV/dec的亚阈值摆幅，因此对于工作电压范围，TFET电路可以具有较低的漏电流和较高的性能。
但是如何为水平TFET设计SRAM位单元(bit cell)是一个值得思考的问题，并且关于该类设计的报导很少。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件，包括：
半导体衬底；
外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；
第一纳米线，悬空设置在所述外延层的上方；
第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；
第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有第二导电类型，所述第一漏区具有所述第一导电类型；
第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第一导电类型，所述第二漏区具有所述第二导电类型，
其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。
进一步，所述半导体衬底具有所述第二导电类型。
进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
进一步，还包括：
侧墙，所述侧墙设置在所述第一漏区和所述第二源区的外侧并与所述第一漏区和所述第二源区相邻接，所述侧墙具有与所述第一漏区和所述第二源区相同的导电类型，所述侧墙底部位于所述外延层的表面，以使所述第一漏区和所述第二源区之间通过所述外延层电连接。
进一步，还包括：
第一栅极结构，设置在所述外延层的表面，横跨所述第一纳米线和所述第二纳米线，并包围部分长度的所述第一纳米线和第二纳米线。
进一步，在未与所述外延层电连接的所述第一源区上设置有第一接触，所述第一接触与所述第一源区电连接；
在未与所述外延层电连接的所述第二漏区上设置有第二接触，所述第二接触电连接所述第二漏区；
在所述第一栅极结构上设置有与所述第一栅极结构电连接的栅极接触。
进一步，所述第一漏区和所述第二源区位于所述第一栅极结构一侧，所述第二漏区和所述第一源区位于所述第一栅极结构的另一侧。
进一步，还包括：
在所述第一漏区和所述第二源区的外侧还设置有第二栅极结构，所述第二栅极结构横跨所述第一纳米线；
在所述第一纳米线中还设置有第三源区，所述第一漏区和所述第三源区分别位于所述第二栅极结构的两侧。
进一步，所述第一纳米线的数量大于或等于1，并且相邻的所述第一纳米线间隔设置。
进一步，所述外延层为掺杂杂质重掺杂的外延层。
进一步，所述第一栅极结构包围的所述第一纳米线的部分具有所述第二导电类型，所述第一栅极结构包围的所述第二纳米线的部分具有所述第一导电类型。
本发明再一方面提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成覆盖所述半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型；
在所述第一外延层的上方形成悬空设置的第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线间隔设置；
在所述第一纳米线中形成第一源区和第一漏区，在所述第二纳米线中形成第二源区和第二漏区，所述第一漏区和所述第二源区具有所述第一导电类型，所述第二漏区和所述第一源区具有第二导电类型，
其中，所述第一漏区和所述第二源区之间通过所述第一外延层电连接。
进一步，形成所述第一纳米线和所述第二纳米线的方法包括以下步骤：
在所述第一外延层的表面上形成第二外延层；
在所述第二外延层预定用于形成第一纳米线的部分内形成第一阱区，所述第一阱区具有所述第二导电类型，在所述第二外延层预定用于形成第二纳米线的部分内形成第二阱区，所述第二阱区具有所述第一导电类型；
对所述第二外延层进行蚀刻，以形成所述第二纳米线、所述第一纳米线和侧墙，所述侧墙横跨所述第一纳米线和所述第二纳米线，并且所述侧墙的底部位于所述第一外延层的表面。
进一步，在形成所述第二纳米线之后，形成所述第一源区和所述第一漏区之前，还包括以下步骤：
形成横跨所述第一纳米线和所述第二纳米线的第一伪栅极结构。
进一步，在形成所述第一源区和所述第一漏区以及所述第二源区和第二漏区的方法包括以下步骤：
对所述第一伪栅极结构一侧的所述第一纳米线、所述第二纳米线以及所述侧墙进行第一离子注入，以在所述第一纳米线中形成所述第一漏区和在所述第二纳米线中形成所述第二源区，并使所述侧墙具有和所述第一漏区和第二源区相同的导电类型；
在形成所述第一漏区和所述第二源区之后，或者在形成所述第一漏区和所述第二源区之前，对所述第一伪栅极结构另一侧的所述第一纳米线和所述第二纳米线进行第二离子注入，以在所述第一纳米线中形成所述第一源区并在所述第二纳米线中形成所述第二漏区。
进一步，在所述第一离子注入之前，还包括在预定形成第一漏区和第二源区的所述第一纳米线和所述第二纳米线中形成凹槽，再在所述凹槽中形成应力外延层的步骤。
进一步，在形成所述第二源区和所述第二漏区之后，还包括以下步骤：
沉积第一层间介电层，以覆盖所述第一外延层露出的表面、所述第一纳米线、所述第二纳米线、所述第一伪栅极结构以及所述侧墙；
平坦化所述第一层间介电层停止于所述第一伪栅极结构的表面；
去除所述第一伪栅极结构，以形成第一栅极沟槽；
在所述第一栅极沟槽中形成第一栅极结构，所述第一栅极结构设置在所述第一外延层的表面上，横跨所述第一纳米线和所述第二纳米线，并包围部分长度的所述第一纳米线和第二纳米线。
进一步，在形成所述第一栅极结构之后，还包括以下步骤：
在所述第一层间介电层以及所述第一栅极结构的表面形成第二层间介电层；
在所述第二层间介电层中形成栅极接触，所述栅极接触电连接所述第一栅极结构，并形成贯穿所述第二层间介电层和部分第一层间介电层的第一接触和第二接触，所述第一接触电连接所述第一源区，所述第二接触电连接所述第二漏区。
进一步，所述半导体衬底具有所述第二导电类型。
进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
进一步，还包括：
在形成所述第一伪栅极结构的同时形成横跨所述第一纳米线的第二伪栅极结构，所述第一伪栅极结构和所述第二伪栅极结构间隔设置，并且分别位于所述侧墙的两侧；
在形成所述第一源区和所述第二漏区时，还同时在所述第一纳米线中形成第三源区，所述第一漏区和所述第三源区分别位于所述第二伪栅极结构的两侧；
在去除所述第一伪栅极结构的同时去除所述第二伪栅极结构，以形成第二伪栅极沟槽；
在形成所述第一栅极结构的同时在所述第二伪栅极沟槽中形成第二栅极结构。
进一步，所述第一纳米线的数量大于或等于1，并且相邻的所述第一纳米线间隔设置。
进一步，所述第一外延层为掺杂杂质重掺杂的外延层。
本发明再一方面提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的半导体器件，在半导体衬底的表面上设置有外延层，所述第一漏区和所述第二源区之间通过所述外延层电连接，替代通常利用接触电连接的方式，因此本发明的半导体器件的结构简单更容易实现，工艺过程裕度更大，并且本发明的新的半导体器件结构包括TFET结构，TFET电路可以具有较低的漏电流和较高的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的一种水平TFET SRAM的俯视图；
图2示出了本发明一个实施方式的半导体器件的俯视图；
图3A至图3I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图4示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图5示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，本发明提供一种半导体器件，如图2所述，主要包括：
半导体衬底；
外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；
第一纳米线，悬空设置在所述外延层的上方；
第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；
第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有所述第一导电类型，所述第一漏区具有第二导电类型；
第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第二导电类型，所述第二漏区具有所述第一导电类型，
其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。
本发明的半导体器件，在半导体衬底的表面上设置有外延层，所述第一漏区和所述第二源区之间通过所述外延层电连接，替代通常利用接触电连接的方式，因此本发明的半导体器件的结构简单更容易实现，并且本发明的新的半导体器件结构包括TFET结构，TFET电路可以具有较低的漏电流和较高的性能。
下面具体参考图2和图3I对本发明的半导体器件进行详细描述。
具体地，如图2和图3I所示，在一个示例中，本发明的半导体器件包括半导体衬底100。
半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
示例性地，所述半导体衬底100可以包含各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中在所述半导体衬底上形成包含多个SRAM存储单元的存储阵列，例如其中所述每个SRAM存储单元包含至少一个下拉晶体管(Pull down NMOS，PD)、一个上拉晶体管(Pull up PMOS，PU)以及一个传输门晶体管(PG)。作为优选，所述下拉晶体管为N-TFET晶体管，所述上拉晶体管为P-TFET晶体管，传输门晶体管为N-TFET晶体管。
在一个示例中，所述半导体衬底包括外延层101，所述外延层101覆盖所述半导体衬底的表面，所述外延层具有第一导电类型。
示例性地，所述半导体衬底100具有第二导电类型，所述第一导电类型和所述第二导电类型为相反的导电类型。
其中，在本文中涉及的，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
本实施例中，主要以所述半导体衬底为P型导电类型，所述外延层为N型导电类型的情形为例，对本发明的半导体器件进行说明。
所述外延层101的厚度可以根据实际器件需求进行合理设定，例如所述外延层的厚度范围为20埃至1000埃。
其中，所述外延层101的材料可以包括任意适合的半导体材料，例如Ge、Si或者其它适合的化合物半导体材料等。本实施例中，所述外延层的材料包括Si。
在一个示例中，所述外延层101为掺杂杂质重掺杂的外延层。根据外延层的导电类型选择适合的掺杂杂质，例如，所述外延层101为N型掺杂的外延层101，尤其是N型重掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的N型掺杂杂质，例如P、As或他们的组合，同理，在所述外延层101为P型掺杂的外延层，尤其是P型掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的P型掺杂杂质，例如硼。
进一步地，所述半导体器件还包括悬空设置在所述外延层上方的第一纳米线1031和第二纳米线1032，其中，所述第二纳米线和所述第一纳米线间隔设置，例如，所述第二纳米线和所述第一纳米线间隔平行设置。
示例性地，所述第二纳米线1032和所述第一纳米线的轴向方向与所述外延层的表面平行。
在一个示例中，所述第一纳米线的数量可以根据实际器件结构的需要进行合理设定，例如，第一纳米线1031的数目为至少1个，若设置2个及以上第一纳米线1031时，相邻的第一纳米线间隔设置，并且彼此平行。
进一步地，所述第二纳米线的数量也可以根据实际器件结构的需要进行合理设定，其也可以至少为1个，相邻的第二纳米线间隔设置，并且彼此平行。
所述第一纳米线1031和所述第二纳米线1032的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述第一纳米线和所述第二纳米线的材料为Si。
本实施中，所述第一纳米线1031和所述第二纳米线1032可以为平行于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
在一示例中，在所述第一纳米线1031的两端、所述第二纳米线1032的两端还可设置支撑侧墙(未示出)，以保证第一纳米线和第二纳米线悬空设置在所述外延层的上方。
进一步地，在所述第一纳米线1031中设置有第一源区和第一漏区，其中，所述第一漏区具有所述第一导电类型，所述第一源区具有第二导电类型。在本实施例中，所述第一漏区为N型源区，所述第一源区为P型漏区。
示例性地，所述第一源区和所述第一漏区位于第一纳米线1031内的沟道区的两侧，所述沟道区具有与所述第一漏区相反的导电类型。
在一个示例中，在所述第二纳米线1032中设置有第二源区和第二漏区，所述第二漏区具有所述第二导电类型，所述第二源区具有所述第一导电类型，其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。
在本实施例中，所述第二源区为N型源区，所述第二漏区为P型漏区。
示例性地，所述第二源区和所述第二漏区位于第二纳米线1032内的沟道区的两侧，该沟道区具有与所述第二漏区相反的导电类型。
在一个示例中，在所述第一漏区和所述第二源区内还设置有凹槽，该凹槽的形状可以为本领域技术人员熟知的任何适合的形状，较佳地为U型凹槽，在该凹槽中形成有应力外延层，所述应力外延层的具体材料根据第一漏区和第二源区的导电类型设定，例如，所述第一漏区和所述第二源区的导电类型均为N型时，则所述应力外延层可以包括SiP。
在一个示例中，如图3I所示，所述半导体器件还包括侧墙102，所述侧墙102设置在所述第一漏区和所述第二源区的外侧并与所述第一漏区和所述第二源区相邻接，所述侧墙具有与所述第一漏区和所述第二源区相同的导电类型，所述侧墙102底部位于所述外延层101的表面，以使所述第一漏区和所述第二源区之间通过所述外延层101电连接。
其中，较佳地，为了使侧墙具有较低的电阻，还可使侧墙为掺杂杂质重掺杂的外延层。
在一个示例中，所述侧墙102可以仅形成在所述第一漏区和所述第二源区的下方，与所述第一漏区和所述第二源区电连接。
在另一个示例中，所述侧墙的顶面高于所述第一纳米线和第二纳米线的侧面，例如，所述第一纳米线和所述第二纳米线约位于所述侧墙的二分之一高度处，或者其他适合的高度处。
在一个示例中，所述第一纳米线1031和所述第二纳米线1032均从所述侧墙102中穿过，使所述第一纳米线1031和所述第二纳米线1032的两端部分别位于所述侧墙的两侧，也即所述侧墙102沿与所述第一纳米线的轴向方向垂直的方向延伸部分长度，并将第一纳米线1031分割为分别位于所述侧墙两侧的两部分，还将所述第二纳米线1032分割为分别位于所述侧墙两侧的两部分。
进一步地，所述侧墙102、所述第一纳米线1031和所述第二纳米线1032可以包括材质相同的半导体材料，或者不同的半导体材料。本实施中，所述侧墙102、所述第一纳米线1031和所述第二纳米线1032可以通过对形成在所述外延层101表面的外延层进行构图和蚀刻而获得。
进一步地，所述侧墙沿所述第一纳米线1031的轴向方向延伸部分宽度。
其中，所述侧墙102的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述侧墙102的材料为Si。
进一步地，所述半导体器件还包括第一栅极结构106，所述第一栅极结构设置在所述外延层101的表面，横跨所述第一纳米线1031和所述第二纳米线1032，并包围部分长度的所述第一纳米线1031和第二纳米线1032，其中，在本文中提到的第一纳米线和第二纳米线的长度是指在轴向方向上的尺寸。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨所述第一纳米线1031和所述第二纳米线1032的栅极结构(伪栅极结构)，是指第一纳米线1031和所述第二纳米线1032的部分侧面被栅极结构所包围，并且该栅极结构还形成在外延层101的部分表面上。
示例性地，第一栅极结构106可以为金属栅极结构，其中，金属栅极结构包括包围所述第一纳米线1031和所述第二纳米线1032的部分侧面的界面层1061、高k介电层、功函数层等，以及位于所述功函数层外侧并横跨所述第一纳米线1031和所述第二纳米线1032，并且包围部分长度的所述第一纳米线1031和第二纳米线1032的栅电极层1062，其中具体的金属栅极结构可以使用本领域技术人员熟知的任何适合的结构和材料，在此不做具体限制。
在一个示例中，所述第一源区和所述第一漏区分别位于所述第一栅极结构106两侧的第一纳米线1031中，所述第二源区和所述第二漏区分别位于所述第一栅极结构106两侧的第二纳米线1032中。
进一步地，所述第一漏区和所述第二源区所述第一栅极结构106一侧，所述第一源区和所述第二漏区位于所述第一栅极结构106的另一侧。
在一个示例中，在所述第一漏区和所述第二源区的外侧还设置有第二栅极结构，所述第二栅极结构横跨所述第一纳米线，所述第二栅极结构和所述第一栅极结构分别位于所述侧墙的两侧。
进一步地，在所述第一纳米线1031中还设置有第三源区，所述第一漏区和所述第三源区分别位于所述第二栅极结构109的两侧。
值得一提的是，本发明的所述第一栅极结构106和第二栅极结构109还可以为其他类型的栅极结构，例如栅极结构包括自内而外依次层叠的栅极介电层和栅极层，栅极介电层可以为氧化硅等介电材料，栅极层可以为多晶硅等材料。
在一个示例中，所述第一栅极结构106包围的所述第一纳米线1031的部分具有所述第二导电类型，所述第一栅极结构包围的所述第二纳米线1032的部分具有所述第一导电类型，其中，被所述第一栅极结构106包围的所述第一纳米线1031的部分作为沟道区，被所述第一栅极结构包围的所述第二纳米线的部分作为沟道区，例如，所述第一漏区为N型漏区时，被所述第一栅极结构包围的所述第一纳米线的部分为P型导电类型，被所述第一栅极结构包围的所述第二纳米线的部分为N型导电类型。
较佳地，所述沟道区为轻掺杂的。
在一个示例中，对于NTFET，其沟道区可以是本征掺杂、N型轻掺杂(N-)或P型轻掺杂(P-)，较佳地为N型轻掺杂(N-)。
在一个示例中，对于PTFET，其沟道区也可以是本征掺杂、N型轻掺杂(N-)或P型轻掺杂(P-)，较佳地为P型轻掺杂(P-)。
进一步地，所述第二栅极结构109包围的所述第一纳米线1031的部分具有所述第二导电类型。
在一个示例中，在未与所述外延层电连接的第一漏区上设置有第一接触1081，第一接触1081与所述第一源区电连接；在未与所述外延层电连接的第二漏区上设置有第二接触1082，所述第二接触电连接所述第二漏区；在所述第一栅极结构106上设置有与所述第一栅极结构106电连接的栅极接触1083；在所述第二栅极结构上设置有与所述第二栅极结构电连接的另一栅极接触(未示出)，在所述第三源区上设置有与该第三源区电连接的接触1084。
在一个示例中，在所述第一栅极结构106和所述第二栅极结构106的外侧露出的外延层101上、所述侧墙102的表面上以及露出的第一纳米线1031和第二纳米线1032上设置有第一层间介电层105，所述第一层间介电层105的表面与所述第一栅极结构106和所述第二栅极结构109的顶面齐平，在所述第一层间介电层105上设置有第二层间介电层107。
其中，所述第一接触1081依次贯穿所述第二层间介电层107和部分所述第一层间介电层105与所述第一源区电连接，所述第二接触1082依次贯穿所述第二层间介电层107和部分所述第一层间介电层105与所述第二漏区电连接，所述栅极结构1083贯穿所述第二层间介电层107而与所述第一栅极结构电连接。
所述第一层间介电层105和所述第二层间介电层107可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一层间介电层和所述第二层间介电层107也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
进一步地，所述第一接触、所述第二接触和所述栅极结构均包括形成在接触开口的底部和侧壁上的扩散阻挡层，例如氮化钛等，以及填充所述接触孔开口的金属层，例如W、Cu等。
进一步地，本发明的半导体器件包括上拉晶体管、下拉晶体管和传输门晶体管，下拉晶体管例如为水平N型TFET，该水平N型TFET包括形成在第一纳米线中的第一源区和第一漏区以及所述第一栅极结构；上拉晶体管例如为水平P型TFET，该水平P型TFET包括形成在第二纳米线中的第二源区和第二漏区以及所述第一栅极结构；传输门晶体管例如为水平N型TFET，该水平N型TFET包括第二栅极结构，以及形成在所述第一纳米线中的第一漏区和所述第三源区。所述下拉晶体管的第一漏区和上拉晶体管的第二源区之间通过所述侧墙以及外延层实现电连接，而无需使用额外的接触，因此结构简单。并且本发明的半导体器件使用水平TFET作为上拉晶体管、下拉晶体管和传输门晶体管，可以有效的降低Vdd以及器件漏电流，使SRAM存储器的性能更高。
至此完成了对本发明的半导体器件的关键结构的解释和说明，其中，对于完整的器件还可以包括其他的元件，在此不做一一赘述。
本发明的半导体器件，在半导体衬底的表面上设置有外延层，所述第一漏区和所述第二源区之间通过所述外延层电连接，替代通常利用接触电连接的方式，因此本发明的半导体器件的结构简单更容易实现，并且本发明的新的半导体器件结构包括TFET结构，TFET电路可以具有较低的漏电流和较高的性能。
实施例二
本发明还提供一种前述实施例一中的半导体器件的制造方法，如图4所示，该制造方法主要包括以下步骤：
步骤S1，提供半导体衬底；
步骤S2，在所述半导体衬底上形成覆盖所述半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型；
步骤S3，在所述第一外延层的上方形成悬空设置的第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线间隔设置；
步骤S4，在所述第一纳米线中形成第一源区和第一漏区，在所述第二纳米线中形成第二源区和第二漏区，所述第一漏区和所述第二源区具有所述第一导电类型，所述第二漏区和所述第一源区具有第二导电类型；其中，所述第一漏区和所述第二源区之间通过所述第一外延层电连接。
本发明的制造方法使所述第一漏区和所述第二源区之间通过所述第一外延层电连接，以实现上拉晶体管和下拉晶体管的电连接，无需再额外使用接触来实现第一漏区和第二源区之间的连接，因此显著增加了工艺过程裕度，尤其是与源漏区接触相关的过程裕度，并且降低了器件的Vdd以及漏电流，提高了器件的性能。
下面，参考图2以及图3A至图3I对本发明的半导体器件的制造方法做详细描述，其中，图2示出了本发明一个实施方式的半导体器件的俯视图；图3A至图3I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图，图3A至图3I中示出的剖面示意图均为沿图2中剖面A-A’、B-B’以及C-C’分别获得的剖面示意图，其中剖面A-A’、B-B’以及C-C’均为与第一纳米线和第二纳米线的轴线垂直的面，剖面A-A’去剖第一栅极结构所在的区域，剖面B-B’去剖侧墙所在的区域，剖面C-C’去剖第一源区和第二漏区所在的区域。
作为示例，本发明的半导体器件的制造方法包括以下步骤：
首先，执行步骤一，提供半导体衬底。
具体，如图3A所示，提供半导体衬底100，在所述半导体衬底100上形成覆盖所述半导体衬底表面的外延层101，所述外延层101具有第一导电类型。
半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
示例性地，所述半导体衬底100可以用于形成各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中所述半导体衬底包括御用形成包含多个SRAM存储单元的存储阵列的器件区，例如其中所述每个SRAM存储单元包含至少一个用于形成下拉晶体管(Pull down NMOS，PD)的区域、至少一个用于形成上拉晶体管(Pull up PMOS，PU)的区域以及至少一个用于形成的传输门晶体管(PG)的区域。作为优选，所述下拉晶体管为N-TFET晶体管，所述上拉晶体管为P-TFET晶体管，传输门晶体管为N-TFET晶体管。
示例性地，所述半导体衬底100具有第二导电类型，所述第一导电类型和所述第二导电类型为相反的导电类型。
其中，在本文中涉及的，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
本实施例中，主要以所述半导体衬底为P型导电类型，所述外延层为N型导电类型的情形为例，对本发明的半导体器件进行说明。
所述外延层101的厚度可以根据实际器件需求进行合理设定，例如所述外延层的厚度范围为20埃至1000埃。
其中，所述外延层101的材料可以包括任意适合的半导体材料，例如Ge、Si或者其它适合的化合物半导体材料等。本实施例中，所述外延层的材料包括Si。
可以使用本领域技术人员熟知的任何适合的选择性外延生长方法形成所述外延层101，可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
其中，所述外延层101为掺杂杂质重掺杂的外延层。根据外延层的导电类型选择适合的掺杂杂质，例如，所述外延层101为N型掺杂的外延层101，尤其是N型重掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的N型掺杂杂质，例如P、As或他们的组合，同理，在所述外延层101为P型掺杂的外延层，尤其是P型掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的P型掺杂杂质，例如硼。
本实施例中，外延层101为N型杂质重掺的外延层，例如磷掺杂的硅外延层。
外延层101可以为原位掺杂的外延层，也可以为形成外延层后再通过离子注入等方式向所述外延层中注入掺杂杂质。
接着，执行步骤二，在所述第一外延层的上方形成悬空设置的第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线间隔设置。
在一个示例中，如图3A至图3C所示，形成所述第一纳米线和所述第二纳米线的方法包括以下步骤：
首先，如图3A所示，在所述外延层101的表面上形成外延层102a。
其中，外延层102a的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述外延层102a的材料包括Si。
可以使用本领域技术人员熟知的任何方法形成所述外延层102a，例如选择性外延生长的方法，可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
其中，形成的外延层102a的厚度可以根据预定形成的第一纳米线和第二纳米线的尺寸而定，使所述外延层102a的厚度大于第一纳米线和第二纳米线的径向尺寸，例如直径。
进一步地，所述外延层102a可以包括掺杂杂质，使得所述外延层具有第一导电类型或者第二导电类型，例如，所述外延层102a可以包括N型掺杂杂质例如磷。
接着，如图3B所示，在所述外延层102a预定用于形成第一纳米线的部分内形成第一阱区，所述第一阱区具有第二导电类型，在所述第二外延层预定用于形成第二纳米线的部分内形成第二阱区，所述第二阱区具有第一导电类型。
具体地，可以通过离子注入的方法，对外延层102a进行离子注入，以使部分外延层102a形成为与其原有导电类型相反的导电类型，例如，所述外延层102a为N型外延层时，可以对部分外延层进行P型掺杂杂质离子注入，以在外延层102a中形成P型阱区，外延层102a剩余的部分作为N型阱区，或者，所述外延层102a为P型外延层时，可以对部分外延层进行N型掺杂杂质离子注入，以在外延层102a中形成N型阱区，外延层102a剩余的部分作为P型阱区，其中，P型阱区对应用于形成下拉晶体管和传输门晶体管的区域，而N型阱区对应用于形成上拉晶体管的区域。
进一步地，该外延层102a可以为轻掺杂的外延层。
接着，如图3C所示，对所述外延层102进行蚀刻，以形成所述第二纳米线1032、所述第一纳米线1031和侧墙102，所述侧墙102横跨所述第一纳米线1031和所述第二纳米线1032，并且所述侧墙102的底部位于所述外延层101的表面。
具体地，对外延层102进行光刻构图和例如反应离子蚀刻(RIE)的蚀刻工艺构图以形成第二纳米线1032、所述第一纳米线1031和侧墙102，之后通过例如湿法刻蚀或干法刻蚀的方法去除第一纳米线和第二纳米线下方的外延层102，使第一纳米线和第二纳米线悬空设置在外延层101之上，示例性地，干法刻蚀可以例如为激光刻蚀等。进一步地，还可通过使用例如退火工艺使第一纳米线和第二纳米线平滑，以形成悬空设置在半导体衬底之上圆柱形状的第一纳米线和第二纳米线，还可选择执行氧化工艺以减小第一纳米线和第二纳米线的直径到预期的尺寸。上述方法仅是示例性地，其他任何适合的方法均适用于本发明。
进一步地，所述第二纳米线和所述第一纳米线间隔设置，例如，所述第二纳米线和所述第一纳米线间隔平行设置。
示例性地，所述第二纳米线1032和所述第一纳米线1031的轴向方向与所述外延层的表面平行，所述第二纳米线1032和所述第一纳米线1031沿相同的方向延伸。
在一个示例中，所述第一纳米线的数量可以根据实际器件结构的需要进行合理设定，例如，第一纳米线1031的数目为至少1个，若设置2个及以上第一纳米线1031时，相邻的第一纳米线间隔设置，并且彼此平行。
进一步地，所述第二纳米线的数量也可以根据实际器件结构的需要进行合理设定，其也可以至少为1个，相邻的第二纳米线间隔设置，并且彼此平行。
所述第一纳米线1031和所述第二纳米线1032的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述第一纳米线和所述第二纳米线的材料为Si。
本实施中，所述第一纳米线1031和所述第二纳米线1032可以为平行于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
所述侧墙102设置在预定形成的所述第一漏区和所述第二源区的外侧并与所述第一漏区和所述第二源区相邻接，所述侧墙102底部位于所述外延层101的表面。
在一个示例中，所述侧墙102可以仅形成在所述第一漏区和所述第二源区的下方，并与预定形成的所述第一漏区和所述第二源区相接触。
在另一个示例中，所述侧墙102的顶面高于所述第一纳米线和第二纳米线的侧面，例如，所述第一纳米线和所述第二纳米线约位于所述侧墙的二分之一高度处，或者其他适合的高度处。
在一个示例中，所述第一纳米线1031和所述第二纳米线1032均从所述侧墙102中穿过，使所述第一纳米线1031和所述第二纳米线1032的两端部分别位于所述侧墙的两侧，也即所述侧墙102沿与所述第一纳米线的轴向方向垂直的方向延伸部分长度，并将第一纳米线1031分割为分别位于所述侧墙两侧的两部分，还将所述第二纳米线1032分割为分别位于所述侧墙两侧的两部分。
进一步地，所述侧墙102、所述第一纳米线1031和所述第二纳米线1032可以包括材质相同的半导体材料，或者不同的半导体材料。
进一步地，所述侧墙沿所述第一纳米线1031的轴向方向延伸部分宽度。
在一个示例中，在本步骤中，还包括在所述第一纳米线1031的两端、所述第二纳米线1032的两端均形成支撑侧墙(未示出)的步骤，以保证第一纳米线和第二纳米线悬空设置在所述外延层的上方。
接着，执行步骤三，形成横跨所述第一纳米线和所述第二纳米线的第一伪栅极结构。
具体地，如图3D所示，在一个示例中，形成所述伪栅极结构的方法包括以下步骤：可首先形成包围所述第一纳米线和第二纳米线侧面的伪栅极介电层1042，再形成覆盖整个半导体衬底的伪栅极材料层1041，并使用例如化学机械研磨的方法使伪栅极材料层1041的表面平坦化。
其中，所述伪栅极介电层1042可以选用常用的氧化物，例如SiO2，例如通过热氧化或者化学氧化等方法形成的氧化硅，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构104和第二伪栅极结构(未示出)。具体地，在所述伪栅极材料层上硬掩膜层，在所述硬掩膜层上形成光刻胶层，然后曝光显影，以形成定义有第一伪栅极结构和第二伪栅极结构图案化的图案化的光刻胶层，然后以所述光刻胶层为掩膜依次蚀刻所述硬掩膜层、伪栅极材料层和伪栅极介电层，以形成所述第一伪栅极结构和第二伪栅极结构，最后去除光刻胶层和硬掩膜层。
其中，第一伪栅极结构和第二伪栅极结构分别位于所述侧墙的两侧，所述第二伪栅极结构横跨所述第一纳米线结构，并包围部分长度的所述第一纳米线。
之后，可选地，在所述伪栅极结构的侧壁上形成间隙壁(Spacer)。
具体地，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，执行步骤四，在所述第一纳米线中形成第一源区和第一漏区，在所述第二纳米线中形成第二源区和第二漏区，所述第一漏区和所述第二源区具有所述第一导电类型，所述第二漏区和所述第一源区具有第二导电类型，其中，所述第一漏区和所述第二源区之间通过所述第一外延层电连接。
具体地，在一个示例中，如图3E和图3F所示，在形成所述第一源区和所述第一漏区以及所述第二源区和第二漏区的方法包括以下步骤：
首先，如图3E所示，可选择性地在预定形成第一漏区和第二源区的所述第一纳米线1031和所述第二纳米线1032中形成凹槽，可通过例如湿法刻蚀或者干法刻蚀的方法在第一纳米线和第二纳米线中形成所述凹槽，其中，凹槽还可以为“U”形凹槽。再在所述凹槽中形成应力外延层(未示出)。
其中，可使用选择性生长的方法外延生长所述应力外延层，可根据应力外延层所施加的应力类型选择合适的材料来形成所述应力外延层，例如，所述第一漏区和所述第二源区为N型，则应力外延层可以包括SiP、SiC或其他能够提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为应力外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
接着，继续如图3E所示，对所述第一伪栅极结构104一侧的第一纳米线1031、第二纳米线1032以及所述侧墙进行第一离子注入，以在所述第一纳米线1031中形成所述第一漏区和在所述第二纳米线1032中形成所述第二源区，并使所述侧墙102具有和所述第一漏区和第二源区相同的导电类型。
示例性地，在所述第一漏区和所述第二源区均为N型时，则可通过第一离子注入向第一漏区和第二源区以及所述侧墙中注入N型掺杂杂质，例如磷和砷中的至少一种，较佳地，该第一离子注入为N型掺杂杂质重掺杂离子注入，使第一漏区为N型掺杂杂质重掺杂的漏区，所述第二源区为N型掺杂杂质重掺杂的源区，所述侧墙也形成为N型掺杂杂质重掺杂的侧墙，进而增加侧墙的导电性，使侧墙102与外延层101形成很好的电连接，并且通过该侧墙102还将形成在第一纳米线中的第一漏区和形成在所述第二纳米线中的第二源区电连接。
接着，如图3F所示，还可在形成所述第一漏区和所述第二源区之后，或者在形成所述第一漏区和所述第二源区之前，对所述第一伪栅极结构另一侧的所述第一纳米线和所述第二纳米线进行第二离子注入，以在所述第一纳米线中形成所述第一源区并在所述第二纳米线中形成所述第二漏区。
示例性地，预定形成的第一源区和所述第二漏区的导电类型为P型时，则通过向所述第一纳米线1031和所述第二纳米线1032的预定区域注入P型掺杂杂质，例如硼等，以形成所述第一源区和所述第二漏区，还同时在所述第一纳米线中形成第三源区，所述第一漏区和所述第三源区分别位于所述第二伪栅极结构的两侧，所述第三源区的导电类型也为P型，进一步地，该第二离子注入为掺杂杂质重掺杂的离子注入，以形成掺杂杂质重掺杂的第一源区、第二漏区和第三源区。
示例性地，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤，以活化掺杂杂质。
示例性地，被所述第一伪栅极结构所包围的第一纳米线的部分为沟道区，所述第一源区和所述第一漏区位于第一纳米线1031内的沟道区的两侧，所述沟道区具有与所述第一漏区相反的导电类型。
示例性地，被所述第一伪栅极结构所包围的第二纳米线的部分为另一晶体管的沟道区，例如上拉晶体管的沟道区，所述第二源区和所述第二漏区位于所述第二纳米线1032内的沟道区的两侧，所述沟道区具有与所述第二漏区相反的导电类型。
较佳地，本文中提到的所述沟道区可以均为轻掺杂的。
在一个示例中，对于NTFET，其沟道区可以是本征掺杂、N型轻掺杂(N-)或P型轻掺杂(P-)，较佳地为N型轻掺杂(N-)。
在一个示例中，对于PTFET，其沟道区也可以是本征掺杂、N型轻掺杂(N-)或P型轻掺杂(P-)，较佳地为P型轻掺杂(P-)。
接着，执行步骤五，如图3G所示，沉积第一层间介电层105，以覆盖所述外延层101露出的表面、所述第一纳米线1031、所述第二纳米线1032、所述第一伪栅极结构104以及所述侧墙102。
示例性地，所述侧墙102的顶面低于所述第一伪栅极结构104的顶面。
进一步地，所述第一层间介电层105还覆盖所述第二伪栅极结构。
第一层间介电层105可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第一层间介电层105还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
之后，继续如图3G所示，平坦化所述第一层间介电层105停止于所述第一伪栅极结构104的表面和所述第二伪栅极结构104的表面。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
接着，去除所述第一伪栅极结构和所述第二伪栅极结构，以分别形成第一栅极沟槽和第二栅极沟槽。
其中，去除第一伪栅极结构和第二伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以分别形成第一栅极沟槽和第二栅极沟槽，部分所述第一纳米线和所述第二纳米线以及外延层101从第一栅极沟槽中露出，部分所述第纳米线从所述第二栅极沟槽中露出。
接着，如图3H所示，在所述第一栅极沟槽中形成第一栅极结构106，所述第一栅极结构106设置在所述外延层101的表面上，横跨所述第一纳米线1031和所述第二纳米线1032，并包围部分长度的所述第一纳米线1031和第二纳米线1032。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨所述第一纳米线1031和所述第二纳米线1032的栅极结构，是指第一纳米线1031和所述第二纳米线1032的部分侧面被栅极结构所包围，并且该栅极结构还形成在外延层101的部分表面上。
示例性地，第一栅极结构106可以为金属栅极结构，其中，金属栅极结构包括包围从所述第一栅极沟槽中露出的所述第一纳米线1031和所述第二纳米线1032的侧面的界面层1061、高k介电层、覆盖层、扩散阻挡层、功函数层等，以及位于所述功函数层外侧并横跨所述第一纳米线1031和所述第二纳米线1032，并且包围部分长度的所述第一纳米线1031和第二纳米线1032的栅电极层1062，其中具体的金属栅极结构可以使用本领域技术人员熟知的任何适合的结构和材料，在此不做具体限制。
可以形成界面层(IL)1061的作用是改善高k介电层与半导体衬底之间的界面特性。
IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。
高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。
可选地，高k介电层104的厚度范围为10埃至30埃，也可以为其他适合的厚度，在此不做具体限定。
根据器件的类型选择适用的功函数层，例如P型TFET，则选用P型功函数层，P型功函数层其材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，P型功函数层选用TiN。P型功函数层的厚度范围为10埃至580埃，但并不限于该数值范围。
例如N型TFET，则选用N型功函数层，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。N型功函数层的厚度范围可以为10埃至80埃。
扩散阻挡层也可选择性设置，扩散阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。
栅电极层1062的材料可以选择为但不限于Al、W或者其他适合的薄膜层。
形成金属栅极结构的方法可以采用本领域技术人员熟知的任何适合的方法，在此不做具体限制。
在一个示例中，所述第一源区和所述第一漏区分别位于所述第一栅极结构106两侧的第一纳米线1031中，所述第二源区和所述第二漏区分别位于所述第一栅极结构106两侧的第二纳米线1032中。
进一步地，所述第一漏区和所述第二源区所述第一栅极结构106一侧，所述第一源区和所述第二漏区位于所述第一栅极结构106的另一侧。
在一个示例中，在所述第一漏区和所述第二源区的外侧还设置有第二栅极结构，所述第二栅极结构横跨所述第一纳米线，所述第二栅极结构和所述第一栅极结构分别位于所述侧墙的两侧。
值得一提的是，本发明的所述第一栅极结构106和第二栅极结构109还可以为其他类型的栅极结构，例如栅极结构包括自内而外依次层叠的栅极介电层和栅极层，栅极介电层可以为氧化硅等介电材料，栅极层可以为多晶硅等材料。
接着，如图3I所示，在所述第一层间介电层105以及所述第一栅极结构106的表面形成第二层间介电层107。
第二层间介电层107可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第二层间介电层107还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
可以使用本领域技术人员熟知的任何适合的沉积方法形成所述第二层间介电层107，并在沉积后对所述第二层间介电层107的表面进行例如化学机械研磨的平坦化步骤。
接着，继续如图3I所示，在所述第二层间介电层107中形成栅极接触103，所述栅极接触103电连接所述第一栅极结构106，并形成贯穿所述第二层间介电层107和部分第一层间介电层105的第一接触1081和第二接触1082，所述第一接触1081电连接所述第一源区，所述第二接触1082电连接所述第二漏区。
在一个示例中，还包括在第二层间介电层中形成与所述第二栅极结构电连接的另一栅极接触(未示出)，在所述第三源区上形成与该第三源区电连接的接触1084，如图2所示。
进一步地，所述第一接触、所述第二接触和所述栅极结构均包括形成在接触开口的底部和侧壁上的扩散阻挡层，例如氮化钛等，以及填充所述接触孔开口的金属层，例如W、Cu等。
形成上述接触的方法可以使用本领域技术人员熟知的任何适用的方法，在此不做具体赘述。
至此完成了对本发明的半导体器件的制造方法的关键步骤的解释和说明，对于完整的制备工艺还包括其他的步骤，在此不做一一赘述。
综上所述，通过本发明的制造方法形成的半导体器件包括上拉晶体管、下拉晶体管和传输门晶体管，下拉晶体管例如为水平(horizontal)N型TFET，该水平N型TFET包括形成在第一纳米线中的第一源区和第一漏区以及所述第一栅极结构；上拉晶体管例如为水平P型TFET，该水平P型TFET包括形成在第二纳米线中的第二源区和第二漏区以及所述第一栅极结构；传输门晶体管例如为水平N型TFET，该水平N型TFET包括第二栅极结构，以及形成在所述第一纳米线中的第一漏区和所述第三源区。所述下拉晶体管的第一漏区和上拉晶体管的第二源区之间通过所述侧墙以及外延层实现电连接，而无需使用额外的接触，因此结构简单。并且本发明的半导体器件使用水平TFET作为上拉晶体管、下拉晶体管和传输门晶体管，可以有效的降低Vdd以及器件漏电流，使SRAM存储器的性能更高。
进一步地，本发明的新设计的SRAM包括的水平TFET为水平TFET(111)，其中(111)是指，SRAM的上拉晶体管、下拉晶体管和传输门晶体管分别包括一根纳米线。
本发明的制造方法使所述第一漏区和所述第二源区之间通过所述第一外延层电连接，以实现上拉晶体管和下拉晶体管的电连接，无需再额外使用接触来实现第一漏区和第二源区之间的连接，因此显著增加了工艺过程裕度，尤其是与源漏区接触相关的工艺过程裕度，并且降低了器件的Vdd以及漏电流，提高了器件的性能。
实施例三
本发明还提供了一种电子装置，包括实施例一所述的半导体器件，所述半导体器件根据实施例二所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图5示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件包括：
半导体衬底；
外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；
第一纳米线，悬空设置在所述外延层的上方；
第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；
第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有第二导电类型，所述第一漏区具有所述第一导电类型；
第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第一导电类型，所述第二漏区具有所述第二导电类型，
其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (24)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；
第一纳米线，悬空设置在所述外延层的上方；
第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；
第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有第二导电类型，所述第一漏区具有所述第一导电类型；
第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第一导电类型，所述第二漏区具有所述第二导电类型，
其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底具有所述第二导电类型。
3.如权利要求1或2所述的半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
4.如权利要求1所述的半导体器件，其特征在于，还包括：
侧墙，所述侧墙设置在所述第一漏区和所述第二源区的外侧并与所述第一漏区和所述第二源区相邻接，所述侧墙具有与所述第一漏区和所述第二源区相同的导电类型，所述侧墙底部位于所述外延层的表面，以使所述第一漏区和所述第二源区之间通过所述外延层电连接。
5.如权利要求1所述的半导体器件，其特征在于，还包括：
第一栅极结构，设置在所述外延层的表面，横跨所述第一纳米线和所述第二纳米线，并包围部分长度的所述第一纳米线和第二纳米线。
6.如权利要求5所述的半导体器件，其特征在于，
在未与所述外延层电连接的所述第一源区上设置有第一接触，所述第一接触与所述第一源区电连接；
在未与所述外延层电连接的所述第二漏区上设置有第二接触，所述第二接触电连接所述第二漏区；
在所述第一栅极结构上设置有与所述第一栅极结构电连接的栅极接触。
7.如权利要求5所述的半导体器件，其特征在于，所述第一漏区和所述第二源区位于所述第一栅极结构一侧，所述第二漏区和所述第一源区位于所述第一栅极结构的另一侧。
8.如权利要求1所述的半导体器件，其特征在于，还包括：
在所述第一漏区和所述第二源区的外侧还设置有第二栅极结构，所述第二栅极结构横跨所述第一纳米线；
在所述第一纳米线中还设置有第三源区，所述第一漏区和所述第三源区分别位于所述第二栅极结构的两侧。
9.如权利要求1所述的半导体器件，其特征在于，所述第一纳米线的数量大于或等于1，并且相邻的所述第一纳米线间隔设置。
10.如权利要求1所述的半导体器件，其特征在于，所述外延层为掺杂杂质重掺杂的外延层。
11.如权利要求5所述的半导体器件，其特征在于，所述第一栅极结构包围的所述第一纳米线的部分具有所述第二导电类型，所述第一栅极结构包围的所述第二纳米线的部分具有所述第一导电类型。
12.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成覆盖所述半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型；
在所述第一外延层的上方形成悬空设置的第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线间隔设置；
在所述第一纳米线中形成第一源区和第一漏区，在所述第二纳米线中形成第二源区和第二漏区，所述第一漏区和所述第二源区具有所述第一导电类型，所述第二漏区和所述第一源区具有第二导电类型，
其中，所述第一漏区和所述第二源区之间通过所述第一外延层电连接。
13.如权利要求12所述的制造方法，其特征在于，形成所述第一纳米线和所述第二纳米线的方法包括以下步骤：
在所述第一外延层的表面上形成第二外延层；
在所述第二外延层预定用于形成第一纳米线的部分内形成第一阱区，所述第一阱区具有所述第二导电类型，在所述第二外延层预定用于形成第二纳米线的部分内形成第二阱区，所述第二阱区具有所述第一导电类型；
对所述第二外延层进行蚀刻，以形成所述第二纳米线、所述第一纳米线和侧墙，所述侧墙横跨所述第一纳米线和所述第二纳米线，并且所述侧墙的底部位于所述第一外延层的表面。
14.如权利要求13所述的制造方法，其特征在于，在形成所述第二纳米线之后，形成所述第一源区和所述第一漏区之前，还包括以下步骤：
形成横跨所述第一纳米线和所述第二纳米线的第一伪栅极结构。
15.如权利要求14所述的制造方法，其特征在于，在形成所述第一源区和所述第一漏区以及所述第二源区和第二漏区的方法包括以下步骤：
对所述第一伪栅极结构一侧的所述第一纳米线、所述第二纳米线以及所述侧墙进行第一离子注入，以在所述第一纳米线中形成所述第一漏区和在所述第二纳米线中形成所述第二源区，并使所述侧墙具有和所述第一漏区和第二源区相同的导电类型；
在形成所述第一漏区和所述第二源区之后，或者在形成所述第一漏区和所述第二源区之前，对所述第一伪栅极结构另一侧的所述第一纳米线和所述第二纳米线进行第二离子注入，以在所述第一纳米线中形成所述第一源区并在所述第二纳米线中形成所述第二漏区。
16.如权利要求15所述的制造方法，其特征在于，在所述第一离子注入之前，还包括在预定形成第一漏区和第二源区的所述第一纳米线和所述第二纳米线中形成凹槽，再在所述凹槽中形成应力外延层的步骤。
17.如权利要求14所述的制造方法，其特征在于，在形成所述第二源区和所述第二漏区之后，还包括以下步骤：
沉积第一层间介电层，以覆盖所述第一外延层露出的表面、所述第一纳米线、所述第二纳米线、所述第一伪栅极结构以及所述侧墙；
平坦化所述第一层间介电层停止于所述第一伪栅极结构的表面；
去除所述第一伪栅极结构，以形成第一栅极沟槽；
在所述第一栅极沟槽中形成第一栅极结构，所述第一栅极结构设置在所述第一外延层的表面上，横跨所述第一纳米线和所述第二纳米线，并包围部分长度的所述第一纳米线和第二纳米线。
18.如权利要求17所述的制造方法，其特征在于，在形成所述第一栅极结构之后，还包括以下步骤：
在所述第一层间介电层以及所述第一栅极结构的表面形成第二层间介电层；
在所述第二层间介电层中形成栅极接触，所述栅极接触电连接所述第一栅极结构，并形成贯穿所述第二层间介电层和部分第一层间介电层的第一接触和第二接触，所述第一接触电连接所述第一源区，所述第二接触电连接所述第二漏区。
19.如权利要求12所述的制造方法，其特征在于，所述半导体衬底具有所述第二导电类型。
20.如权利要求12所述的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
21.如权利要求17所述的制造方法，其特征在于，还包括：
在形成所述第一伪栅极结构的同时形成横跨所述第一纳米线的第二伪栅极结构，所述第一伪栅极结构和所述第二伪栅极结构间隔设置，并且分别位于所述侧墙的两侧；
在形成所述第一源区和所述第二漏区时，还同时在所述第一纳米线中形成第三源区，所述第一漏区和所述第三源区分别位于所述第二伪栅极结构的两侧；
在去除所述第一伪栅极结构的同时去除所述第二伪栅极结构，以形成第二伪栅极沟槽；
在形成所述第一栅极结构的同时在所述第二伪栅极沟槽中形成第二栅极结构。
22.如权利要求12所述的制造方法，其特征在于，所述第一纳米线的数量大于或等于1，并且相邻的所述第一纳米线间隔设置。
23.如权利要求12所述的制造方法，其特征在于，所述第一外延层为掺杂杂质重掺杂的外延层。
24.一种电子装置，其特征在于，所述电子装置包括如权利要求1至11之一所述的半导体器件。
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