JP2009081418A - コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法 - Google Patents
コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法 Download PDFInfo
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Abstract
【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。
【解決手段】コンパイラブルメモリマクロ1は、最低限必要な複数の基本的機能を提供する一般ブロックA〜Eと、一般ブロックA〜Eの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるVSSレベル昇圧回路14とを備える。一般ブロックA〜Eは、予め決められた配置規則に従って配置されている。VSSレベル昇圧回路14は、配置規則に従って一般ブロックA〜Eが配置された際に生じるデッドスペースDSに、配置されている。
【選択図】図2
【解決手段】コンパイラブルメモリマクロ1は、最低限必要な複数の基本的機能を提供する一般ブロックA〜Eと、一般ブロックA〜Eの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるVSSレベル昇圧回路14とを備える。一般ブロックA〜Eは、予め決められた配置規則に従って配置されている。VSSレベル昇圧回路14は、配置規則に従って一般ブロックA〜Eが配置された際に生じるデッドスペースDSに、配置されている。
【選択図】図2
Description
本発明は、メモリマクロ、半導体記憶回路、半導体集積回路、及び半導体記憶回路の構成方法に関し、より特定的には、コンパイル可能なメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法に関する。
近年、SRAM(Static Random Access Memory)やPLL(Phase−Locked Loop)、インターフェイス回路などの機能ブロックをライブラリとして予め準備しておき、準備された機能ブロックを組み合わせることによって、半導体集積回路を設計する手法(階層型設計手法)が採用されることが多い。階層型設計手法を用いれば、ライブラリに予め準備されている機能ブロックを用いて半導体集積回路を設計すればよいので、設計が効率化され、設計期間の短縮やコスト低減、多品種少量対応、待機簿論理実現、設計の自動化などが実現される。このような機能ブロックは、マクロと呼ばれる。SRAM等の従来のメモリマクロの機能的構成は、たとえば、特許文献1の図13及び図14に例示されている。
図22は、SRAM等の従来のメモリマクロ900の機能的構成の一例を示すブロック図である。メモリマクロ900は、制御ブロック901と、ワードドライバブロック902と、データ入出力ブロック903と、メモリセルアレイブロック904とを備える。
制御ブロック901は、アドレスバッファ905と、制御部906と、アドレスドライバ907とを含む。アドレスバッファ905は、入力されるアドレス信号を一時記憶すると共に、制御部906からの指示に従って、当該アドレス信号をアドレスドライバ907に入力する。制御部906は、外部から入力される制御信号及び外部クロックに従って動作し、アドレスバッファ905、ワードドライバブロック902、及びデータ入出力ブロック903の動作を制御する。アドレスドライバ907は、アドレスバッファ905からのアドレス信号を、ロウアドレスとカラムアドレスとに分解し、ロウアドレスをロウレコーダ908に入力し、カラムアドレスをカラムセレクタ914に入力する。
ワードドライバブロック902は、ロウデコーダ908と、ワードドライバ909とを含む。ロウデコーダ908は、アドレスドライバ907からのロウアドレスに従って、対応するワード線を選択する。ワードドライバ909は、ロウデコーダ908によって選択されたワード線を駆動させる。
データ入出力ブロック903は、データI/O部910と、ライトバッファ911と、センスアンプ912と、ライトコントローラ913と、カラムセレクタ914と、プリチャージ回路915とを含む。ライトコントローラ913は、書き込みを制御し、選択されたビット線に、書き込むべきデータを書き込む。カラムセレクタ914は、カラムアドレスに基づいてビット線を選択し、選択されたビット線のデータを読み出し、あるいは、選択されたビット線にデータを書き込む。プリチャージ回路915は、ビット線をプリチャージする。
メモリセルアレイブロック904は、メモリセルアレイ916を含む。メモリセルアレイ916は、マトリックス状に配置された複数のメモリセルを含む。ワードドライバ909によって選択されたワード線が駆動され、カラムセレクタ914によって選択されたビット線が駆動されることによって、ある一つのメモリセル917が選択され、データの読み出し又は書き込みが行われる。書き込まれるべきデータは、データI/O部910、ライトバッファ911、ライトコントローラ913、及びカラムセレクタ914を介して、対応するメモリセルに記憶される。読み出されたデータは、カラムセレクタ914、ライトコントローラ913、センスアンプ912、及びデータI/O部910を介して、出力される。
このように、メモリマクロ900は、制御ブロック901、ワードドライバブロック902、データ入出力ブロック903、及びメモリセルアレイブロック904といった、複数のブロックを組み合わせることによって実現される。
記憶容量を増減させたい場合、メモリセルアレイ916の規模を記憶容量に応じて増減させ、メモリセルアレイ916の規模に応じて、制御ブロック901、ワードドライバブロック902、及びデータ入出力ブロック903を配置するようにすればよい。すなわち、各ブロックを構成する回路の最小パターンを予め用意しておき、記憶容量に応じて、当該最小パターンを組み合わせるようにすれば、記憶容量に応じたメモリマクロを比較的容易に設計することができる。ワード×ビットの範囲に応じて、最小パターンを組み合わせて、メモリマクロを構成する方法は、コンパイルド方式と呼ばれる。コンパイルド方式によって構成されたメモリマクロのことを、コンパイラブルメモリマクロという。コンパイルド方式によるメモリマクロの構成方法は、メモリマクロの設計コストの低減に役立つ。コンパイラブルメモリマクロについては、たとえば、特許文献1や特許文献2に開示されている。
このように、コンパイラブルメモリマクロは、余分な記憶容量を提供することなく、必要な記憶容量を提供することができ、多品種少量生産や、設計コストの低減、半導体集積回路の小型化など、極めて有効なものである。
特開2006−268905号公報
特開平8−87885号公報
特開2004−158752号公報
特開平11−204749号公報
特開2004−71000号公報
このように、コンパイラブルメモリマクロは、マクロを構成するために必要な最小パターンを単位としたブロック(一般ブロックという)を組み合わせることによって、実現される。しかし、コンパイラブルメモリマクロにおいても、高速動作や、リーク電流の削減、動作電流の削減等、付加的な機能を追加したいという要求が存在する。しかし、従来のコンパイラブルメモリマクロにおいては、一般ブロックを組み合わせることによって構成されているので、付加的な機能を追加するためには、別途、付加的な機能を有する回路をコンパイラブルメモリマクロ内に設ける必要がある。しかし、近年の半導体集積回路は、より小型化が要求されており、回路規模を増大させることなく、付加的な機能を追加しなければならない。特に、SRAMは、半導体集積回路の中でも、相当の面積を占めており、少しでも回路規模が増大すれば、その結果、半導体集積回路全体の面積が増大してしまい、好ましくない。
従来、半導体集積回路内に、付加的な機能を追加するための提案は様々なされているが、いずれも、回路規模が増大するものであり、そのまま採用することができない。
たとえば、特許文献3には、デッドスペースに他の回路ブロックを配置することが提案されている(特許文献3の段落0058参照)。しかし、特許文献3に係る発明においては、メモリ部の対称性を考慮すると、外部との接続に必要な論理回路やバッファなどを含む接続回路をメモリ部の内部に配置するとかえって面積増を引き起こすので、接続回路がメモリ部の外部に独立して配置されている。すなわち、メモリ部の内部に配置する場合に比べれば、面積増が少なくて済むというだけであり、接続回路を外部に配置することによって、すでに、特許文献3に係る発明は、面積増を引き起こしているのである。その上で、特許文献3は、接続回路がメモリ部から独立して外部に配置された領域にできるデッドスペースに他の回路ブロックを配置することを提案している。特許文献3の段落0056に記載されているように、接続回路を外部に設けることによってデッドスペースができてしまうのは、特許文献3に係る発明が有する欠点であり、できてしまったデッドスペースを有効に活用するために、他の回路ブロックを配置するというだけである。したがって、特許文献3に係る発明は、回路規模を増大させずに付加的な機能を追加するという本発明の目的を根本的に解決するものではない。
特許文献4には、半導体装置内のメモリセルアレイの間に機能回路を設ける構成が提案されているが、回路規模を増大するものである。
特許文献5の図38〜図40には、半導体記憶装置における空き領域の存在が指摘されている。しかし、特許文献5に係る発明は、面積ロスの小さい電源回路を備える半導体記憶装置を提供するものであり、回路規模を増大させずに付加的な機能を追加するという発明ではない。
このように、従来、回路規模を増大させずに、付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路は存在しない。
それゆえ、本発明の目的は、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法を提供することである。
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現される。
本発明によれば、予め定められた配置規則に従って一般ブロックを配置した際に生じるデッドスペースに特殊ブロックが配置されることとなる。したがって、特殊ブロックを配置したとしても、マクロ全体の回路規模は、増大しない。よって、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。コンパイラブルメモリマクロでは、決められた配置規則に従って、一般ブロックを配置しなければならず、設計の自由度は、制限される傾向にある。そのため、設計者は、デッドスペースの存在さえ認識していなかったと予想される。たとえ、デッドスペースの存在に認識することができたとしても、配置規則が決まっている以上、デッドスペースに特殊ブロックを構成しようとする発想は、容易には得られない。なぜなら、特殊ブロックを追加したとすると、全体の配線を見直さなければならず、設計が困難になるからである。本発明では、コンパイラブルメモリマクロに存在するデッドスペースに気付き、そのデッドスペースに回路を配置して特殊ブロックを実現したという点が特徴である。
好ましくは、デッドスペースは、複数存在し、特殊ブロックによる機能は、複数のデッドスペースにそれぞれ配置された回路の集まりによって実現されるとよい。
これにより、デッドスペースの面積が極小で使用価値がなさそうな領域であったとしても、複数のデッドスペースを利用して、特殊ブロックを実現することができる。
好ましくは、各デッドスペースに配置される回路は、少なくともNMOSトランジスタ及び/又はPMOSトランジスタを含み、各NMOSトランジスタ及び/又は各PMOSトランジスタは、制御線で接続されているとよい。
これにより、各デッドスペースへの制御線の配線が実現される。
好ましくは、各NMOSトランジスタ及び/又は各PMOSトランジスタへの電源配線は、ソース電位VSS、電源電位VDD及び基盤電位VBBの3系統であってメッシュ構造となっており、制御線は、電源配線以外のメッシュ配線であるとよい。
これにより、制御線の配線が容易となる。
好ましくは、利用可能なデッドスペースの最小の大きさは、MOSトランジスタ1個分の大きさであるとよい。
本発明では、このような極小のデッドスペースであっても、利用可能である。
好ましくは、特殊ブロックは、少なくとも一種類の一般ブロック全てに基本的機能とは異なる機能を提供するとよい。
これにより、特殊ブロックによる機能が少なくとも一種類の一般ブロック全てに対して提供されることとなるので、特殊ブロックによる機能をマクロ全体に及ぼすことができ、付加価値の高いコンパイラブルメモリマクロが提供されることとなる。
好ましくは、特殊ブロックは、二種類以上の一般ブロック全てに基本的機能とは異なる機能を提供するとよい。
これにより、特殊ブロックによる機能がある二種類以上の一般ブロック全てに対して提供されることとなるので、特殊ブロックによる機能をマクロ全体に及ぼすことができ、付加価値の高いコンパイラブルメモリマクロが提供されることとなる。
好ましくは、特殊ブロックによる機能が提供される一般ブロックと特殊ブロックとは、メッシュ配線によって接続されているとよい。
これにより、特殊ブロックが設けられたとしても、配線方法自体は、従前の配線方法を用いることとなる。よって、特殊ブロックを設けたとしても、半導体の積層方向に対しても回路規模は増大しないこととなる。
好ましくは、複数の一般ブロックは、ワード線のドライバに関する第1の一般ブロックと、メモリセルアレイに関する第2の一般ブロックと、メモリセルアレイに電源を供給するための配線に関する第3の一般ブロックと、メモリマクロ全体の動作を制御するための第4の一般ブロックと、ビット線のドライバに関する第5の一般ブロックとを含み、配置規則として、所定数の第2の一般ブロック毎に第3の一般ブロックが配置されるという規則を用いた場合、第3の一般ブロックと第5の一般ブロックとに囲まれるデッドスペースに配置された回路によって特殊ブロックが実現されるとよい。
第3の一般ブロックと第5の一般ブロックとに囲まれるデッドスペースは、横方向にマクロが伸びた場合、必然的に生じるデッドスペースである。このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
好ましくは、複数の一般ブロックは、ワード線のドライバに関する第1の一般ブロックを含み、特殊ブロックは、第1の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
第1の一般ブロックに、デッドスペースが生じてしまう場合、このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
好ましくは、隣り合う二つの第1の一般ブロックに存在するデッドスペースが向かい合うように、第1の一般ブロックは配置されており、特殊ブロックは、隣り合う二つの第1の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
これにより、二つのデッドスペースが一つにまとまることとなるので、デッドスペース内に配置する特殊ブロックにおいて、トランジスタなどの利用効率を向上させることができる。結果、有用な特殊ブロックを回路規模を増大させることなく提供することができる。
好ましくは、複数の一般ブロックは、ビット線のドライバに関する第5の一般ブロックを含み、特殊ブロックは、第5の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
第5の一般ブロックに、デッドスペースが生じてしまう場合、このデッドスペースを有効に利用して、付加的機能を提供することができるので、回路規模の増大を気にすることなく機能ブロックの配置を行うことができる。よって、極めて有用なコンパイラブルメモリマクロが提供されることとなる。
好ましくは、隣り合う二つの第5の一般ブロックに存在するデッドスペースが向かい合うように、第5の一般ブロックは配置されており、特殊ブロックは、隣り合う二つの第5の一般ブロック内に存在するデッドスペースに配置された回路によって実現されるとよい。
これにより、二つのデッドスペースが一つにまとまることとなるので、デッドスペース内に配置する特殊ブロックにおいて、トランジスタなどの利用効率を向上させることができる。結果、有用な特殊ブロックを回路規模を増大させることなく提供することができる。
好ましくは、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在するとよい。
これにより、特殊ブロックによる機能を安定的に提供することが可能となる。
好ましくは、特殊ブロックは、NMOSトランジスタのソース電位を基盤電位よりも高くするためのVSSレベル昇圧回路を含み、特殊ブロックに接続される一般ブロックに含まれるNMOSトランジスタのソースの電位は、VSSレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられるとよい。
特殊ブロックへの制御信号(HBE信号)を‘H’レベルから‘L’レベルに切り替えることにより、一般ブロックに含まれるNMOSトランジスタのソース電位が昇圧することとなるので、バックバイアス効果により、NMOSトランジスタのリーク電流を削減することができる。その結果、HBE信号を‘L’にしたときの待機電流の低減を図ることができる。
好ましくは、特殊ブロックに接続される一般ブロックは、SRAMのメモリセルアレイに関する機能ブロックであり、当該機能ブロック内のフリップフロップに含まれるNMOSトランジスタのソースの電位は、VSSレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられるとよい。
これにより、書き込み時にはVSSレベル昇圧回路のHBE信号を‘L’レベルにしてVSSレベルを昇圧することによりSRAMメモリセル内のフリップフロップに保持されているデータの反転が行われやすくなる。その結果、書き込み動作を高速にすることが可能になる。
好ましくは、VSSレベル昇圧回路は、NMOSトランジスタのソース及びPMOSトランジスタのドレインが基盤電位VBBに接続され、NMOSトランジスタ及びPMOSトランジスタのゲートが制御線に接続され、NMOSトランジスタのドレイン及びPMOSトランジスタのソースがソース電位VSSに接続された単位回路が1以上接続されることによって実現されるとよい。
これにより、簡易かつ有効なVSSレベル昇圧回路が実現される。特に、一つのデッドスペースに対して、一つのNMOSトランジスタが配置されて、もう一つのデッドスペースに対して、一つのPMOSトランジスタが配置されることによって、単位回路が構成される。そのため、デッドスペースの最小面積は、MOSトランジスタの大きさだけでよい。よって、今まで、デッドスペースと考えられていなかったような極小の領域であっても、有効活用することができる。
好ましくは、特殊ブロックは、電源電位を昇圧するためのVDDレベル昇圧回路を含み、特殊ブロックに接続される一般ブロックに含まれる電源端子は、VDDレベル昇圧回路によって昇圧された電源電位に接続されているとよい。
これにより、マクロ全体又は一部の電源電位が高くなるので、マクロを高速に動作させることが可能となる。
好ましくは、特殊ブロックに接続される一般ブロックは、ビット線のプリチャージ電位を印加するプリチャージ回路を含み、特殊ブロックは、電源電位よりも低いビット線用のプリチャージ電位を発生するプリチャージ電位発生回路を含み、プリチャージ回路は、プリチャージ電位発生回路が発生したプリチャージ電位をビット線に印加するとよい。
これにより、保持されているデータの高速読み出しが実現され、さらに、消費電流を削減することができる。その結果、消費電流の低減や安定動作など、マクロ全体の動作の信頼性などが向上することとなる。
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現される。
また、本発明は、半導体記憶回路を備える半導体集積回路であって、半導体記憶回路は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、最低限必要な複数の基本的機能を提供する複数の一般ブロックと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックとを含み、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックは、配置規則に従って複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現される。
また、本発明は、複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、複数の一般ブロックの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックを配置するステップとを備え、複数の一般ブロックは、予め決められた配置規則に従って配置されており、特殊ブロックと配置するステップでは、配置規則に従って複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、回路を配置することによって特殊ブロックを実現する。
以上、本発明によれば、予め定められた配置規則に従って一般ブロックを配置した際に生じるデッドスペースに特殊ブロックが配置されることとなる。したがって、特殊ブロックを配置したとしても、マクロ全体の回路規模は、増大しない。よって、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法が提供されることとなる。
デッドスペース自体は、予め定めら得た配置規則に従って一般ブロックを配置した場合に、自然と生じる領域であり、特殊ブロックを配置するために、新たに、配置規則を考え直す必要がなく、本発明のコンパイラブルメモリマクロ、半導体記憶回路、及び半導体集積回路の設計は、従前の設計手法の中に取り込むことができる。
特殊ブロックとして、たとえば、VSSレベル昇圧回路やVDDレベル昇圧回路、プリチャージ電位発生回路など、マクロの付加価値を高める機能ブロックを用いることができ、極めて有用である。
本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るコンパイラブルメモリマクロ1の配置構成を示す図である。コンパイラブルメモリマクロ1は、複数の機能ブロックを組み合わせることによって所望の記憶容量を提供することができるコンパイルド式のSRAMマクロである。図1において、コンパイラブルメモリマクロ1は、一般ブロックA,B,C,D,及びEを含む。一般ブロックは、半導体記憶回路を構成するために最低限必要な基本的機能を提供する機能ブロックである。半導体記憶回路を構成するために最低限必要な基本的機能として、たとえば、SRAMの場合、ワード線のドライバに関する機能、メモリセルアレイに関する機能、メモリセルアレイに電源を供給するための配線に関する機能、コンパイラブルメモリマクロ全体の動作を制御するための機能、ビット線のドライバに関する機能がある。
図1は、本発明の第1の実施形態に係るコンパイラブルメモリマクロ1の配置構成を示す図である。コンパイラブルメモリマクロ1は、複数の機能ブロックを組み合わせることによって所望の記憶容量を提供することができるコンパイルド式のSRAMマクロである。図1において、コンパイラブルメモリマクロ1は、一般ブロックA,B,C,D,及びEを含む。一般ブロックは、半導体記憶回路を構成するために最低限必要な基本的機能を提供する機能ブロックである。半導体記憶回路を構成するために最低限必要な基本的機能として、たとえば、SRAMの場合、ワード線のドライバに関する機能、メモリセルアレイに関する機能、メモリセルアレイに電源を供給するための配線に関する機能、コンパイラブルメモリマクロ全体の動作を制御するための機能、ビット線のドライバに関する機能がある。
一般ブロックAは、ワード線のドライバに関する第1の一般ブロックである。一般ブロックBは、メモリセルアレイに関する第2の一般ブロックである。一般ブロックCは、メモリセルアレイに電源を供給するための配線に関する第3の一般ブロックである。一般ブロックDは、コンパイラブルメモリマクロ全体の動作を制御するための第4の一般ブロックである。一般ブロックEは、ビット線のドライバに関する第5の一般ブロックである。
コンパイラブルメモリマクロ1において、一般ブロックA〜Eの配置規則は予め決められている。たとえば、「所定数の一般ブロックBをマトリックス状(図1では、横2×縦4)に配置する」、「マトリックス状に配置された一般ブロックBが横方向(X方向)に伸びる毎に、一般ブロックEを追加する」、「マトリックス状に配置された一般ブロックBが縦方向(Y方向)に伸びる毎に、一般ブロックAを追加する」、「マトリックス状に配置された一般ブロックBの固まりが所定数(図1では2)だけ横方向に伸びた場合、一般ブロックCを配置する」、「一般ブロックAと一般ブロックEとによって挟まれる領域に一般ブロックDを配置する」といった配置規則が予め決められている。
予め決められた配置規則に従って複数の一般ブロックを配置した場合、コンパイラブルメモリマクロ1内に、デッドスペースが生じる場合がある。本発明では、当該デッドスペースに、一般ブロックによって提供される基本的機能とは異なる機能(特殊機能という)を提供する特殊ブロックを配置することとする。特殊ブロックは、複数の一般ブロックの内、少なくとも一つの一般ブロックに対して、特殊機能を提供する。一般ブロックの種類は複数である。特殊ブロックは、ある一種類の一般ブロック(たとえば、一般ブロックB)全てに対して、特殊機能を提供しても良いし、二種類以上の一般ブロック(たとえば、一般ブロックA及びB)全てに対して、特殊機能を提供しても良い。
図1に示す例では、一般ブロックCと一般ブロックEとの間に囲まれた領域(図上、斜線で表記された領域)に、デッドスペースDSが存在する。第1の実施形態では、当該デッドスペースDSに、特殊ブロックが配置される。当該特殊ブロックは、一般ブロックA,B,D,E全てに対して、特殊機能として、VSSレベルの昇圧という機能を提供する。本明細書において、VSSとは、NMOSトランジスタのソース電位のことを示す。
図2は、コンパイラブルメモリマクロ1の機能的構成を示すブロック図である。図2上、一部、一般ブロックB及びCの表記が省略されている箇所があるが、図2に示すコンパイラブルメモリマクロ1の配置構成は、図1に示す配置構成と同様である。一般ブロックAは、ロウデコーダ5と、ロウドライバ6とを含む。一般ブロックBは、マトリックス状に配置された複数のメモリセル7を含む。一般ブロックCは、一般ブロックBに電源を供給するための配線を含む。一般ブロックDは、内部クロックジェネレータ2と、アドレスバッファ3と、アドレスデコーダ4とを含む。一般ブロックEは、プリチャージ回路8と、カラムセレクタ9と、ライトコントローラ10と、センスアンプ11と、ライトバッファ12と、データI/O部13とを含む。
SRAMにおける読み出し及び書き込みの基本的動作は、周知であるので、簡単に説明するに留める。
内部クロックジェネレータ2は、外部からの制御信号及び外部クロックに従って、アドレスバッファ3、アドレスデコーダ4、及び一般ブロックDの動作を制御する。アドレスバッファ3は、外部から入力されたアドレス信号を一時記憶し、内部クロックジェネレータ2からの指示に応じて、アドレス信号をアドレスデコーダ4に入力する。アドレスデコーダ4は、アドレス信号を、ロウアドレスRA及びカラムアドレスCAに分解する。ロウアドレスRAは、各ロウデコーダ5に入力される。カラムアドレスCAは、各カラムセレクタ9に入力される。なお、図2において、カラムアドレスCAをカラムセレクタ9に伝えるための配線は、一部省略されている。
ロウデコーダ5は、ロウアドレスRAに基づいて、選択すべきワード線WLを選択する。ロウドライバ6は、ロウデコーダ5によって選択されたワード線WLを駆動する。
カラムセレクタ9は、カラムアドレスCAに基づいて、選択すべきビット線DT・DBを選択する。ライトコントローラ10は、カラムセレクタ9によって選択されたビット線に、データを書き込むための制御を行う。
読み出し及び書き込み動作時、内部クロックジェネレータ2からのタイミングに従って、プリチャージ回路8は、ビット線をプリチャージする。なお、プリチャージ電位を印加するための配線は図2上省略されている。また、プリチャージ回路8に含まれるイコライザ回路がビット線をショートするように、内部クロックジェネレータ2は、イコライズ信号EOを出力する。カラムセレクタ9によって選択・駆動されたビット線DT・DBとロウドライバ6によって選択・駆動されたワード線WLとが交わるメモリセル7が選択され、読み出し及び書き込みが行われる。書き込むべきデータは、データI/O部13、ライトバッファ12、ライトコントローラ10、及びカラムセレクタ9を介して、ビット線DT・DBに入力される。また、読み出されたデータは、カラムセレクタ9、ライトコントローラ10、センスアンプ11、及びデータI/O部13を介して、出力される。なお、SRAMの読み出し及び書き込みの基本的動作は、上記に限られるものではなく、また、上記基本的動作は本発明を限定するものではない。
デッドスペースDSには、特殊ブロックとして、VSSレベル昇圧回路14が配置されている。VSSレベル昇圧回路14は、コンパイラブルメモリマクロ1内におけるNMOSトランジスタのソース電位を基盤電位VBBよりも高くするための回路である。VSSレベル昇圧回路14は、内部クロックジェネレータ2からの制御信号HBEに応じて動作する。図2に示すように、VSSレベル昇圧回路14からは、VSS配線が伸びている。
当該VSS配線は、一般ブロックA,B,D,及びEに接続され、コンパイラブルメモリマクロ1全体に及ぶので、コンパイラブルメモリマクロ1内におけるメッシュ配線によって実現されるとよい。たとえば、コンパイラブルメモリマクロ1は多層構造になっており、配線用のメタル層が3〜4層存在する。たとえば、最上位のメタル層が、電源電位VDD用の配線、ソース電位VSS用の配線、基盤電位VBB用の配線によって、縦ストライプに配線される。最上位層の下のメタル層が、電源電位VDD用の配線、ソース電位VSS用の配線、基盤電位VBB用の配線によって、横ストライプに配線される。このようにして縦横にメッシュ配線される。VSSレベル昇圧回路14は、縦及び/又は横ストライプ配線を利用して、一般ブロックに接続され、ソース電位VSSを一般ブロックに提供すればよい。なお、制御信号HBEは、たとえば、横ストライプ配線の中に設けられていてもよし、縦ストライプ配線の中に設けられていてもよいし、縦及び横ストライプ配線の中に設けられていてもよいし、縦又は横ストライプ配線が設けられている層に折れ曲がって形成されていてもよい。なお、配線の仕方については、特に本発明を限定するものではない。
VSSレベル昇圧回路14からのVSS配線は、一般ブロックAにおけるロウデコーダ5及びロウドライバ6に含まれるNMOSトランジスタのソースと接続されている。また、VSSレベル昇圧回路14からのVSS配線は、一般ブロックBにおけるメモリセル7に含まれるNMOSトランジスタのソースと接続されている。また、VSSレベル昇圧回路14からのVSS配線は、一般ブロックDにおける内部クロックジェネレータ2、アドレスバッファ3及びアドレスデコーダ4に含まれるNMOSトランジスタのソースと接続されている。さらに、VSSレベル昇圧回路14からのVSS配線は、一般ブロックEにおけるカラムセレクタ9、ライトコントローラ10、センスアンプ11、ライトバッファ12(図2上、配線は省略)、及びデータI/O部13に含まれるNMOSトランジスタのソースと接続されている。
図3は、特殊ブロックに含まれるVSSレベル昇圧回路14と一般ブロックに含まれるNMOSトランジスタ101との一般的な接続関係を示す図である。VSSレベル昇圧回路14は、NMOSトランジスタ102のソース及びPMOSトランジスタ103のドレインが基盤電位VBBに接続され、NMOSトランジスタ102及びPMOSトランジスタ103のゲートが制御信号HBEに接続され、NMOSトランジスタ102のドレイン及びPMOSトランジスタ103のソースがソース電位VSSに接続された単位回路が1以上接続されることによって構成される。図3では、単位回路が3つ接続されている例を示しているが、単位回路の数は、これに限られるものではない。一般ブロックに含まれるNMOSトランジスタ101のソースは、適宜、VSSレベル昇圧回路14から提供されるソース電位VSSに接続されている。
図4は、VSSレベル昇圧回路14の動作を説明するための図である。内部クロックジェネレータ2から出力される制御信号HBEがハイレベルからローレベルに遷移したとき、ソース電位VSSの昇圧が開始する。制御信号HBEがハイレベルの間、NMOSトランジスタ102はオン状態となり、PMOSトランジスタ103はオフ状態となる。したがって、ソース電位VSSは、0.0Vとなる。制御信号HBEがハイレベルからローレベルに遷移すると、図4に示すように、ソース電位VSSが徐々に昇圧する。VDDの電位とPMOSのトランジスタ特性によるが、昇圧後のソース電位VSSは、0.2V〜0.6V程度となる。制御信号HBEがローレベルからハイレベルに遷移すると、NMOSトランジスタ102がオン状態となり、再び、ソース電位VSSが0.0Vとなる。上記の間、電源電位VDDは、たとえば、1.0V〜1.5V程度で一定である。また、基盤電位VBBは、0.0Vで一定である。
このようにして、一般ブロックに含まれるNMOSトランジスタ101のソース電位VSSが基盤電位VBBよりも高くなる。これにより、バックバイアス効果(基盤バイアス効果、バックゲート効果ともいう)が得られる。結果、制御電圧HBEがローレベルの間、NMOSトランジスタ101のリーク電流を削減することが可能となる。このように、VSSレベル昇圧回路14によって、NMOSトランジスタ101のリーク電流を削減という効果を得ることができる。制御信号HBEの動作タイミングは、NMOSトランジス101のリーク電流を削減したい間に、ハイレベルからローレベルに遷移するように、外部からの制御、又は内部クロックジェネレータ2によって、制御されていればよい。
なお、VSSレベル昇圧回路14に含まれるNMOSトランジスタ102のWサイズ(ゲートの奥行き方向の長さ)の合計は、マクロ面積が増大しない範囲でできるだけ大きい方がよい。NMOSトランジスタ102のWサイズの合計が大きい方が、ソース電位が安定するからである。
以下、一般ブロックにおけるNMOSトランジスタのソースとVSSレベル昇圧回路14との接続について、具体的に例示説明する。
図5は、一般ブロックAに含まれるロウデコーダ5及びロウドライバ6の一部を示す回路図である。図5では、ダイナミック形NOR論理によるロウデコーダ5及びロウドライバ6が一例として示されている。また、簡単のため、アドレス信号は、2ビットの(ai,aj)としている。入力アドレス信号(ai,aj)を全て0Vにした状態で、NMOSトランジスタ203のゲートRPにプリチャージ信号を印加して、出力ノードXiを電源電位VDDにプリチャージする。次に、アドレス信号(ai,aj)が確定すると、NMOSトランジスタ201及び202のオンオフによって、出力ノードは放電されるか、プリチャージ電位のままであるかが決まる。これによって、出力ノードXiの選択、すなわちワード線WLの選択が行われることになる。出力ノードXiの選択が確定した後に、高電圧のパルスRXがNMOSトランジスタ205を介してワード線WLに印加される。出力ノードXiの選択に応じて、NMOSトランジスタ204を介して、NMOSトランジスタ205のゲートのオンオフが決まるので、結果、ワード線WLにパルス電圧が出力されるか否かが決まり、ワード線WLが駆動することとなる。なお、ロウデコーダ5の構成として、ダイナミックNAND形論理が用いられてもよい。また、ロウデコーダ5の構成として、プリデコーダ式が用いられてもよい。ロウデコーダ5及びロウドライバ6の回路構成は、特に限定されるものではない。
図5に示すように、ロウデコーダ5に含まれるNMOSトランジスタ201及び202のソースに、VSSレベル昇圧回路14からのソース電位VSSが接続されている。このような場合、リーク電流が問題になるタイミング、たとえば、出力ノードXiがプリチャージされるタイミングで、制御信号HBEがハイレベルからローレベルに遷移するようにして、ソース電位VSSが昇圧されるとよい。なお、ソース電位VSSが昇圧されるタイイングはこれに限られるものではない。
図6は、一般ブロックBに含まれるメモリセル7の一例を示す回路図である。図6では、CMOS形のSRAMメモリセルが一例として示されている。メモリセル7は、PMOSトランジスタ303とNMOSトランジスタ305とによるインバータ、PMOSトランジスタ304とNMOSトランジスタ306とによるインバータ、及びトランスファーゲートとなるNMOSトランジスタ301,302を含む。二つのインバータでフリップフロップが構成されて、データの保持が可能となる。
メモリセル7の読み出し動作及び書き込み動作は、ビット線DT及びDBのプリチャージから始まる。ここでは、プリチャージ電位は、電源電位VDDであるとする。プリチャージと同時に、イコライザ回路がビット線をショートして、左右のビット線DT及びDBを同電位にする。
データの保持状態において、ビット線DT及びDBは、共にハイレベルとなっている。
データの書き込み時、ビット線DT又はDBは、書き込むデータに応じて、ハイレベル又はローレベルとなる。たとえば、ビット線DTがローレベル、ビット線DBがハイレベルとなる。このとき、NMOSトランジスタ301,302のゲートが開くと、フリップフロップのノードN1,N2の電位が変化して、データの書き込みが行われる。
データの読み出し時、ビット線DT及びDBは、共にハイレベルにプリジャージされている。その状態で、NMOSトランジスタ301,302のゲートが開くと、フリップフロップのノードN1,N2の電位によって、ビット線DT又はDBの電位が変化する。この電位の変化が、読み出しデータとなる。
図6に示す例では、フリップフロップに含まれるNMOSトランジスタ305,306のソースがVSSレベル昇圧回路14からのソース電位VSSに接続されている。たとえば、データ保持状態において、ソース電位VSSが昇圧されれば、NMOSトランジスタ305,306のリーク電流を削減することができる。
また、データの書き込み時において、ソース電位VSSが昇圧されれば、メモリセル7への書き込みが高速に行われる。たとえば、ノードN1がハイレベルで、ノードN2がローレベルで保持されていた場合に、ビット線DTがローレベルとなり、ビット線DBがハイレベルとなって、書き込みが行われたとする。この場合、ノードN1の電位は、ハイレベルからローレベルに反転する。ノードN2の電位は、ローレベルからハイレベルに反転する。これによって、書き込みが行われる。データの書き込み時において、NMOSトランジスタ305,306のソース電位VSSが昇圧されれば、ノードN1の電位は、ソース電位VSSが昇圧した分だけ下がることとなる。また、ノードN2の電位は、ソース電位VSSが昇圧した分だけ上がることとなる。したがって、ノードN1及びN2の反転が高速に行われることとなる。
図7は、一般ブロックEに含まれるライトコントローラ10及びカラムセレクタ9の一部を示す回路図である。図7に示した回路は、あくまでも一例に過ぎず、これに限られるものではない。また、簡単のため、カラム選択信号は、2ビットの(YSELi,YSELj)としている。カラム選択信号によって、NMOSトランジスタ401及び402又はNMOSトランジスタ403及び404がオンとなり、ビット線DTi及びDBi又はビット線DTj及びDBjが選択される。
データの読み出し時、センス活性化信号SEによって、NMOSトランジスタ405及び406がオンとなり、選択されたビット線にチャージされている電位が、センスアンプ11へと放電される。データの読み出し時、enable信号に基づいて、ライトコントローラ10内のトライステートインバータ407及び408は、ハイインピーダンスとなるように、制御される。これにより、読み出されたデータは、センスアンプ11へと確実に放電される。センス活性化信号SE及びenable信号は、たとえば、内部クロックジェネレータ2から入力される。
データの書き込み時、enable信号に基づいて、ライトコントローラ10内のトライステートインバータ407及び408は、ハイインピーダンス状態が解除される。ライトバッファ12からのデータは、トライステートインバータ407、並びにトライステートインバータ408及びインバータ410を介して、ビット線及びワード線によって選択されたメモリセル7にチャージされる。
図7に示すように、ライトコントローラ10内のトライステートインバータ407及び408並びにインバータ409及び410に含まれるNMOSトランジスタのソースが、VSSレベル昇圧回路14から提供されるソース電位VSSに接続されている。これにより、ライトコントローラ10内のNMOSトランジスタのリーク電流を削減することができる。たとえば、読み出し時に、ソース電位VSSを昇圧することによって、トライステートインバータ407及び408並びにインバータ409及び410に含まれるNMOSトランジスタのリーク電流を削減することができる。
また、図7には図示されていないが、たとえば、カラムセレクタ9内の論理回路に含まれるNMOSトランジスタのソースが、VSSレベル昇圧回路14から提供されるソース電位VSSに接続されている。これにより、カラムセレクタ9内のNMOSトランジスタのリーク電流を削減することができる。なお、ライトコントローラ10及びカラムセレクタ9の具体的な回路としては、周知のあらゆる回路が適用可能である。
図8は、記憶容量を増大するために、一般ブロックの規模が増加したときのブロック配置を示す図である。図8に示すように、記憶容量を増大する場合、一般ブロックBを横方向(X方向)に伸ばしていく方法、及び/又は、一般ブロックBを縦方向(Y方向)に伸ばしていく方法が採用される。記憶容量が増大したとしても、デッドスペースDSに設けられる特殊ブロックと一般ブロックとは、一定の割合で存在するように設計するとよい。ここでいう割合とは、VSSレベル昇圧回路14の単位回路一つ当たりに接続されている一般ブロックに存在するNMOSトランジスタの数のことをいう。たとえば、VSSレベル昇圧回路14に単位回路がm個存在し、VSSレベル昇圧回路14から提供されるソース電位VSSに接続されている一般ブロック内のNMOSトランジスタがn個である場合、特殊ブロックと一般ブロックとの割合は、n/mであるとする。割合n/mを記憶容量の増大に関係なく一定にすることによって、NMOSトランジスタのリーク電流削減という効果を安定的に得ることが可能となる。
一般的に、記憶容量の増大と共に、一般ブロックBは横方向に伸びることが多いので、それに伴って、デッドスペースDSも増える。よって、一般ブロックBが横方向に伸びる場合、VSSレベル昇圧回路14の単位回路も、新たに増えたデッドスペースDSに配置すればよいので、割合n/mを一定に保つことは容易である。もし、一般ブロックBが縦方向に伸びた場合、デッドスペースDSの領域が足らなくなる可能性があるので、その場合は、VSSレベル昇圧回路14に接続されるNMOSトランジスタの数を減らす(すなわち、nを減らす)ことによって、割合n/mを一定に保つことができる。nの数が増えた場合、供給すべきソース電位VSSを安定させる必要があるので、mの数も増やした方が好ましいので、割合n/mを一定に保つ、すなわち、特殊ブロックによる特殊機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましい。ただし、これは、本発明を限定するものではない。
このように、第1の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックCと一般ブロックEとに囲まれたデッドスペース内に、VSSレベル昇圧回路14を設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるVSSレベル昇圧を提供することができる。
(第2の実施形態)
図9は、本発明の第2の実施形態に係るコンパイラブルメモリマクロ1aの機能的構成を示すブロック図である。図9において、第1の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第2の実施形態に係るコンパイラブルメモリマクロ1aでは、デッドスペースDSに、特殊ブロックとして、VDDレベル昇圧回路14aが配置されている。
図9は、本発明の第2の実施形態に係るコンパイラブルメモリマクロ1aの機能的構成を示すブロック図である。図9において、第1の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第2の実施形態に係るコンパイラブルメモリマクロ1aでは、デッドスペースDSに、特殊ブロックとして、VDDレベル昇圧回路14aが配置されている。
VDDレベル昇圧回路14aは、コンパイラブルメモリマクロ1aの電源電位VDDを昇圧するための回路である。VDDレベル昇圧回路14aは、内部クロックジェネレータ2aからの制御信号VUCKに応じて動作する。図9に示すように、VDDレベル昇圧回路14aからは、VDD2配線が伸びている。当該VDD2配線は、一般ブロックA,B,D,及びEに接続され、コンパイラブルメモリマクロ1a全体に及ぶので、コンパイラブルメモリマクロ1a内におけるメッシュ配線によって実現されるとよい。
VDDレベル昇圧回路14aからのVDD2配線は、一般ブロックAにおけるロウデコーダ5及びロウドライバ6に含まれるVDD端子に接続されている。また、VDDレベル昇圧回路14aからのVDD2配線は、一般ブロックBにおけるメモリセル7に含まれるVDD端子に接続されている。また、VDDレベル昇圧回路14aからのVDD2配線は、一般ブロックDにおける内部クロックジェネレータ2a、アドレスバッファ3及びアドレスデコーダ4におけるVDD端子に接続されている。さらに、VDDレベル昇圧回路14aからのVDD2配線は、一般ブロックEにおけるカラムセレクタ9、ライトコントローラ10、センスアンプ11、ライトバッファ12(図9上、配線は省略)、及びデータI/O部13におけるVDD端子に接続されている。
図10は、特殊ブロックに含まれるVDDレベル昇圧回路14aの構成を示す回路図である。VDDレベル昇圧回路14aは、ポンピング容量501,502と、インバータ503と、PMOSトランジスタ504,505と、NMOSトランジスタ506,507とを含む。NMOSトランジスタ506のドレインとNMOSトランジスタ507のドレインとは、電源電位VDDに接続されている。NMOSトランジスタ506のゲートは、PMOSトランジスタ505のゲート及びPMOSトランジスタ504のソースに接続されている。NMOSトランジスタ507のゲートは、PMOSトランジスタ504のゲート及びPMOSトランジスタ505のソースに接続されている。PMOSトランジスタ504のドレインとPMOSトランジスタ504のドレインとは、VDD2配線に接続されている。PMOSトランジスタ504のソースは、NMOSトランジスタ507のソースと接続され、ポンピング容量501を介して、制御信号VUCKと接続される。PMOSトランジスタ505のソースは、NMOSトランジスタ506のソースと接続され、ポンピング容量502及びインバータ503を介して、制御信号VUCKと接続される。
図11は、VDDレベル昇圧回路14aの動作を示すタイミングチャートである。制御信号VUCKのパルスがハイレベルになると、ポンピング容量501の図10上左側の電位が0Vから1.2Vに上がる。これにより、ポンピング容量502の図10上右側の電位が元々1.2Vであったのに対して、一瞬、少しだけ上昇する。上昇した電位によって、NMOSトランジスタ506を介して、ポンピング容量502に電荷の一部が移送する。同様にして、ポンピング容量501にも、ポンピング容量502からの系統の電荷が一部移送する。よって、制御信号VUCKのパルスがハイレベルになることによって、電源電位VDD2が少し上昇することとなる。これが、繰り返されることにより、電源電位VDD2が徐々に上昇して、ある一定の電位(ここでは、1.65V)にまで、電源電位VDDが昇圧されることとなる。
図12は、特殊ブロックに含まれるVDDレベル昇圧回路14aと一般ブロックに含まれるトランジスタとの一般的な接続関係を示す図である。図12に示すように、VDDレベル昇圧回路14aによって昇圧された電源電位VDD2は、一般ブロックに含まれる電源端子VDDに接続される。これにより、一般ブロックの電源電位の昇圧が可能となる。一般ブロックの電源電位が昇圧されることによって、一般ブロックを高速に動作させることが可能となる。
図12では、VDDレベル昇圧回路14aが1つ接続されている例を示しているが、VDDレベル昇圧回路14aの数は、これに限られるものではない。一般ブロックの電源電位を安定させるためにも、VDDレベル昇圧回路14aによる機能の提供を受ける一般ブロックの数に応じて、VDDレベル昇圧回路14aの数も増加すればよい。第2の実施形態においても、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましいが、これに限定されるものではない。また、VDDレベル昇圧回路14aに含まれるトランジスタのWサイズを大きくすることによって、電源電位を安定的に供給することも可能である。
以下、一般ブロックにおける電源端子VDDとVDDレベル昇圧回路14aとの接続について、具体的に例示説明する。
図13は、一般ブロックAに含まれるロウデコーダ5及びロウドライバ6の一部を示す回路図である。図13において、図5に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図13に示すように、第2の実施形態では、電源端子VDDに、VDDレベル昇圧回路14aから提供される電源電位VDD2が接続されている。これにより、電源電位の昇圧が行われる。ロウデコーダ5及びロウドライバ6の電源電位を昇圧することによって、高速動作が可能となる。
図14は、一般ブロックBに含まれるメモリセル7の一例を示す回路図である。図14において、図6に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図14に示すように、第2の実施形態では、電源端子VDDに、VDDレベル昇圧回路14aから提供される電源電位VDD2が接続されている。これにより、電源電位の昇圧が行われる。メモリセル7の電源電位を昇圧することによって、高速動作が可能となる。
図15は、一般ブロックEに含まれるライトコントローラ10及びカラムセレクタ9の一部を示す回路図である。図15において、図7に示す部分と同様の部分については、同一の参照符号を付し説明を省略する。図15に示すように、第2の実施形態では、ライトコントローラ10における電源端子VDDに、VDDレベル昇圧回路14aから提供される電源電位VDD2が接続されている。これにより、電源電位の昇圧が行われる。なお、図示されていないが、カラムセレクタ9における電源端子VDDにも、同様に、VDDレベル昇圧回路14aから提供される電源電位VDD2が接続されている。ライトコントローラ10及びカラムセレクタ9の電源電位を昇圧することによって、高速動作が可能となる。
第2の実施形態において、昇圧された電源電位VDD2を適切に得るために、好ましくは、電源電位VDD2をフィードバックループによって所望の電圧に安定させる手法がとられるとよい。図16は、電源電位VDD2を所望の電圧に安定させるための構成を示すブロック図である。図16に示すように、電源電位VDD2を所望の電圧に安定させるために、内部クロックジェネレータ2aは、比較部601と、分周回路602とを含むとよい。
VDDレベル昇圧回路14aから出力された電源電位VDD2は、比較部601に入力される。比較部601は、基準電圧に基づいて、電源電位VDD2がどの程度昇圧されたかを検出し、検出結果を分周回路602に入力する。分周回路602は、基準クロックの周波数を変更して、パルス信号である制御信号VUCKを出力する。分周回路602は、比較部601からの検出結果に基づいて、制御信号VUCKの周期を調整する。電源電位VDD2が所望の電圧よりも低いのであれば、分周回路602は、制御信号VUCKの周期を短くする。一方、電源電位VDD2が所望の電圧よりも高いのであれば、分周回路602は、制御信号VUCKの周期を長くする。このフィードバックループにより、電源電位VDD2が所望の電圧に安定するように、内部クロックジェネレータ2aは、制御信号VUCKを出力することができる。
このように、第2の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックCと一般ブロックEとに囲まれたデッドスペース内に、VDDレベル昇圧回路14aを設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるVDDレベル昇圧を提供することができる。
なお、第2の実施形態においても、第1の実施形態と同様の変形が考えられる。
(第3の実施形態)
図17は、本発明の第3の実施形態に係るコンパイラブルメモリマクロ1bの機能的構成を示すブロック図である。図17において、第1の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第3の実施形態に係るコンパイラブルメモリマクロ1bでは、デッドスペースDSに、特殊ブロックとして、VDD/2レベル発生回路14bが配置されている。
図17は、本発明の第3の実施形態に係るコンパイラブルメモリマクロ1bの機能的構成を示すブロック図である。図17において、第1の実施形態と同様の部分については、同一の符号を付し、説明を省略する。第3の実施形態に係るコンパイラブルメモリマクロ1bでは、デッドスペースDSに、特殊ブロックとして、VDD/2レベル発生回路14bが配置されている。
VDD/2レベル発生回路14bは、ビット線DT,DB用のプリチャージ電位を発生するためのプリチャージ電位発生回路である。VDD/2レベル発生回路14bが発生するプリチャージ電位は、電源電位よりも低い。ここでは、プリチャージ電位は、電源電位VDDの1/2であるVDD/2であるとする。
図17に示すように、VDD/2レベル発生回路14bからは、VDD/2配線が伸びている。当該VDD/2配線は、一般ブロックE内のプリチャージ回路8に接続されている。当該接続は、メッシュ配線によって実現されていてもよいし、一般ブロックE内に存在するVDD配線の一部を流用してもよい。
VDD/2レベル発生回路14bは、内部クロックジェネレータ2bからの制御信号CSに基づいて、プリチャージ電位を発生する。内部クロックジェネレータ2bは、ビット線のプリチャージ時に、プリチャージ電位が発生するように、制御信号CSを出力する。プリチャージ回路8は、プリチャージ電位VDD/2を利用して、ビット線DT,DBをプリチャージする。プリチャージ電位をVDD/2付近とすることによって、メモリセル7内のフリップフロップに蓄えられた電荷からビット線DT,DB間の電位差を高速に拡大することができるので、メモリセル7の高速読み出しが可能となる。
図18は、VDD/2レベル発生回路14bの構成を示す回路図である。VDD/2レベル発生回路14bは、抵抗701,706と、PMOSトランジスタ702,704,708と、NMOSトランジスタ703,705,707とを含む。PMOSトランジスタ702のソースは、抵抗701を介して、電源電位VDDに接続される。PMOSトランジスタ702のドレインは、NMOSトランジスタ703のドレイン及びゲートと接続される。NMOSトランジスタ703のソースは、PMOSトランジスタ704のソースと接続される。NMOSトランジスタ703のゲートとNMOSトランジスタ707のゲートとが接続される。NMOSトランジスタ707のドレインは、電源電位VDDに接続される。NMOSトランジスタ707のソースとPMOSトランジスタ708のソースとは、PMOSトランジスタ702のゲート及びNMOSトランジスタ706のゲートと接続される。この接続点が、プリチャージ電位VDD/2となる。PMOSトランジスタ704のゲートは、PMOSトランジスタ708のゲート及びPMOSトランジスタ704のドレインと接続される。PMOSトランジスタ704のドレインは、NMOSトランジスタ705のドレインと接続される。NMOSトランジスタ705のソースは、抵抗706を介して、ソース電位VSSと接続される。PMOSトランジスタ708のドレインは、ソース電位VSSと接続される。
NMOSトランジスタ707及びPMOSトランジスタ708によって、分圧が行われ、VDD/2が得られる。VDD/2が変動しようとすれば、PMOSトランジスタ702及びNMOSトランジスタ703又はPMOSトランジスタ704及びNMOSトランジスタ705によって、NMOSトランジスタ707又はPMOSトランジスタ708のどちらかがオン状態となるので、VDD/2の変動が抑えられることとなる。これにより、VDD/2が安定的に供給される。
図18では、VDD/2レベル発生回路14bが1つの場合を例示したが、VDD/2レベル発生回路14bの数は、これに限られるものではない。ビット線のプリチャージ電位を安定させるためにも、VDD/2レベル発生回路14bによる機能の提供を受ける一般ブロックEの数に応じて、VDD/2レベル発生回路14bの数も増加すればよい。第3の実施形態においても、特殊ブロックによる機能の提供を受ける一般ブロックと特殊ブロックとは、一定の割合で存在することが好ましいが、これに限定されるものではない。また、VDD/2レベル昇圧回路14bに含まれるトランジスタのWサイズを大きくすることによって、VDD/2を安定的に供給することも可能である。
このように、第3の実施形態によれば、予め定められた配置規則にしたがって一般ブロックを配置した場合に生じるデッドスペースである一般ブロックCと一般ブロックEとに囲まれたデッドスペース内に、VDD/2レベル発生回路14bを設ける。したがって、回路規模は増大しない。よって、回路規模を増大させることなく、特殊機能であるプリチャージ電位の降圧を提供することができる。
なお、第3の実施形態においても、第1の実施形態と同様の変形が考えられる。
(第4の実施形態)
図19Aは、本発明の第4の実施形態に係るコンパイラブルメモリマクロ1cの配置構成を示す図である。第4の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
図19Aは、本発明の第4の実施形態に係るコンパイラブルメモリマクロ1cの配置構成を示す図である。第4の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
第1〜第3の実施形態におけるコンパイラブルメモリマクロでは、一般ブロックCと一般ブロックEとに囲まれた領域にデッドスペースDSが存在することとした。デッドスペースDS以外にも、一般ブロックA内に、デッドスペースが存在する場合がある。SRAMマクロにおいて、ワード線との関係上、一般ブロックAの縦方向の高さは、ビットセル7の高さに依存することとなる。たとえば、図19Aでは、一般ブロックBが4ブロック存在する毎に、一般ブロックAを配置することとしている。しかし、一般ブロックAのY方向のサイズが一般ブロックB(ビットセル7 4つ分)のY方向のサイズよりも小さい場合、または、一般ブロックAのX方向のサイズが一般ブロックDのX方向のサイズよりも小さい場合は、一般ブロックA内にデッドスペースDS1,DS2ができる場合がある。
第4の実施形態では、一般ブロックA内に存在するデッドスペースDS1,DS2に特殊ブロックを配置することとする。用いられる特殊ブロックは、第1〜第3の実施形態で用いたいずれの特殊ブロックであってもよい。また、特殊ブロックから一般ブロックへの配線も、メタル層の配線によって、第1〜第3の実施形態と同様に実現される。
デッドスペースDSだけでは足らない場合に、デットスペースDS1,DS2を用いても良いし、デッドスペースDS1,DS2だけを用いても良い。
図19Bは、第4の実施形態における他の配置構成を示す図である。コンパイラブルメモリマクロ1d内の一般ブロックAに存在するデッドスペースDS1,DS2は、隣り合う一般ブロックA同士で向かい合うように、一般ブロックAが反転して配置されているとよい。これにより、デッドスペースDS1,DS2に特殊ブロックを配置して、特殊ブロックのレイアウト効率を高めることができる。
このように、第4の実施形態においても、予め定められた配置規則に従って一般ブロックを配置した場合に生じるデッドスペースを利用しているので、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。
(第5の実施形態)
図20Aは、本発明の第5の実施形態に係るコンパイラブルメモリマクロ1eの配置構成を示す図である。第5の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
図20Aは、本発明の第5の実施形態に係るコンパイラブルメモリマクロ1eの配置構成を示す図である。第5の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
第1〜第3の実施形態におけるコンパイラブルメモリマクロでは、一般ブロックCと一般ブロックEとに囲まれた領域にデッドスペースDSが存在することとした。デッドスペースDS以外にも、一般ブロックE内に、デッドスペースが存在する場合がある。SRAMマクロにおいて、ビット線との関係上、一般ブロックEの横方向の幅は、ビットセル7の幅に依存することとなる。たとえば、図20Aでは、一般ブロックBが2ブロック存在する毎に、一般ブロックEを配置することとしている。しかし、一般ブロックEのX方向のサイズが一般ブロックB(ビットセル7 2つ分)のX方向のサイズよりも小さい場合、または、一般ブロックEのY方向のサイズが一般ブロックDのY方向のサイズよりも小さい場合は、一般ブロックE内にデッドスペースDS3,DS4,DS5ができる場合がある。
第5の実施形態では、一般ブロックE内に存在するデッドスペースに特殊ブロックを配置することとする。用いられる特殊ブロックは、第1〜第3の実施形態で用いたいずれの特殊ブロックであってもよい。また、特殊ブロックから一般ブロックへの配線も、メタル層の配線によって、第1〜第3の実施形態と同様に実現される。
デッドスペースDSだけでは足らない場合に、デットスペースDS3,DS4,DS5を用いても良いし、デッドスペースDS3,DS4,DS5だけを用いても良い。
図20Bは、第5の実施形態における他の配置構成を示す図である。コンパイラブルメモリマクロ1f内の一般ブロックEに存在するデッドスペースDS3,DS4は、隣り合う一般ブロックE同士で向かい合うように、一般ブロックEが反転して配置されているとよい。これにより、デッドスペースDS3,DS4に特殊ブロックを配置して、特殊ブロックのレイアウト効率を高めることができる。
このように、第5の実施形態においても、予め定められた配置規則に従って一般ブロックを配置した場合に生じるデッドスペースを利用しているので、回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロが提供されることとなる。
(第6の実施形態)
図21Aは、本発明の第6の実施形態に係るコンパイラブルメモリマクロ1gの配置構成を示す図である。第6の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
図21Aは、本発明の第6の実施形態に係るコンパイラブルメモリマクロ1gの配置構成を示す図である。第6の実施形態では、第1〜第3の実施形態と異なり、デッドスペースDS以外のデッドスペースについて説明する。
デッドスペースDS1,DS2は、一般ブロックAの中に存在する。デッドスペースDS1,DS2として、最低、MOSトランジスタ1個分の大きさがあればよい。なお、MOSトランジスタの最小サイズは、用いる製造ルールに依存する。デッドスペースDS1,DS2には、少なくともNMOSトランジスタ及び/又はPMOSトランジスタが含まれる。第6の実施形態では、複数存在するデッドスペースを用い、当該複数のデッドスペースにそれぞれ配置された回路の集まりによって、特殊ブロックによる機能を実現する。たとえば、第1の実施形態に示したようなVSSレベル昇圧回路14におけるNMOSトランジスタ及びPMOSトランジスタが、各デッドスペースDS1,DS2に配置される。デッドスペースDS1,DS2の大きさによっては、一個のNMOSトランジスタ又はPMOSトランジスタが一個のデッドスペースDS1又はDS2に配置されている場合があれば、複数のNMOSトランジスタ及び/又はPMOSトランジスタが一個のデッドスペースDS1又はDS2に配置されている場合がある。図3に示したように、VSSレベル昇圧回路14に共通に接続されている配線は、HBE,VBB及びVSSである。VBB及びVSSは、メッシュ配線によって構成されている。HBEのための制御線は、電源配線以外の配線として構成される。HBEのための制御線は、各MOSトランジスタのゲートに接続されればよい。したがって、HBEのための制御線は、たとえばメッシュ配線を用いることによって、簡易に構成できる。
図21B及び図21Cは、HBEのための制御線のメッシュ配線例を示す図である。図21Bでは、HBEのための制御線をVBB,VSS,VDDのための縦ストライプと同一の層に配線し、さらに、HBEのための制御線をVBB,VSS,VDDのための横ストライプと同一の層に配線した例が示されている。なお、HBEのための各制御線には、共通の制御信号HBEが入力される。図21Cでは、HBEのための制御線をVBB,VSS,VDDのための縦ストライプと同一の層に配線しつつ、当該層から横ストライプを一部形成して、デッドスペースDS1上に配線している。各デッドスペースDS1には、NMOSトランジスタ及び/又はPMOSトランジスタが配置されており、各ゲートと当該制御線とが、電気的に接続される。なお、図21B及び図21Cに示す配線の例は、あくまでも一例であって、本発明を限定するものではない。たとえば、HBEのための制御線を主に、横ストライプによって形成してもよいし、折れ曲がった配線によって当該制御線を形成してもよい。
このように、図3に示すVSSレベル昇圧回路14を用いれば、簡易な構成の制御線を用いて、VSSレベル昇圧を実現することができる。
なお、第2又は第3の実施形態に示した特殊ブロックも、複数のデッドスペースに配置された回路を集めることによって実現することができる。たとえば、配線はやや複雑になるが、図12に示すVDDレベル昇圧回路14aについて、各MOSトランジスタやポンピング容量を、複数のデッドスペースに配置して、各MOSトランジスタを接続して、特殊ブロックを実現してもよい。また、実現性の高い構成として、ある程度の大きさのデッドスペースが確保されるのであれば、図12に示すVDDレベル昇圧回路14aを一つのデッドスペースに配置し、他のデッドスペースに他のVDDレベル昇圧回路14aを配置して、VUCKのための制御線を図21Bや図21Cと同様にして、構成することによっても特殊ブロックを実現することができる。
また、配線はやや複雑になるが、図18に示すVDD/2レベル発生回路14bについても、各MOSトランジスタを、複数のデッドスペースに配置して、各MOSトランジスタを接続して、特殊ブロックを実現してもよい。また、実現性の高い構成として、ある程度の大きさのデッドスペースが確保されるのであれば、図18に示すVDD/2レベル発生回路14bを一つのデッドスペースに配置し、他のデッドスペースに他のVDD/2レベル発生回路14bを配置して、CSのための制御線を図21Bや図21Cと同様にして、構成することによっても特殊ブロックを実現することができる。
このように、複数のデッドスペースにそれぞれ配置された回路の集まりによって、特殊ブロックによる機能を実現してもよい。
特に、VSSレベル昇圧回路14を特殊ブロックとして実現する場合、デッドスペースの最小の大きさは、MOSトランジスタ一個分であればよい。MOSトランジスタ一個分程度の大きさのデッドスペースは、従来、デッドスペースとは認識されない程小さいものである。このような極小のデッドスペースでも有効に活用して、機能を追加したコンパイラブルメモリマクロが提供される点が、本発明の一特徴である。したがって、VSSレベル昇圧回路14は、デッドスペースの数や面積に極力依存することなく構成することができる。各MOSトランジスタへの接続が並列であるので、メッシュ配線を用いた制御線によって、VSSレベル昇圧回路14を実現することができる。たとえば、一般ブロックAに存在するデッドスペースは、面積が極小であることが多く、数カ所〜数十カ所存在する。したがって、一般ブロックAに存在するデッドスペースを用いる場合、特に、一つのデッドスペースで、適切にVSSレベルを昇圧させることが可能なVSSレベル昇圧回路14を構成するのが困難である場合があるので、複数のデッドスペースに各MOSトランジスタを配置して、制御線で各MOSトランジスタを接続して、特殊ブロックを実現するとよい。また、一般ブロックCとEとに囲まれたデッドスペースDSは、ある程度の大きさを有する場合が多い。デッドスペースDSを用いる場合は、一つのデッドスペースDSにVSSレベル昇圧回路14を構成して、特殊ブロックを実現することができる。なお、言うまでもなく、複数のデッドスペースDSを用いて、VSSレベル昇圧回路14を構成してもよい。
なお、図21Aでは、一般ブロックAに複数のデッドスペースが存在するとしたが、一般ブロックB,C,D,EやCとEの間など、いかなる場所のデッドスペースであったとしても、第6の実施形態に示す構成を用いて、特殊ブロックを実現することが可能となる。
なお、第1〜第6の実施形態において、複数種類の特殊ブロックが組み合わされて用いられても良い。たとえば、VSS昇圧機能とVDD昇圧機能、VSS昇圧機能とプリチャージ電位降圧機能、VDD昇圧機能とプリチャージ電位降圧機能といったように、あらゆる組み合わせが考えられる。当然、3つの機能を組み合わせても良い。
第1〜第6の実施形態に係るコンパイラブルメモリマクロを用いて、半導体記憶回路を実現することができる。また、第1〜第6の実施形態に係るコンパイラブルメモリマクロを用いて、半導体集積回路を実現することができる。第1〜第6の実施形態で示した半導体記憶回路の構成方法は、自動的又は半自動的にソフトウエア的に実行されても良い。ソフトウエア的に実行する場合、コンパイラブルメモリマクロを構成するためのメモリコンパイラに、デッドスペースの位置と、用いる特殊ブロックとを指定して、半導体記憶回路が設計されるようにしてもよい。当然、設計者が、コンパイラブルメモリマクロに存在するデッドスペースに、特殊ブロックを配置して、半導体記憶回路を構成してもよいことは言うまでもない。
第1〜第6の実施形態では、SRAMについて説明したが、本発明は、SRAMに限定されるものではなく、あらゆる方式のコンパイラブルメモリマクロに利用可能である。たとえば、DRAMを用いる場合、一般ブロックとして、パイプライン処理を行うための論理回路、レジスタ、入出力切替回路、リフレッシュ動作を行うための制御回路、タイマーなどの機能ブロックが追加されることとなる。DRAMによるコンパイラブルメモリマクロであっても、一般ブロックの配置規則は予め決められているので、当該配置規則にしたがって、一般ブロックを配置した場合に生じるデッドスペースに、特殊ブロックを配置すればよい。
また、特殊ブロックの種類は、第1〜第3の実施形態に示したものに限られない。本発明においては、一般ブロックが提供する基本的機能とは異なる特殊機能を特殊ブロックが提供し、当該特殊ブロックがデッドスペースに配置さえされればよい。たとえば、2入力NANDなどの基本的な回路を組み合わせることによって、特殊ブロックを実現してもよい。
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
本発明に係るコンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法は、記憶機能を提供する発明であり、あらゆる産業分野において有用である。
1,1a,1b,1c,1d,1e,1f コンパイラブルメモリマクロ
2,2a,2b 内部クロックジェネレータ
3 アドレスバッファ
4 アドレスデコーダ
5 ロウデコーダ
6 ロウドライバ
7 メモリセル
8 プリチャージ回路
9 カラムセレクタ
10 ライトコントローラ
11 センスアンプ
12 ライトバッファ
13 データI/O部
14 VSSレベル昇圧回路
14a VDDレベル昇圧回路
14b VDD/2レベル発生回路
601 比較部
602 分周回路
DS,DS1,DS2,DS3,DS4,DS5 デッドスペース
2,2a,2b 内部クロックジェネレータ
3 アドレスバッファ
4 アドレスデコーダ
5 ロウデコーダ
6 ロウドライバ
7 メモリセル
8 プリチャージ回路
9 カラムセレクタ
10 ライトコントローラ
11 センスアンプ
12 ライトバッファ
13 データI/O部
14 VSSレベル昇圧回路
14a VDDレベル昇圧回路
14b VDD/2レベル発生回路
601 比較部
602 分周回路
DS,DS1,DS2,DS3,DS4,DS5 デッドスペース
Claims (22)
- 複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、
半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現されることを特徴とする、コンパイラブルメモリマクロ。 - 前記デッドスペースは、複数存在し、
前記特殊ブロックによる機能は、前記複数のデッドスペースにそれぞれ配置された回路の集まりによって実現されることを特徴とする、請求項1に記載のコンパイラブルメモリマクロ。 - 各前記デッドスペースに配置される回路は、少なくともNMOSトランジスタ及び/又はPMOSトランジスタを含み、
各前記NMOSトランジスタ及び/又は各前記PMOSトランジスタは、制御線で接続されていることを特徴とする、請求項2に記載のコンパイラブルメモリマクロ。 - 各前記NMOSトランジスタ及び/又は各前記PMOSトランジスタへの電源配線は、ソース電位VSS、電源電位VDD及び基盤電位VBBの3系統であってメッシュ構造となっており、
前記制御線は、前記電源配線以外のメッシュ配線であることを特徴とする、請求項3に記載のコンパイラブルメモリマクロ。 - 利用可能な前記デッドスペースの最小の大きさは、MOSトランジスタ1個分の大きさであることを特徴とする、請求項3に記載のコンパイラブルメモリマクロ。
- 前記特殊ブロックは、少なくとも一種類の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。
- 前記特殊ブロックは、二種類以上の前記一般ブロック全てに前記基本的機能とは異なる機能を提供することを特徴とする、請求項6に記載のコンパイラブルメモリマクロ。
- 前記特殊ブロックによる機能が提供される前記一般ブロックと前記特殊ブロックとは、メッシュ配線によって接続されていることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。
- 前記複数の一般ブロックは、
ワード線のドライバに関する第1の一般ブロックと、
メモリセルアレイに関する第2の一般ブロックと、
メモリセルアレイに電源を供給するための配線に関する第3の一般ブロックと、
メモリマクロ全体の動作を制御するための第4の一般ブロックと、
ビット線のドライバに関する第5の一般ブロックとを含み、
前記配置規則として、所定数の前記第2の一般ブロック毎に前記第3の一般ブロックが配置されるという規則を用いた場合、前記第3の一般ブロックと前記第5の一般ブロックとに囲まれるデッドスペースに配置された回路によって前記特殊ブロックが実現されることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 前記複数の一般ブロックは、ワード線のドライバに関する第1の一般ブロックを含み、
前記特殊ブロックは、前記第1の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 隣り合う二つの前記第1の一般ブロックに存在するデッドスペースが向かい合うように、前記第1の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第1の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項10に記載のコンパイラブルメモリマクロ。 - 前記複数の一般ブロックは、ビット線のドライバに関する第5の一般ブロックを含み、
前記特殊ブロックは、前記第5の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 隣り合う二つの前記第5の一般ブロックに存在するデッドスペースが向かい合うように、前記第5の一般ブロックは配置されており、
前記特殊ブロックは、隣り合う二つの前記第5の一般ブロック内に存在するデッドスペースに配置された回路によって実現されることを特徴とする、請求項12に記載のコンパイラブルメモリマクロ。 - 前記特殊ブロックによる機能の提供を受ける一般ブロックと前記特殊ブロックとは、一定の割合で存在することを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。
- 前記特殊ブロックは、NMOSトランジスタのソース電位を基盤電位よりも高くするためのVSSレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれるNMOSトランジスタのソースの電位は、前記VSSレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 前記特殊ブロックに接続される前記一般ブロックは、SRAMのメモリセルアレイに関する機能ブロックであり、
当該機能ブロック内のフリップフロップに含まれるNMOSトランジスタのソースの電位は、前記VSSレベル昇圧回路に入力される制御信号に基づいて、基盤電位と昇圧された電位とに切り替えられることを特徴とする、請求項15に記載のコンパイラブルメモリマクロ。 - 前記VSSレベル昇圧回路は、NMOSトランジスタのソース及びPMOSトランジスタのドレインが基盤電位VBBに接続され、NMOSトランジスタ及びPMOSトランジスタのゲートが制御線に接続され、NMOSトランジスタのドレイン及びPMOSトランジスタのソースがソース電位VSSに接続された単位回路が1以上接続されることによって実現されることを特徴とする、請求項15に記載のコンパイラブルメモリマクロ。
- 前記特殊ブロックは、電源電位を昇圧するためのVDDレベル昇圧回路を含み、
前記特殊ブロックに接続される前記一般ブロックに含まれる電源端子は、前記VDDレベル昇圧回路によって昇圧された電源電位に接続されていることを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 前記特殊ブロックに接続される前記一般ブロックは、ビット線のプリチャージ電位を印加するプリチャージ回路を含み、
前記特殊ブロックは、電源電位よりも低い前記ビット線用のプリチャージ電位を発生するプリチャージ電位発生回路を含み、
前記プリチャージ回路は、前記プリチャージ電位発生回路が発生したプリチャージ電位を前記ビット線に印加することを特徴とする、請求項1〜5のいずれかに記載のコンパイラブルメモリマクロ。 - 複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体記憶回路。 - 半導体記憶回路を備える半導体集積回路であって、
前記半導体記憶回路は、
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供しており、
最低限必要な複数の基本的機能を提供する複数の一般ブロックと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを含み、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現されることを特徴とする、半導体集積回路。 - 複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供する半導体記憶回路の構成方法であって、
最低限必要な複数の基本的機能を提供する複数の一般ブロックを配置するステップと、
前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックを配置するステップとを備え、
前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、
前記特殊ブロックと配置するステップでは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、回路を配置することによって前記特殊ブロックを実現することを特徴とする、半導体記憶回路の構成方法。
Priority Applications (2)
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JP2014135399A (ja) * | 2013-01-10 | 2014-07-24 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
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