TW200915322A - Compilable memory macros, semiconductor memory circuit, semiconductor IC using the same, and method of making semiconductor memory circuit - Google Patents

Description

200915322 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種記憶體巨集、半導體記憶電路、半 導體積體電路、以及半導體記憶電路之構成方法，尤其係 關於一種可編譯記憶體巨集、半導體記憶電路、及使用其 等之半導體積體電路、以及半導體記憶電路之構成方法。 【先前技術】 近年來，多採用以下之半導體積體電路之設計方法（階 層式設計方法），即，預先準備SRAM( static Rand〇m Access

Memory，靜態隨機存取記憶體）或pLL ( phase_L〇cked L〇〇P，鎖相迴路）、介面電路等功能區塊來作為程式館 (Ubrary)，且將所準備之功能區塊加以組合，藉此設計半導 體積體電路。使用階層式設計方法時，使用程式館内預先 準備之功能區塊來設計半導體積體電路即可，故而可使設 計之效率提高，實現設計相之縮短、成本之降低、多類 型少量應對、待機畫面邏輯，及實現設計之自動化等。此 類功能區塊被稱作巨集。例如專利文獻i之圖13及圖Μ 例示了 SRAM等習知記憶體巨集之功能性構成。 圖22係表示SRAM等習知記憶體巨集_之功能性構 成之-例之方塊圖。記憶體巨集9⑼包括控制區塊9〇1、字 組驅動器區塊902、資料輸出入區塊9〇3、及記憶體單元陣 列區塊904。 控制區塊9〇1包括位址緩衝胃905、控制部9〇6、及位 200915322 址驅動器907。位址緩衝器905暫時儲存所輸入之位址訊 5虎’且根據控制部9〇6之指示將該位址訊號輸入至位址驅 動器907。控制部9〇6根據自外部輸入之控制訊號及外部時 脈進行動作’來控制位址緩衝器905、字組驅動器區塊902、 及貝料輸出入區塊9〇3之動作。位址驅動器9〇7將來自位 址緩衝器905之位址訊號分解成列位址與行位址，且將列 位址輸入至列解碼器908，將行位址輸入至行選擇器914。 子組驅動态區塊9〇2包括列解碼器908及字組驅動器 909。列解碼器9〇8根據來自位址驅動器9〇7之列位址而選 擇對應之字組線。字組驅動器909對列解碼器908所選擇 之子組線進行驅動。 k 資料輸出入區塊903包括資料i/Q ( inpUt/〇utpUt，輸入 /輸出）部910、寫入緩衝器911、感測放大器912、寫入控 制裔913、行選擇器914、及預充電電路915。寫入控制器 913對寫入進行控制，將待寫入之資料寫入至所選擇之位元 線。行選擇器914根據行位址選擇位元線後，讀取所選擇 之位元線之資料，或者將資料寫入至所選擇之位元線。預 充電電路915對位元線進行預充電。 記憶體單元陣列區塊904包括記憶體單元陣列916。呓 憶體單元陣列916包括配置成陣列狀之複數個記憶體單 兀。：組驅動H _對所選擇之字組線進行驅動，且藉由 駆動订選擇器914所選擇之位元線而選擇某—個記憶體單 兀917’執行資料之讀取或寫人。待寫人之資料 部㈣、寫入緩衝器911、寫入控制器9n r貝计/0 冇役制器913、及行選擇器914 7 200915322 而儲存於對應之記憶體單元。讀取 咨 干 冥取之貝枓經由行選擇器 914、寫入控制器913、感測放 j穴益912及資料I/O部910 而被輪出。 如上所述，記憶體巨集900係藉由組合控制區塊9〇1、 子組驅動器區塊902、資料輸出入區塊9〇3、及記憶體單元 陣列區塊9〇4之複數個區塊而實現。 當想要增減記憶容量時，只要根墙4 & T ，、要根據s己憶容量而增減記 憶體單元陣列916之規模，且根據記情 很爆°己隱體早元陣列916之 規模而配置控制區塊901、字組 于、且驅動器區塊902、及資料輸 出入區塊903即可。亦即 0要參 = 要預先準備構成各區塊之電 路之最小圖案’且根據記憶容詈對 丨〜谷ΐ對忒取小圖案加以組合， 便可比車父谷易地没計出與記情交县料成 、忑隱谷置對應之記憶體巨集。根 據字組X位元之範圍將最小圖宏 瑕J圖案加以組合而構成記憶體巨 集之方法被稱作編譯方式。將ά始嘴+上 ^將由編澤方式所構成之記憶體 巨τκ稱作可編譯記憶體巨隼。尨 肢£果採用編譯方式構成記憶體巨 集之方法有助於降低記憶體 肋 R杲之δ又计成本。可編譯記憶 體巨集例如於專利文獻1及專利 久寻刊文獻2中有所揭示。 如上所述’可編譯記憶體 肢^•果可梃供所需之記憶容量 而不會提供多餘之記憶容量，於實現多類型少量生產、降 低設計成本、半導體積體電路之小型化等方面極其有效。 〔專利文獻1〕曰太直由丨0Β 尽寻和特開2006-268905號公報 〔專利文獻2〕曰本真刹牲 +寻利特開平8-87885號公報 〔專利文獻3〕日本真刹姓 个寻利特開2004-158752號公報 〔專利文獻4〕曰本專刺姓 寻特開平1 1-204749號公報 200915322 〔專利文獻5〕日本專利特開2〇〇4_71〇〇〇號公報 【發明内容】 如上所述’可編譯記憶體巨集係藉由將以用於構成巨 集之所需之最小圖案作為單位的區塊（稱為普通區塊）加 以組口而實現。然@ ’對於可編譯記憶體巨集而言，亦需 要追加n速動作、咸少戌漏電流、減少動作電流等附加功 旎：然而’習知可編譯記憶體巨集係藉由將普通區塊加以 、、且口而構成’《而為了追加附加功能’則必須另外於可編 «^己L體巨集内設置具有附加功能之電路。然而，近年來， 半導體積體電路要求進-步小型&，必須追加附加功能而 不擴大電路規模。尤其，SRAM在半導體積體電路中佔據很 大面積’只要電路規模有少許擴大便會導致整個半導體積 體電路面積擴大，故而欠佳。 以往，提出各種對半導體積體電路内追加附加功能之 方案，但任一種均會導致電路規模擴大，無法直接採用。 例如’專利文獻3中提出於靜區内配置其它電路區塊 之方法（參照專利文獻3之段落〇〇58)。然而，專利文獻 發月中’考慮到記憶體部之對稱性，在記憶體部内部配 置3有與外部連接時所需之邏輯電路或緩衝器等之連接電 反而會導致面積擴大，故而將連接電路獨立配置於記 憶體部外Αβ。0 〇| 亦即，與配置於記憶體部内部之情形相比， 僅僅 Θ 而 、 命積增加之程度減小，因將連接電路配置於外部， 專利文虔士 *2 歇3之發明中仍然會導致面積擴大。因此，專利文 200915322 獻3中提出，在連接電路獨立於記憶體部而配置於外部而 成之區域中形成之靜區内，配置其它電路區塊。如專利文 獻3中之段落0056所述，因將連接電路設於外部而形成靜 區:這-點係專利文獻3之發明之缺陷，為了有效地利用 所形成之靜區，惟有配置其它電路區塊。因此，專利文獻3 之發明未能根本實現本發明之目的，即不擴大電路規模而 追加附加功能。 專利文獻4中提出於半導體裝置内之記憶體單元陣列 之間a又置功旎電路之構成，但亦會使電路規模擴大。 專利文獻5之圖38〜圖4〇中表示出半導體記憶裝置内 存在者空區域。然:而，專利文獻5之發明提供—種具備面 積損失較小之電源電路之半導體記憶裝置，但亦未能不擴 大電路規模便追加附加功能。 ' 如上所述，以往沒有一種可編譯記憶體巨集、半導體 記憶電路、及使用其等之半導體積體電路能夠不擴大電路 規模便追加附加功能。 ^ 、攸贤 5^个謂八晃路規 模便追加附加功能之可編譯記憶體巨集、半導體 路、及使用其等之半導體積體電路、以及半導體記 之構成方法。 峪 為了解決上述問顳，士恭ΒΒ目士、， J崎’本發明具有以下特徵。本發

可編譯記憶體巨集，係益士收相奴加L 係藉由將複數個功能區塊加以組合 提供所欲之記憶容量，1蛀外产认 e w °

其特徵在於，具備：複數個普通F 塊’提供用以構成半導鞞4 ,廢Φ w 導體η己隐電路之取低限度所需之複數 200915322 個基本功能；以及特殊區塊’對複數個普通區塊之至少一 個’提供與基本功能不同之功能；複數個普通區塊係依照 預定之配置規則而配置；特殊區塊係藉由配置於一個以上 之靜區之電路而實現，該靜區係於依照配置規則來配置複 數個普通區塊時產生。 根據本發明，於依照預定之配置規則而配置普通區塊 時所產生之靜區配置特殊區塊。因此，即便配置了特殊區 塊，整個巨集之電路規模亦不會擴大。因此，可提供一種 不擴大電路規模便可追加附加功能之可編譯記憶體巨集。 可編譯記憶體巨集巾’必須依照既定之配置規則而配置普 通區塊，故而設計之自由度容易受到限制。故而，設計者 假想並未意識到靜區之存在。即使意識到靜區之存在，亦 難以在配置規則m況下在靜區㈣成特殊區塊。其 原因在於’若追加了特殊區&，則必須重新對所有配線進 行修正’設計較難。本發明之特徵在於，意識到可編譯記

十思體巨集内存在之靜區，於马· Γ» 3C-» OT ^ U於°亥靜區配置電路而實現特殊區 較佳為，靜區係存在複數個. 你饭双调，特殊區塊之功能可由分 別配置於複數個靜區之電路之集合而實現。 藉此，即便靜區為面積極小且幾乎沒有使用價值之區 域，亦可利用複數個靜區實現特殊區塊。 較佳為，配置於各靜區之雷 W <電路包含至少NMOS電晶體 及/或PMOS電晶體；各NMOS雷曰胁a /七办 電晶體及/或各PMOS電晶 體可由控制線連接。 200915322 藉此’可實現各靜區之控制、線之配線。 較L為I NM〇S電晶體及/或各PMOS電晶體之電源 酉線係源極電位vss、電源電位、及基極電位 之3個系統且為網狀構造；控制線可為電源配線以外之網 狀配線。 藉此，容易進行控制線之配線。 較佳為可利用之靜區之最小尺寸為一個電晶體 之尺寸即可。 本發明巾，即便為如上所述之極小之靜區，亦可利用。 較佳為，特殊區塊可對至少一種普通區塊之全部提供 ‘與基本功能不同之功能。 八藉此，特殊區塊之功能被提供給至少一種普通區塊之 全:，故而，可使整個巨集均具有特殊區塊之功能，從而 可提供附加價值較高之可編譯記憶體巨集。 較佳為，特殊區塊可對兩種以上之普通區塊之全部提 供與基本功能不同之功能。 藉此，特殊區塊之功能被提供給兩種以上之普通區塊 之全部，故而，可使整個巨集都具有特殊區塊之功能，從 而可提供附加價值較高之可編譯記憶體巨集。 較佳為，被提供特殊區塊之功能之普通區塊與特殊區 塊可由網狀配線連接。 藉此，即便設置了特殊區塊，配線方法本身可採用先 耵之配線方法。故而，即便設置了特殊區塊，半導體之積 層方向上之電路規模亦不會擴大。 12 200915322 較：為：複數個普通區,鬼，包含：與字組線之驅動器 相關之第1普通區塊；应泞，陪辦萤_咕 ° 「… 鬼與記憶體早兀陣列相關之第2普通 區塊，與用以對記憶體單元陣列供 ^ ii F ,ν ^ , 电/原之配線相關之第3 曰通&塊，用以控制整個記憶體巨集之動作之帛4 塊，以及與位元線之驅動器相關第 罢招曰…m 弟普通區塊；作為配 置規則，€用對既定數量之第2普通區塊配置第3普通區

塊之規則時’可藉由配置於第3普通區塊與第。普通區塊 所包圍之靜區之電路來實現特殊區塊。 第3普通區塊與第5普通區塊所包圍之靜區，係在巨 集於橫方向上延伸時必然產生之靜區。若有效地利用該靜 &則可提供附加功能’ i文而可忽略電路規模之擴大而配置 功能區塊。故而可提供極有用之可編譯記憶體巨集。 —較佳為，複數個普通區塊包含與字組線之驅動器相關 之第1普通區塊；特殊區塊可藉由配置於第丨普通區塊内 存在之靜區之電路來實現。 ^在第1普通區塊產生靜區時，可有效地利用該靜區來 提供附加功能，故而，可忽略電路規模之擴大而配置功能 區塊。因此可提供極有用之可編譯記憶體巨集。 較佳為’第〗普通區塊係配置成相鄰兩個第1普通區 塊内存在之靜區為相對向；特殊區塊可藉由配置於相鄰兩 個第1普通區塊内存在之靜區之電路來實現。 藉此’將兩個靜區合成一個，故而可在配置於靜區内 之特殊區塊中提高電晶體等之利用效率。其結果，可不擴 大電路規模而提供有用之特殊區塊。 13 200915322 較佳為’複數個普通區塊包含與位元線之驅動器相關 之第5普通區塊；特殊區塊可藉由配置於第5普通區塊内 存在之靜區之電路來實現。 菖第5 ^通區塊中產生靜區時，可有效地利用該靜區 ^提供附加功能，故而可忽略電路規模之擴大而配置功能 區塊。因此可提供極有用之可編譯記憶體巨集。 較佳為，第5普通區塊係配置成相鄰兩個第5普通區 鬼内存在之靜區為相對向；特殊區塊可藉由配置於相鄰兩 個第5通區塊内存在之靜區之電路來實現。 藉此，將兩個靜區合成一個，故而可在配置於靜區内 之特殊區塊中提高電晶體等之利用效率。其結果，可不擴 大電路規模而提供有用之特殊區塊。 較佳為’接受特殊區塊之功能提供之普通區塊與特殊 區塊係以一定之比例存在。 藉此，可穩定地提供特殊區塊之功能。 較佳為，特殊區塊包含用以使NM〇s t晶體之源極電 位南於基極電位之VSS位準升壓電路；連接於特殊區塊之 曰通£塊所含之NM〇s電晶體之源極電位，可根據輸入至 VSS位準升壓電路之控制訊號，而切換成升壓至基極電位 村主将姝區塊 7曰 Ά 位準切 、L位準，藉此使普通區塊中所含之NM〇s電晶體 源極電位㈣，故而，藉由逆偏壓效果，可減小順⑽電 晶體之线漏電流。其結果，可減小將咖訊號設為‘L， 14 200915322 時之待機電流。 較佳為，連接於特殊區塊之普通區塊係與SRAM之記 憶體單元陣列相關之功能區塊；該功能區塊内之正反器所 含之NMOS電晶體之源極電位，可根據輸入至VSS位準升 壓電路之控制訊號，而切換成升壓至基極電位之電位。 藉此，寫入時將VSS位準升壓電路之HBE訊號設為 ‘L’位準而使VSS位準升壓，藉此可容易地使SRAM記 憶體單元内之正反器所儲存之資料反轉。其結果，可高速 地執行寫入動作。 較佳為，VSS位準升壓電路，係藉由連接一個以上之 單位電路來實現，該單位電路中，NMOS電晶體之源極及 PMOS電晶體之汲極係連接於基極電位VBB，NMOS電晶體 及PMOS電晶體之閘極係連接於控制線，NMOS電晶體之 汲極及PMOS電晶體之源極係連接於源極電位VSS。 藉此，可實現簡單且有效之VSS位準升壓電路。尤其， 於一個靜區内配置一個NMOS電晶體，且於另一個靜區内 配置一個PMOS電晶體，藉此構成單位電路。故而，靜區 之最小面積僅為MOS電晶體之尺寸即可。因此，即便為之 前並未看作是靜區之極小區域，亦可有效地加以活用。 較佳為，特殊區塊包含用以使電源電位升壓之VDD位 準升壓電路；連接於特殊區塊之普通區塊所含之電源端子 可連接於藉由VDD位準升壓電路而升壓之電源電位。 藉此，巨集整體或一部分之電源電位升高，故而可使 巨集高速地執行動作。 15 200915322 較佳為，連接於特殊區塊之普通區塊包含施加位元線 之預充電電位之預充電電路；特殊區塊包含產生低於電源 電位之位元線用之預充電電位的預充電電位產生電路；預 充電電路可將預充電電位產生電路所產生之預充電電位施 加至位元線。 藉此’可高速地讀取所儲存之資料，進而可減少電流 之消耗。其結果’可降低電流之消耗及穩定地執行動作等， 提高整個巨集動作之可靠性等。 而且’本發明之半導體記憶電路，係藉由將複數個功 能區塊加以組合以提供所欲之記憶容量，其特徵在於，具 備：複數個普通區塊，提供最低限度所需之複數個基本功 能；以及特殊區塊’對複數個普通區塊之至少一個，提供 與基本功能不同之功能；複數個普通區塊係依照預定之配 置規則而配置；特殊區塊係藉由配置於一個以上之靜區之 電路而實現，該靜區係於俸照配置規則來配置複數個普通 區塊時產生。 而且，本發明之半導體積體電路，係具備半導體記憶 迅路，其特徵在於：半導體記憶電路係藉由將複數個功能 區塊加以組合以提供所欲之記憶容量，其具備：複數個普 通區塊’提供最低限度所需之複數個基本功能；以及特殊 區塊，對複數個普通區塊之至少一個，提供與基本功能不 同之功能；複數個普通區塊係依照預定之配置規則而配 置，特殊區塊係藉由配置於一個以上之靜區之電路而實 現，忒靜區係於依照配置規則來配置複數個普通區塊時產 16 200915322 生0 而且，本發明之半導體記憶電路之構成方法，係藉由 將複數個功能區塊加以組合以提供所欲之記憶容量，其特 徵在於’具有：配置提供最低限度所需之複數個基本功能 之複數個普通區塊的步驟；以及配置對複數個普通區塊之 至少-個，s供與基本功能〗㈤之功之特*區塊的步 驟；複數個普通區塊係依照預定之配置規則而配置；於配 置特殊區塊之步驟，藉由將電路配置於一個以上之靜區來 實現特殊區塊，該靜區係於依照配置規則來配置複數個普 通區塊時產生。 以上，根據本發明’於依照預定之配置規則來配置普 通區塊時產生之靜區配置特殊區塊。因此，即便配置有特 殊區塊，整個巨集之電路規模亦不會擴大。因此，可提供 種此夠不擴大電路規模便追加附加功能之可編譯記憶體 巨集、半導體記憶電路、及使用其等之半導體 以及半導體記憶電路之構成方法。 靜區本身係於依照預定之配置規則來配置普通區塊時 自然產生之區域，無須為了配置特殊區塊而重新調整配置 J本么明之可編譯記憶體巨集、半導體記憶電路、以 及半導體積體電路之設計可參照習知設計方法。

作為特殊區塊，可使用例如VSS位準升壓電路或VDD :準升壓電路1充電電位產生電路等可㉟高巨集之附加 仏值之功能區塊，極有用。 x下，參照圖式並利用更詳細之說明來進—步明確本 17 200915322 發明之上述内容以及其它目的、特徵、形態、效果 【實施方式】 (第1貫施形態） 圖1係表示本發明第i實施形態之可編譯記憶體巨集工 之配置構成之圖。可編譯記憶體巨集i係可藉由將複數個 功能區塊加以組合以提供所欲之記憶容量之編譯式 巨集。圖i中，可編譯記憶體巨集丄包括普通區塊A、B、 =、D以及E。普通區塊係提供用以構成半導體記憶電路之 最低限度所需之基本功能的功能區塊。作為用以構成半導 體記憶電路之最低限度所需之基本功能，例如，就SRam 而言包括與字組線之駆動器相關之功能、與記憶體單元陣 列相關之功能、與用以對記憶體單元陣列供應電源之配線 相關之功月b、用以控制整個可編譯記憶體巨集之動作之功 能、及與位元線之驅動器相關之功能。 i... 曰通區塊A係與字组線之驅動器相關之第丨普通區 ::普通區塊B係與記憶體單元陣列相關之第2普通區塊。 ' 係與用以對記憶體單元陣列供應電源之配線相 關之第3普诵F油也、s广 ％綠相 逋區塊。普通區塊D係用以控制整個 憶體巨集之動你+够，* a ^ 〇Ψ 之驅動考相/ 塊。普通㈣Ε係與位元線 之驅動益相關之第5普通區塊。 預先ΓΓ:記憶體巨集1中，普通區塊α〜ε之配置規則係 量之並通區播例如預先規定了以下配置規則：「將既定數 9 塊Β配置成陣列狀（圖1中為橫2χ縱4)、 18 200915322 「每當配置成陣列狀之普通區塊B向橫方向（χ方向）延 伸日守就追加普通區塊Ε」、「每當配置成陣列狀之普通區塊 Β向縱方向（γ方向）延伸時就追加普通區塊a」、「當配 置成陣列狀之普通區塊Β之塊團以既定數量（冑^中為2 塊：向橫方向延伸時’配置普通區塊c」、「於普通區塊A 與曰通區塊E所挾持之區域内配置普通區塊〇」。 ★虽按照預先規定之配置規則配置有複數個普通區塊 有時會於可編譯記憶體巨集i内產生靜區。本發明中， 於該靜區内配置用以提供與f通區塊所提供之基本功能不 2功能（稱作特殊功能）的特殊_。特殊區塊對複數 ^通區塊内之至少—個普通區塊提供特殊功能。普通區 ::類型有多種。特殊區塊可對其中之某一種普通區塊(例 曰通區塊B)全部提供特殊功能，亦可對兩種以上之普通 品塊（例如普通區塊A以及B)全部提供特殊功能。 圖1所示之示例，於普通區塊c與普通區塊e之間所 ^圍，區域（圖中為斜線所示之區域）内存在靜區DS。第 對7 ^中°玄靜區DS内配置有特殊區塊。該特殊區塊 野曰通區塊A、B、D、E令卹担仲0 , 為特殊功能。本說明書中二:：準升壓功能來作 電位。 VSS表不NMOS電晶體之源極 圖2係表示可編譯記憶體巨集i之功能性構成之方塊 =圖2中，有些地方省略了一部分普通區塊B以及C之 所Λ C圖2所不之可編譯記憶體巨集1之配置構成與圖1 不之配置構成相同。普通區塊A包括列解碼器5及列驅 19 200915322 動器6音通區塊B包括配置成 7。普i* F β α 心设數個記憶體單元 a通&塊C包括用以對 mi- ^ η ^ ^ 仏應電源之配線。普 通&塊D包括内部時脈產生器2、位 器4。並iS F c a 策衡器3及位址解碼 曰、&鬼E包括預充電電路8、 i,, ^ 1 π , , 叮&擇器9、寫入控 制1〇、感測放大器u、寫入緩 ςΡΛλ/Γ , 戈何益12及資料I/O部13。 SRAM之讀取以及寫入之類 僅作簡單說明。 胃作已為周知，故而 部時：部時脈產生器2係根據來自外部之控制訊號以及外 ° 而控制位址緩衝器3、位址解碼器4、以及普通區 塊D之動作。位址緩衝考3勒拉辟产A u %衡器3暫時儲存自外部輪入之位址訊 號，且根據内部時脈產生器2之指示而將位址訊號輪入至 位址解碼器4。位址解碼器4將位址訊號分解成列位址Μ 以及仃位址CA。列位址RA被輸入至各列解碼器5。行位 址CA被輸人至各行選擇器9。再者，圖2中省略了 —部分 用以將行位址CA傳送至行選擇器9之配線。 列解碼器5根據列位址RA而選擇待選擇之字組線 WL。列驅動器6對列解碼器5所選擇之字組線wl進行驅 動。 行選擇器9根據行位址CA選擇待選擇之位元線Dt、 DB。寫入控制器10進行控制，以將資料寫入至行選擇器9 所選擇之位元線。 執行t買取以及寫入動作時，根據内部時脈產生器2產 生之時序，由預充電電路8對位元線進行預充電。再者， 圖2中省略了用以施加預充電電位之配線。而且，内部時 20 200915322 產生器2輸出等化訊號E〇 ’以使預充電電路8所含之等 化器電路將位元線短路。選擇由行選擇器9所選擇、驅動 之線DT、DB與列驅動器6所選擇、驅動之字板線乳 相=之11己憶體早7^ 7 ’執行讀取以及寫人。待寫人之資料經 由貝料I/O 13、寫入緩衝器12、寫入控制器1〇行 擇器9而輸入至位开綠^ 而且’讀取之資料經由行 ° ”，，入控制器10、感測放大器11以及資料Ι/Ό部 13而被輸出。異參 e 57 | SRAM之讀取以及寫入之類之基本動 明亚不僅限於上述内容，而且上述基本動作並不限制本發 靜區DS中配置有vss位準升壓電路14來作為特殊區 ‘。VSS位準升壓電路14係用以使可編譯記憶體巨集1内 之NMOS電晶體之源極電位高於基極電位卿之電路。似 位準升Μ電路14係根據内料脈產生器2所產生之 號_而執行動作。如圖2所示，自VSS位準升壓電路Μ 延伸出VSS配線。 該VSS配線連接於普通區塊A、B、D以及Ε，遍布整 個可編譯記憶體巨集i，故可藉由可編譯記憶體巨集！内之 =狀配線而實現。例如’可編譯記憶體巨集ι形成為多層 構造，有3〜4層配線用金屬層。例如，位於最上位之 層係藉由電源電位卿用配線、源極電位咖用配線、基 極電位卿用配線而配線成縱向。位於最上位層下方之金 =係藉由電源電位彻用配線、源極電位州用配線、 基極電位糊用配線而配線成橫向。如此，於縱橫方向形 21 200915322 成網狀配線。vss位準升壓電路14可利用縱及/或橫向配線 而連接於普通區塊，將源極電位vss提供給普通區塊。再 者，控制訊號麵例如可設於橫向配線中，亦可設於縱向 配線中’亦可設於縱以及橫向配線中，亦可彎曲地形成於 設有縱或橫向配線之層上。再者，配線方式，並不特別限 制本發明。 自VSS位準升壓電路14延伸出之vss配線，連接於 普通區塊A之列解碼器5以及列驅動器6所含之NM0S電 晶體之源極。而且，自vss位準升壓電路14延伸出之㈣ 配線’連接於普通區塊B之域體單元7所含之N刪電

晶體之源極。又，自V ς ς /*、、隹也拓、兩A 目VSS位準升壓電路14延伸出之VSS 配線’連接於普通區塊D之内部時脈產生器2、位址緩衝器 3以及位址解碼器4所含之NMOS電晶體之源極。進而，自 vss位準升壓電路14延伸出之似配線，連接於普通區塊 E,行選擇器9、寫入控制胃1〇、感測放大器n、寫入緩 衝器12 (圖2中省略了配線）以及資料I/O部13所含之 NMOS電晶體之源極。 圖3係表示特殊區塊所含之vss位準升壓電路14與普 通區塊所含之NM0S電晶冑⑻之間的—般連接關係之 圖。VSS位準升壓電路14係藉由連接一個以上之單位電路 而，成，該單位電路中匪os電晶體丨G2之源極以及P刪 電阳體103之汲極連接於基極電位VBB，NM〇s電晶體102 以及PMOS電晶體1〇3之閘極連接於控制訊號，麵〇s 電晶體102之沒極以及PM0S電晶體1〇3之源極連接於源 22 200915322 極電位VSS。圖3中例示了連接有3個單位電路，但單位 電路之數量並不限於此。普通區塊所含之nm〇s電晶體⑼ ^源極’適當地連接於由vss位準㈣電路㈣ 電位VSS。 圖4係用以說明vss位準升屢電路14之動作之圖。洛 内部時脈產生器2所輸出之控制訊號刪自高位準轉移: &位準k源極電位vss開始升麼。當控制訊號ηβε處於 ^立準時，NM0S電晶體1〇2處於導通狀態，而刚仍電 ，體1〇3處於斷開狀態。因此，源極電位VSS成為〇.〇 v。 右控制讯唬HBE自高位準轉移為低位準，則如圖4所示， 源極電位vss逐漸升壓。雖取決於侧之電位及pM〇s之 電晶體特性，但升壓後之源極電位vss仍會達到〇·2ν〜〇6 V左右。若控制訊號ΗΒΕ自低位準轉移為高位準，則麵0S 电曰曰體102成為導通狀態，而源極電位VSS再次成為〇.〇 V。上述期間内，電源電位VDD固定為例如ι 〇 V〜! 5 V 左右。而且，基極電位VBB固定為〇 〇 V。 如此，普通區塊所含之NM〇s電晶體1〇1之源極電位 咖高於基極電位VBB。藉此，可獲得逆接偏壓效果（亦 牙冉作基極偏麼效果、後閘極效果）。其結果，當控制電壓 咖處於低位準時，可減小NM〇s電晶冑⑻之茂漏電流。 如上所述’藉由vss位準升壓電路14,可獲得減小麵⑽ 電曰a體101之洩漏電流之效果。控制訊號HBE之動作時序 可由外部進打控制、或由内部時脈產生器2控制，以使欲 減小NMOS電晶冑1〇1之茂漏電流時自高位準轉移為低位 23 200915322 準。 再者’ VS S位準升壓電路14内所含之NMOS電晶體102 之W尺寸（閘極之深度方向之長度）之合計，只要在不會 使巨集面積擴大之範圍内則越大越好。因為NMOS電晶體 102之W尺寸之合計越大，則源極電位越穩定。 以下，對於普通區塊内之NM〇s電晶體之源極與vss 位準升壓電路14間之連接，舉例進行具體說明。 圖5係表示普通區塊A所含之列解碼器5以及列驅動 器6之一部分之電路圖。冑5中係以採用動態n〇r邏輯之 列解碼器5以及列驅動器6為例。而且，方便起見，設位 址。扎说為2位①（ai，aj·)。當輸入位址訊號（“，^ )全 部設為〇 V之狀態下，對NM〇s電晶體2〇3之閘極Rp施加 :充電訊號，將輸出節點Xi預充電至電源電位彻。繼而， Μ㈣號Ui’ aj)確定之後’可藉由nm〇s電晶體2〇1 :及,2〇2之導通、斷開而決定輸出節點放電、或者保持預 火電電位。糟此’選擇輸出節點Xi，亦即選擇字組線乳。 了選擇輸出節點力之後’經由NM〇s電晶體2〇5將 :壓之脈衝RX施加於字組線WL。根據輸出節點幻之 =擇’經由_s電晶體204而決定Ν_電晶體2〇5之 =之導通及斷開，其結果，可決定是否對字組線机輸出 氏衝電壓來驅動字組線WL。再 ^ _ 丹香作為列解碼器5之構成 二=態NAND形邏輯。而且，作為列解碼器 碼器式。列解碼…及列驅動器6之電 攝成並無特別限制。 24 200915322 如圖5所示，列解碼器5所含之NM〇s電晶體2〇i以 及202之源極上連接有來自vss位準升壓電路“之源極電 位VSS。此時，可以洩漏電流成為問題之時序、例如輸出 節點xi得到預充電之時序，使控制訊號hbe自高位準轉移 為低位準，而使源極電位vss升壓。再者，使源極電位VSS 升壓之時序並不限於此。 f

圖6係表不普通區塊B所含之記憶體單元7之—例之 電路圖。圖6中舉例表示（：麵形SRAM記憶體單元。記 憶體單元7包括由PM〇s電晶體3〇3與nm〇s電晶體地 構成之變流器、由PM0S電晶體3〇4與NM〇s電晶體_ 構成之變流器、以及作為傳送閘極之NM〇s電晶體“I、 3 02。兩個變流器構成正反器，從而可儲存資料。 記憶體單元7之讀取動作以及寫人動作係自位元線的 以及DB之預充電開始進行。此處，設預充電電位為電 位VDD。於子^ 於預充電之同時，等化器電路使位元線短路 而使左右之位元線DT與DB之電位相等。 準。在資料之儲存狀態下，位元線DT以及DB均處於高位 寫入資料時，位元 高位準或低位準。例如 D B成為局位準。此時 打開，則正反器之節點 料之寫入。 線DT或DB根據寫入之資料而成為 ，位元線DT成為低位準，位元線 ，若NM0S電晶體301、302之閑極 Nl、N2之電位發生變化，而執行資 讀取資料時 位元線DT以及DB均被預充電至高位 25 200915322 準。此狀態下，若NM0S電晶體3〇 藉由正反器之節點N1、N 02之閘極打開，則

之電位發生變化 而使位兀線Ε>ΐ或DJB 變化。该電位之變化則成為讀取資料。 圖6所示之示例中，拓吳& 、306之源極遠桩 °所含之NM〇S電晶體 之源極連接於來自VSS位準升壓 電位VSS。例如，产达主电格i4之源極 饜目在資科儲存狀態下，若源極電位VSS升 壓’則可減小NM0S電晶 VSS升 骽305 3〇6之洩漏電流。 而且’當寫入資料時，若源極 速“至記憶體單元7,…：二：^，則可高 田即點N1保持於高位準、 且印點N2保持於低位準時 線-成為高位準後，二為低位準且位元 古， 轨仃冩入。此時，節點N1之電位自 準反轉為低位準。節點N2之電位自低位準反轉為高位 >稭此執行寫入。寫入資料時，若nm〇s電晶體3〇5、 之源極電位VSS升壓，則節點Ni之電位相對應下降源極電 位VSS升壓之程度m點N2之電位相對應上升源極 電位VSS升壓之程度。因此’可高速執行節點N1以及N2 之反轉。 圖7係表不普通區塊£所含之寫入控制器1〇以及行選 擇器9之一部分之電路圖。圖7所示之電路僅為一例，並 未限定於此。而且，方便起見，行選擇訊號設為2位元之 (YSELi，YSELj)。藉由行選擇訊號而使nM0S電晶體4〇1 以及402或NMOS電晶體403以及404導通，從而選擇位 元線DTi以及DBi或位元線DTj以及DBj。 讀取資料時’根據感測活性化訊號SE，使NMOS電晶 26 200915322 體405以及406導通，而使充電至所選擇之位元線上之電 位向感測放大器11放電。讀取資料時，根據enable (賦能） 訊號進行控制’使寫入控制器1 〇内之三態變流器4〇7以及 408成為高阻抗。藉此，讀取之資料確實放電至感測放大器 11。感測活性化訊號SE以及enable訊號由例如内部時脈產 生器2輸入。 f

寫入資料時’根據enable訊號而使寫入控制器1 〇内之 三態變流器407以及408解除高阻抗狀態。來自寫入緩衝 器12之資料，經由三態變流器4〇7、三態變流器4〇8以及 文流器4 1 〇而充電至位元線以及字組線所選擇之記憶體單 元7。 如圖7所示，寫入控制器1〇内之三態變流器4〇7、4〇8 以及變流器409、410所含之NMOS電晶體之源極，連接於 由vss位準升壓電路M提供之源極電位vss。藉此，可減 小寫入控制器10内之NM〇s電晶體之洩漏電流。例如，告 :取時，藉由使源極電纟VSS升壓而可減小三態變流； 、2〇8以及變流器·、4 i G内所含之蘭⑽電

漏電流。 u〜A 另外’圖7中未表示，例如，行選擇器9内之 所3之NMOS電晶體之源極，連接於 路“提供之源極電"s"此，可；=電 NMOS電晶體 ⑨』仃選擇器9内之 行選擇"之且= 為寫入控制器1〇以及 之具體電路，可使用周知之各種電路。 圖8係表示為了擴大記憶容量而增大普通區塊規模時 27 200915322 之區塊配置之圖。如圖8所示，當擴大記憶容量時，採用 使普通區塊B向橫方向（χ方向）延伸之方法，及/或使普 通區塊Β向縱方向（γ方向）延伸之方法。即便記憶容量 擴^只要設計為設於靜區⑽内之特殊區塊與普通區塊以 疋^例存在即可。此處之比例係指，vss位準升壓電路 Η之每-個單位電路上所連接之普通區塊中存在的麵⑽ 電晶體數量。例如，VSS位準升壓電路14中有⑽單位電 路、、連接於VSS位準升M電路14提供之源極電位州之 曰通區塊内之NM〇s電晶體有η個時，特殊區塊與普通區 塊之比例為n/m。藉由使比例n/m固定而與記憶容量之擴大 無關’可穩定地獲得減小NMC)S電晶體之浪漏電流之效果。 一般而t，隨著記‘隐容量之擴A，普通區塊b多會向 橫方向延伸，因此，靜區DS亦會增大。藉此，當普通區塊 B向橫方向延伸時，vss位準升壓電路14之單位電路亦只 要配置於新增之靜區DS内即可，故而可容易地將比例n/m 保持於固定。當普通區力B向縱方向延伸時，可能導致靜 區DS之區域*足，故而，此時藉由減少連接於聊位準 升壓電路丨4之NM0S電晶體之數量（亦即減小n)，可使 比例n/m保持於固定。t n之數量增加時，必須使待供應 之源極電位VSS達到穩定，故而較佳為數量亦增加， 因此，較佳為使比<列n/m <呆持固冑，亦即，較佳為使接受 特殊區塊之特殊功能之提供之普通區塊與特殊區塊以一定 之比例存在。然而，此並不限制本發明。 如上所述，根據f f施形態，於按照預先規定之配 28 200915322 置規則配置普通區塊時所產生之靜區、即普通區塊c與普 通區塊E所包圍之靜區内，設置vss位準升壓電路μ。因 此’電路規模不會擴大。囍μ 錯此此夠不擴大電路規模便提 供作為特殊功能之V s s位準升壓。 (第2實施形態） 圖9係表示本發明第2實施形態之可編譯記憶體巨集 h之功能性構成之方塊圖。圖9中，對於與第i實施形態 相同之部分，使用相同之符號且省略重複說明。第2實施 。之可、扁厚5己憶體巨集i a中，於靜區内配置VDD位 準升壓電路14a作為特殊區塊。 位準升壓電路14a係用以使可編譯記憶體巨集1 a 电源電位VDD升壓之電路。VDD位準升壓電路ΐ4&係根 據内#時脈產生器2a所產生之控制訊號vuCK而動作。如 圖9所不’自VDD位準升壓電路w延伸出^则配線。 〆〇D2配線連接於普通區塊a、b、〇以及E，且遍及整 個可編譯記憶體巨集la，故而，可由可編譯記憶體巨集u 内之網狀配線而實現。 、並自VDD位準升壓電路14a延伸出之vdd2配線，連接 於普通區塊A内之列解碼器5以及列驅動器6所含之VDD 端子。而且，自VDD位準升壓電路i4a延伸之vdd2配線， 連接於普通區塊B内之記憶體單元7所含之VDD端子。而 且’自VDD位準升壓電路⑷延伸出之vdd2配線，連接 於曰通區塊D内之内部時脈產生器、位址緩衝器3以及 位址解碼4 4内之VDD端子。進而，自VDD位準升壓電 29 200915322 路14a延伸出之VDD2配線，連接於普通區塊E内之行選 擇器9、寫入控制器10、感測放大器11、寫入缓衝器12 (圖 9中省略了配線）、以及資料I/O部13之VDD端子。 圖10係表示特殊區塊中所含之VDD位準升壓電路14a 之構成之電路圖。VDD位準升壓電路14a包括泵激電容 5(H、502、變流器 503、PMOS 電晶體 504、505、以及 NMOS 電晶體506、507。NMOS電晶體506之汲極與NMOS電晶 體507之汲極連接於電源電位VDD。NMOS電晶體506之 閘極連接於PMOS電晶體505之閘極以及PMOS電晶體504 之源極。NMOS電晶體507之閘極連接於PMOS電晶體504 之閘極以及PMOS電晶體505之源極。PMOS電晶體504 之汲極與PMOS電晶體504之汲極連接於VDD2配線。PMOS 電晶體504之源極與NMOS電晶體507之源極連接，且經 由泵激電容501而與控制訊號VUCK連接。PMOS電晶體 505之源極與NMOS電晶體506之源極連接，且經由泵激電 容502以及變流器503而與控制訊號VUCK連接。 圖11係表示VDD位準升壓電路14a之動作之時序圖。 當控制訊號VUCK之脈衝達到高位準後，圖10左上方所示 之泵激電容501之電位自0 V上升至1.2 V。藉此，圖10 右上方之泵激電容502之電位瞬間自原來之1.2 V有少許上 升。根據上升之電位，經由NMOS電晶體506，將一部分電 荷移送至泵激電容502。同樣，泵激電容50 1内，亦被移送 有一部分來自泵激電容502之系統之電荷。藉此，控制訊 號VUCK之脈衝達到高位準，從而使電源電位VDD2有少 30 200915322 許上升。&覆執行以上操#，可使電源電位逐漸上 升’從而使電源電位VDD升壓至固定之電位（此處為165 V)。 圖12係表示特殊區塊中所含之VDD位準升壓電路14a 與普通區塊中所含之電晶體之一般連接關係之圖。如圖12 所示藉由VDD位準升壓電路14a而升壓之電源電位 連接於普通區塊中所含之電源端子VDD。藉此，可使普通 區塊之電源電位升壓。藉由普通區塊之電源電位升壓而可 使普通區塊高速動作。 圖12中，表示連接有一個VDD位準升壓電路“a之 不例’ VDD位準升麼電路！ 4a之數量並不限於此。為了使 普通區塊之電源電位穩定，亦可根據接受vdd位準升壓電 路14a之功能之提供之普通區塊數量而增加vdd位準升壓 電路14a的數量。第2實施形態中，較佳為接受特殊區塊之 功叙之提供之普通區塊與特殊區塊以一定的比例存在，但 並不限於此。又，藉由增大VDD位準升壓電路i4a内所含 之4 μ體之W尺寸’亦可穩定地供應電源電位。 以下，對於普通區塊内之電源端子VDD與VDD位準 升壓電路14a之連接，舉例進行進行具體說明。 圖13係表示普通區塊A所含之列解碼器5以及列驅動 器6之一部分之電路圖。圖13中，對於與圖5所示之部分 相同之部分，使用相同之參照符號且省略重複說明。如圖 13所示，第2實施形態中，VDD位準升壓電路Ua提供之 電源電位VDD2連接於電源端子VDD。藉此，使電源電位 31 200915322 升壓。藉由使列解碼器5以及列驅動器6之電源電位升壓 而可實現高速動作。 圖14係表示普通區塊B中所含之記憶體單元7之一例 之電路圖。圖14中，對於與圖6所示之部分相同之部分， 使用相同之參照符號且省略重複說明。如圖14所示，第2 實施形態中，VDD位準升壓電路14a提供之電源電位的

連接於電源端+ VDD。藉此，使電源電位升壓。藉由使記 fe體單tl 7之電源電位升壓而可實現高速動作。 圖15係表示普通區塊E内所含之寫入控制器忉以及 行選擇器9之-部分之電路圖。圖15中，對於與圖7所示 之邻刀相同之部分，使用相同之參照符號且省略重複說 明。如圖15所示，第2實施形態中，VDD位準升壓電路 ⑷提供之電源電位VDD2連接於寫人控制器1()之電源端 子VDD藉此，使電源電位升壓。再者，雖未圖示，但YD。 ^準升[電路14a提供之電源電位VDD2亦同樣地連接於 行選擇器9之電源端子卿。藉由使寫入控制器1〇以及行 選擇器9之電源電位升壓而可實現高速動作。 第：實施形態中，為了獲得適當之已升麼之電源電位 "較佳為㈣藉由反饋迴路使電源電位伽2穩定於 =之電Μ之方法。圖16係表示用以使電源電位卿2穩 壓之構成之方塊圖°如圖16所示，為了使電源 電立卿2穩定於所欲電Μ，内部時脈產生器2&可包括比 較部601及分頻電路602。 自VDD位準升壓電路14a輸出之電源電位卿2被輸 32 200915322 入至比較部601。比較部601根據 * 土千电靨而檢測電源電位 聊2升壓了何種程度，將檢測結果輸入至分頻電路602。 分頻電路602改變基準時脈之頻率， 项千輸出作為脈衝訊號之 控制訊號VUCK。分頻電路6〇2根據比較冑6〇 而調整控制訊號VUCK之週期。若雷 右電源電位VDD2低於所 欲：壓’貝，)分頻電路602會縮短控制訊冑vuck之週期。 另方面，右電源電位VDD2高於所欲電塵，則分頻電路 術會延長控制訊號VUCK之週期。藉由該反饋迴路，可使 内邛時脈產生H 2a輸出控制訊號VUCK，以使電源電位 VDD2穩定於所欲電壓。 士上所述，根據第2實施形態，於按照預先規定之配 置規則配置普通區塊時所產生之靜區、即普通區塊c與普 通區塊E所包圍之靜區内，設置卿位準升壓電路14” 因此’電路規模不會擴大。藉此’可不擴大電路規模便提 供特殊功能即VDD位準升壓。 再者’於第2實施形態，亦可考慮與第丄實施形態相 同之變形。 (第3實施形態） ι圖17係表示本發明第3實施形態之可編譯記憶體巨集 力此丨生構成之方塊圖。圖17中，對於與第1實施形態 相同之部分，使用相同之符號且省略重複說明。第3實施 办之可編澤§己憶體巨集lfe中，於靜區DS内配置有 位準產生電路14b來作為特殊區塊。 VDD/2位準產生電路14b係用以產生位元線dt、db 33 200915322 用之預充電電位之預充電電位產生電路。VDD/2位準產生 電路14b產生之預充電電位低於電源電位。此處，預充電 電位為電源電位VDD之1/2，即VDD/2。 如圖17所示，自 VDD/2位準產生電路14b延伸出 VDD/2配線。該VDD/2配線連接於普通區塊E内之預充電 電路8。該連接可由網狀配線實現，亦可沿用普通區塊E内 存在之VDD配線之一部分。 VDD/2位準產生電路14b，根據内部時脈產生器2b產 生之控制訊號CS而產生預充電電位。内部時脈產生器2b 輸出控制訊號CS以於對位元線進行預充電時產生預充電電 位。預充電電路8使用預充電電位VDD/2對位元線DT、 DB進行預充電。將預充電電位設為VDD/2左右，藉此，可 利用記憶體單元7内之正反器中存儲之電荷而高速擴大位 元線DT、DB間之電位差，故而可對記憶體單元7進行高 速讀取。 圖18係表示VDD/2位準產生電路14b之構成之電路 圖。VDD/2位準產生電路14b包括電阻701、706、PMOS 電晶體 702、704、708、以及 NMOS 電晶體 703、705、707。 PMOS電晶體702之源極經由電阻701而連接於電源電位 VDD。PMOS電晶體702之汲極連接於NMOS電晶體703 之汲極以及閘極。NMOS電晶體703之源極連接於PMOS 電晶體704之源極。NMOS電晶體703之閘極與NMOS電 晶體707之閘極連接。NMOS電晶體707之汲極連接於電源 電位VDD。NMOS電晶體707之源極與PMOS電晶體708 34 200915322 之源極，連接於PMOS電晶體702之閘極以及NMOS電晶 體706之閘極。該連接點達到預充電電位VDD/2。PMOS 電晶體704之閘極連接於PMOS電晶體708之閘極以及 PMOS電晶體704之汲極。PMOS電晶體704之汲極連接於 NMOS電晶體705之汲極。NMOS電晶體705之源極經由電 阻706而連接於源極電位VSS。PMOS電晶體708之汲極連 接於源極電位VSS。 藉由NMOS電晶體707以及PMOS電晶體708而進行 分壓，從而得到VDD/2。若VDD/2要變動，則藉由PMOS 電晶體702以及NMOS電晶體703或PMOS電晶體704以 及NMOS電晶體705而使NMOS電晶體707或PMOS電晶 體708中之任一者成為導通狀態，故而，可抑制VDD/2之 變動。藉此可穩定地供應VDD/2。 圖18中，以有一個VDD/2位準產生電路14b之情形為 例，但VDD/2位準產生電路14b之數量並不限於此。為了 使位元線之預充電電位穩定，只要根據接受VDD/2位準產 生電路14b之功能之提供之普通區塊E數量而使VDD/2位 準產生電路14b之數量增加即可。第3實施形態中，較佳 為接受特殊區塊之功能之提供之普通區塊與特殊區塊以一 定之比例存在，但並不限於此。而且，藉由增大VDD/2位 準升壓電路14b内所含之電晶體之W尺寸，亦可穩定地供 應 VDD/2。 如上所述，根據第3實施形態，於按照預先規定之配 置規則配置普通區塊時所產生之靜區、即普通區塊C與普 35 200915322 通區塊E所包圍之靜區内，設置VDD/2位準產生電路⑽。 因此，電路規模不會擴大。藉此，可不擴大電路規模便提 供特殊功能即預充電電位之降壓。 再者’第3實施形態’亦可考慮與第工實施形態相同 之變形。 (第4實施形態） 圖1 9 A係表不本發明第4實施形態之可編譯記憶體巨 集1c之配置構成之圖。第4實施形態中，與第！〜第3實 施耗不同，對於靜區如以外之靜區進行說明。 第1〜第3實施形態之可編譯記憶體巨集中，於普通區 塊C與普通區塊£所包圚夕斤# 匕固之£域内存在靜區DS。除靜區

Ds以外，有時於普通區^亦存在靜區。訊颜巨隼中， 因與字組線之間之關係，普通區塊A之縱方向上之高度取 決於記憶體單元7之高磨。办丨L ^ 同度例如，圖19A中，針對每4個

普通區塊B便配置一個普诵F

似日通&塊A。然而，當普通區塊A 之Y方向上之尺寸小於並福斤仏, ' «通£塊Β ( 4個記憶體單元7 )之 Y方向上之尺寸時、或去並；s成 次耆9通區塊Α之X方向上之尺寸小 於普通區塊D之X方向上夕 Π上之尺寸時，普通區塊A内有時會 形成靜區DS1、DS2。 第4實施形態中，於昝桶F A +士丄 、曰通&塊A内存在之靜區DS1、 DS2内配置特殊區塊。使用夕姓沾广& ^ 便用之特殊區塊可為第丨〜第3實施 形態中使用之任一特殊區塊。χ ^ ^ ^ ^ 尾又自特殊區塊至普通區塊 之配線，亦可藉由金屬層之妯二、，也松 興嘈之配線而以與第丨〜第3實施形態 相同之方式實現。 36 200915322 虽僅有靜區DS而不夠時，可亦使用靜區dsi、DS2， 亦可僅使用靜區DS 1、。 圖1 9B係表示第4實施形態之另一配置構成之圖。可 、.扁厚圮憶體巨集1 d令之普通區塊a内存在之靜區DS工、 DS2，配置成普通區塊A反轉而使相鄰之普通區塊A彼此 相對向即可。藉此，於靜區DS1、DS2内配置特殊區塊，可 提高特殊區塊之布局效率。 如上所述，第4實施形態中，亦利用按照預先規定之 配置規則而配置普通區塊時所產生之靜區，故而可提供不 會擴大電路規模便追加了附加功能之可編譯記憶體巨集。 (第5實施形態） 圖20A係表示本發明第5實施形態之可編譯記憶體巨 集le之配置構成之圖。第5實施形態中，與第丨〜第3實 施形態不同，對於靜區DS以外之靜區進行說明。 第1〜第3實施形態之可編譯記憶體巨集中，於普通區 塊C與普通區塊E所包圍之區域内存在靜區ds。除靜區 DS以外，有聘於普通區塊E内亦存在靜區jraMe集中， 因與位元線之間之關係，普通區塊E之橫方向上之寬度取 決於記憶體單元7之寬度。例如，圖2〇A中，針對每f個 普通區塊B而配置一個普通區塊E。然而，當普通區塊E 之X方向上之尺寸小於普通區塊B(兩個記憶體單元7)之 X方向上之尺寸時、或者普通區塊E2Y方向上之尺寸小 於普通區塊D之Y方向上之尺寸時，普通區塊£内有時會 形成靜區DS3、DS4、DS5。 37 200915322 第5實施形態中，於普通區塊E中存在之靜區内配置 有特殊區塊。使用之特殊區塊可為第1〜第3實施形態中所 使用之任一特殊區塊。而且，自特殊區塊至普通區塊之配 線’亦可藉由金屬層之配線而以與第1〜第3實施形態相同 之方式實現。 當僅有靜區DS而不夠時，亦可使用靜區DS3、DS4、 DS5 ’亦可僅使用靜區DS3、DS4、DS5。 圖20B係表示第5實施形態之另一配置構成之圖。可 編譯記憶體巨集If中之普通區塊E内存在之靜區DS3、 DS4’可配置成普通區塊e反轉而使相鄰之普通區塊e彼此 相對向。藉此，於靜區DS3、DS4内配置特殊區塊，可提高 特殊區塊之布局效率。 如上所述’第5實施形態中，亦利用按照預先規定之 配置規則配置普通區塊時產生之靜區，故而可提供不擴大 電路規模便追加了附加功能之可編譯記憶體巨集。 (第6實施形態） 圖21A係表示本發明第6實施形態之可編譯記憶體巨 集lg之配置構成之圖。第6實施形態中，與第1〜第3實 施形態不同’對靜區D S以外之靜區進行說明。 靜區DS1、DS2存在於普通區塊a中。靜區DS1、DS2 至少為一個MOS電晶體之尺寸即可。再者’ m〇S電晶體之 最小尺寸取決於所使用之製造方法。靜區DS1、DS2内至少 包括NMOS電晶體及/或PMOS電晶體。第6實施形態中， 使用存在之複數個靜區，藉由分別配置於該複數個靜區内 38 200915322 之電路之組合而實現特殊區塊之功能。例如，第1實施形 態中所示之VSS位準升壓電路14中之NMOS電晶體以及 PMOS電晶體配置於各靜區DS1、DS2内。根據靜區DS1、 DS2之尺寸，若有一個NMOS電晶體或PMOS電晶體配置 於一個靜區DS1或DS2内，則會有複數個NMOS電晶體及 /或PMOS電晶體配置於一個靜區DS1或DS2内。如圖3所 示，共通連接於VSS位準升壓電路14之配線為HBE、VBB 以及VSS。VBB以及VSS係藉由網狀配線而構成。HBE用 之控制線係構成為電源配線以外之配線。HBE用之控制線 只要連接於各M0S電晶體之閘極即可。因此，HBE用之控 制線可藉由例如網狀配線而簡單構成。 圖2 1 B以及圖2 1C係表示HBE用之控制線之網狀配線 例之圖。圖2 1B中，例如將HBE用之控制線配線於與VBB、 VSS、VDD用之縱向相同之層，進而，將HBE用之控制線 配線於與VBB、VSS、VDD用之橫向相同之層。再者，共 通之控制訊號HBE被輸入至HBE用之各控制線上。圖2 1C 中，將HBE用之控制線配線於與VBB、VSS、VDD用之縱 向相同之層上，且由該層形成一部分橫向，從而於靜區DS1 上進行配線。各靜區DS1内配置有NMOS電晶體及/或PMOS 電晶體，各閘極與該控制線電氣連接。再者，圖21B以及 圖2 1C中所示之配線例僅為一例，並不限制本發明。例如、 HBE用之控制線可主要以橫向形成，亦可由彎曲之配線而 形成該控制線。 如上所述，若使用圖3所示之VSS位準升壓電路14， 39 200915322 則可使用具有簡單構成之和制始 径制線來實現VSS位準升壓。 再者，第2或第3宥·絲报能a 貫包开/態中所示之特殊區塊， 藉由將配置於複數個靜區内 門< 1：路進行組合而實現。 如，雖配線較複雜，但於圖丨 於圖12所不之VDD位準升壓電 14a中’將各]VIOS電晶辦芬石免办 , 4 sa體及泵激電容配置於複數個靜區内 並連接各MOS電晶體，亦可實頦胜址序沾 J只現特殊區塊。又，作為實 性較高之構成，只要能夠墟仅 此殉確保某種程度之尺寸之靜區，則 亦可藉由將圖12所示之VDD位準升壓電路⑷配置於— 個靜區内，且將其它VDD位準升壓電路…配置於其它靜 區内’以與圖21B及圖21(1!回嫌+ 士』λ达丄 _ 问樣之方式構成VUCK用之控 制線而實現特殊區塊。 又’雖配線變得有些複雜，但於圖18所示之YD·位 ^產生電路14b中，亦可將各刪電晶體配置於複數個靜 區内亚連接各MOS電晶體而實現特殊區塊。而且，作為實 現性較高之構成’只要能夠確保某種程度之尺寸之靜區， 則亦可錯由將如圖18所示之VDD/2位準產生電路⑽配置 ；^靜區内，且將其它VDD/2位準產生電路14b配置於 "匕靜區内，以與圖21B及圖21C同樣之方式構成CS用之 控制線而實現特殊區塊。 士上所述，亦可藉由對分別配置於複數個靜區内之電 路加以組合而實現特殊區塊之功能。 尤其，S貧現VSS位準升壓電路14且以此作為特殊區 塊時，靜區之最小尺寸只要為一個MOS電晶體之尺寸即 可。在以往，相當於一個M〇s電晶體大小之靜區係為小到 40 200915322 不會被視為靜區者。可提供有效地活用如此極小之靜區來 ^加功能之可編輯記憶體巨集，這一點係本發明之一特 ^因此’ VSS位準升壓電路14可不極力取決於靜區之數 :或面積而構成。至各M0S電晶體之連接係並聯，故而可 错由採用網狀配線之控制線而實現VSS位準升壓電路14。 例如’存在於普通區塊A内之靜區，大多面積極小存在 有幾處〜幾十處。因此，當使用普通區塊A内所存在之靜 區時，尤其，有時报難於一個靜區内適當地構成可使VSS 位準升壓地VSS位準升壓電路14，因此可於複數個靜區内 配置各MOS電晶體，且利用控制線連接各M〇s電晶體， k而實現特殊區塊。而且，普通區塊（：與E所包圍之靜區 DS，大多具有一定程度之尺寸。當使用靜區£)8時，可於一 個靜區DS内構成VSS位準升壓電路14 ’從而實現特殊區 塊。再者，當然亦可使用複數個靜區DS來構成VSS位準 升壓電路14。 再者’圖21A中，普通區塊A内存在複數個靜區，但 即便為普通區塊B、C、D、E或c與E等之間之任意處的 靜區，亦可使用第6實施形態所示之構成來實現特殊區塊。 再者’第1〜第6實施形態中，可組合使用多種特殊區 塊。例如，有vss升壓功能與VDD升壓功能、vss升壓功 能與預充電電位降壓功能、VDD升壓功能與預充電電位降 左功ab專各種組合方式。當然’亦可組合使用3種功能。 使用第1〜第6實施形態之可編譯記憶體巨集，可實現 半導體記憶電路。又，使用第1〜第6實施形態之可編譯記 41 200915322 木可貫現半導體積體電路。第1〜第6實施形態中 斤示之半‘體記憶電路之構成方法，可由軟體自動或半自 動地執行。當由軟體執行時，亦可於用以構成可編譯記憶 體巨集之記憶體編譯器上指定靜區之位置、以及使用之特 殊區塊來設計半導體記憶電路。當然，設計者亦可於可編 °睪°己憶體巨集中存在之靜區内配置特殊區塊，#而構成半 導體記憶電路。 計時器等功能區塊 E集，普诵區祕# 义第1〜第6實施形態中，對於SRAM進行了說明，但本 =明並不限於SRAM，可適用於各種類型之可編譯記憶體巨 市。例如，當使用DRAM(動態隨機存取記憶體）時，作為普 品鬼追加了用以進行管線（pipeHne )處理之邏輯電路、 暫存器、輪出入切換電路、用以執行更新動作之控制電路、 。即便為由DRAM構成之可編譯記憶體

% "u μ、姐备、而實現特殊區塊。 以上，詳細說明了本發明，但上 不，並不限定本發明之範圍 脫離本發明範圍之情況下進行多 但上述說明之所有内容均 明之範圍。當然，可於不 42 200915322 本發明之可編譯 用其等之半導體積體 法，係提供記憶功能 °己隐體巨集、半導體記憶電路、及使 電路、以及半導體記憶電路之構成方 之發明，可適用於所有產業領域。 【圖式簡單說明】 憶體巨集1 圖1係表示本發明第彳宭 $㈣- 乃第1實轭形態之可編譯記 之配置構成之圖。 〒 圖0 圖2係表示可 編譯記憶體巨I1之功能性構成之方塊 係表示特殊區塊所含之VSS位準升壓電路 •人 u ----- 闺 -,U …U臥千开縻冤峪i4萝 k &塊所含之NMOS電a >§*丨m夕ή ^ 冤日日體101之一般連接關係之圖。 圖4係用以說明vss位準升壓電路14之動作之圖。 圖5係表示普通區塊a所含之列解碼器5及列驅動器6 之 #分之電路圖。 圖6係表不普通區塊B所含之記憶體單元7之-例之 電路圖。 j < 〇〇 系表示、θ通區塊E所含之寫入控制器1 〇及行選擇 益9之—部分之電路圖。 圖8係表示為了擴大記憶容量而使普通區塊規模擴大 時之區塊配置之圖。 圖9係表示本發明第2實施形態之可編譯記憶體巨集 la之功能性構成之方塊圖。 ' 圖10係表示特殊區塊所含之VDD位準升壓電路l4a 之構成之電路圖。 43 200915322 圖11係表示VDD位準升壓電路14 fgl ^ 〜初1下之時序圖。 圖2係表示特殊區塊所含之VDD位準升壓電路14 與普通區塊所含之雷曰 壓電路l4a 之電日日體之一般連接關係之圖。 圖：係表示普通區塊A所含之列解碼器5及列驅動器 6之一J分之電路圖。 圖1 4係表不普通區塊B所含之記憶體單元7之 電路圖。 4 圖15係表不普通區塊£所含之寫入控制器1〇及行 擇器9之一部分之電路圖。 圖16係表示用以使電源電位VDD2穩定於所欲電壓之 構成之方塊圖。 圖17係表示本發明第3實施形態之可編譯記憶體巨集 lb之功能性構成之方塊圖。 ’、 圖18係表示VDD/2位準產生電路14b之構成之電路 圖。 圖1 9 A係表示本發明第4實施形態之可編譯記憶體巨 集lc之配置構成之圖。 圖1 9B係表示第4實施形態之另一配置構成之圖。 圖20A係表示本發明第5實施形態之可編譯記憶體巨 集le之配置構成之圖。 圖20B係表示第5實施形態之另一配置構成之圖。 圖21A係表示本發明第6實施形態之可編譯記憶體巨 集lg之配置構成之圖。 圖2 1B係表示HBE用之控制線之網狀配線例之圖。 44 200915322 圖2 1 C係表示HBE用之控制線之網狀配線例之圖。 圖22係表示SRAM等習知記憶體巨集900之功能性構 成之一例之方塊圖。 【主要元件符號說明】 1、la、lb、lc、Id、le、if 可編譯記憶體巨集 2 ' 2a、2b 内部時脈產生器 3 位址緩衝器

4 位址解碼器 5 列解碼器 6 列驅動器 7 記憶體單元 8 預充電電路 9 行選擇器 10 寫入控制器 11 感測放大器 12 寫入緩衝器 13 資料I/O部 14 VSS位準升壓電路 14a VDD位準升壓電路 14b VDD/2位準產生電路 601 比較部 602 分頻電路 DS、DS1、DS2、t>S3、DS4、DS5 靜區 45

Claims (1)

1. 200915322 十、申請專利範圍： L一種可編譯記憶體巨集，係藉由將複數個功能區塊加 以組合以提供所欲之記憶容量，其特徵在於，具備： 複數個普通區塊，提供用以構成半導體記憶電路之最 低限度所需之複數個基本功能；以及 特殊區塊，對該複數個普通區塊之至少一個，提供與 該基本功能不同之功能； 該複數個普通區塊係依照預定之配置規則而配置； 該特殊區塊係藉由配置於一個以上之靜區之電路而實 現，遠靜區係於依照該配置規則來配置該複數個普通區塊 時產生。 2. 如申請專利範圍第丨項之可編譯記憶體巨集，其中， 該靜區係存在複數個，· 該特殊區塊之功能係由分別配置於該複數個靜區之電 路之集合而實現。 3. 如申請專利範圍第2項之可編譯記憶體巨集，其中， 配置於各該靜區之電路包含至少NM〇S電晶體及/或pM〇s 電晶體； 各該NMOS電晶體及/或各該PM0S電晶體係由控制線 連接。 4. 如申請專利範圍第3項之可編譯記憶體巨集，其中， 各該NMOS電晶體及/或各該pM〇s電晶體之電源配線，係 源極電位vss、電源電位VDD、及基極電位VBB之3個系 統且為網狀構造； 200915322 。控制線係該電源配線以外之網狀配線。 5.如申請專利範圍第3項之可編譯記憶體巨集 可利用之該靜區之最小尺寸為-個刪電晶體之尺； 巨集6:Γ:，專利範圍第1至5項中任-項之可編譯記憶體 卞八 °玄特殊區塊對至少一種該普通區塊之全π 供與該基本功能不同之功能。 王$铋 ▲ 7.如中請專利範㈣6項之可編譯記憶體巨集， f 该特殊區塊對兩種以 益 ' 上之該a通&塊之全部提供與該基本 功月b不同之功能0 8·^請專利範圍第丨至5項中任—項之可編譯記憶體 本、中’被提供該特殊區塊之功能之該普通區塊與該 特殊區塊係由網狀配線連接。 、 9·^請專職圍第丨至5項中任—項之可編譯記憶體 集’其中’該複數個普通區塊，包含： 與字組線之驅動器相關之第1普通區塊； 與§己憶體單元陣列相關之第2普通區塊； 與用以對記憶體單元陣列供應電源之配線相 普通區塊； 用以控制整個記憶體巨集之動作之第4普通區塊；以 及 ， 與位70線之驅動器相關之第5普通區塊； 作為該配置規則，使用對既定數量之該第2並 fi? W ^ ^ 〇 4#· ^ \sz % 置以第3 w通區塊之規則時，係藉由配置於該第3普通 區塊與該第5普通區塊所包圍之靜區之電路來實現該 47 200915322 區塊。 10. 如申請專利範圍第丨至5項中任一項之可編譯記憶 體巨集，其中，該複數個普通區塊包含與字組線之驅動: 相關之第1普通區塊； 器 該特殊區塊係藉由配置於該第1普通區塊内存在 區之電路來實現。 之靜 11. 如申請專利範圍第10項之可編譯記憶體巨集，其 中，該第1普通區塊係配置成相鄰兩個該第1普通區塊 存在之靜區為相對向； 該特殊區塊係藉由配置於相鄰兩個該第1普通區塊内 存在之靜區之電路來實現。 12. 如申請專利範圍第丨至5項中任一項之可編譯記憶 體巨集，其中，該複數個普通區塊包含與位元線之驅動器 相關之第5普通區塊； 該特殊區塊係藉由配置於該第5普通區塊内存在之靜 區之電路來實現。 13. 如申請專利範圍第ι2項之可編譯記憶體巨集，其 中，該第5普通區塊係配置成相鄰兩個該第5普通區塊内 存在之靜區為相對向； 該特殊區塊係藉由配置於相鄰兩個該第5普通區塊内 存在之靜區之電路來實現。 14. 如申請專利範圍第1至5項中任一項之可編譯記憶 體巨集’其中’接受該特殊區塊之功能提供之普通區塊與 該特殊區塊係以一定之比例存在。 48 200915322 15. 如申請專利範圍第丨至$項中任一項之可編譯記憶 體巨集，其中，封· 4士 ' 琢特殊區塊包含用以使NMOS電晶體之源 極電位高於基極電位之VSS位準升壓電路； 連接於"亥特殊區塊之該普通區塊所含之NMOS電晶體 原極电位，係根據輸入至該VSS位準升壓電路之控制訊 號，而切換成升壓至基極電位之電位。 16. 如申睛專利範圍第15項之可編譯記憶體巨集，其 $連接於該特殊區塊之該普通區塊係與SRAM之記憶體 單70陣列相關之功能區塊； 該功硓區塊内之正反器所含之NM〇s電晶體之源極電 係根據輪入至該vss位準升壓電路之控制訊號，而切 換成升壓至基極電位之電位。 17.如申請專利範圍第15項之可編譯記憶體巨集，其 中，該VSS位準升壓電路，係藉由連接一個以上之單位電 路，實現’該單位電路中，NMOS電晶體之源極及PM〇s 電曰θ體之汲極係連接於基極電位VBB，電晶體及 PMOS電晶體之閘極係連接於控制線，n刪電晶體之汲極 及PMOS電晶體之源極係連接於源極電位vss。 .如申請專利範圍第】至5項中任一項之可編譯記憶 體巨集’其中’該特殊區塊包含用以使電源電位升壓之卿 位準升壓電路； 連接於π亥特殊區塊之該普通區塊所含之電源端子係連 接於藉由該VDD位準升壓電路而升壓之電源電位。 19.如申請專利範圍第…項中任一項之可編譯記憶 49 200915322 體巨集，其中’連接於該特殊區塊之該普通區塊包含施加 位元線之預充電電位之預充電電路； 該特殊區塊包含產生低於電源電位之該位元線用之預 充電電位的預充電電位產生電路； 該預充電電路將該預充電電位產生電路所產生之預充 電電位施加至該位元線。 20.—種半導體記憶電路，係藉由將複數個功能區塊加 以組合以提供所欲之記憶容量，其特徵在於，具備： 複數個普通區塊’提供最低限度所需之複數個基本功 能；以及 特殊區塊’對s亥袓數個普通區塊之至少一個，提供與 該基本功能不同之功能； S亥複數個普通區塊係依照預定之配置規則而配置； 該特殊區塊係藉由配置於一個以上之靜區之電路而實 現，該靜區係於依照該配置規則來配置該複數個普通區塊 時產生。 21—種半導體積體電路，係具備半導體記憶電路，其 特徵在於： μ 該半導體記憶電路係藉由將複數個功能區塊加以組合 以提供所欲之記憶容量，其具備·· 複數個普通區塊，提供最低限度所需之複數個基本功 能；以及 特殊區塊，對該複數個普通區塊之至少一個，提供與 該基本功能不同之功能； 50 200915322 該複數個普通區塊係依照預定之配置規則而配置； 該特殊區塊係藉由配置於—個以上之靜區之電路而奋 現’該靜區係於依照該配置規則來配置該複數個 ： 時產生。 眭塊 22,種半導體記憶電路之構成方法，係藉由將複數個 功能區塊加以組合以提供所欲之記憶容量，其特徵在於， 具有： 、 配置提ί、最低限度所需之複數個基本功能之複數個普 通區塊的步驟；以及 配置對該複數個普通區塊之至少一個，提供與該基本 功能不同之功能之特殊區塊的步驟； 該複數個普通區塊係依照預定之配置規則而配置； ;置該特殊區塊之步驟，藉由將電路配置於一個以 之靜區來κ現該特殊區塊，該靜區係於依照該配置規則 來配置該複數個普通區塊時產生。 十一、圖式： 如次頁。 51