JP5432199B2 - マルチプロセッサ装置 - Google Patents
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Description
図1は本発明の実施の形態1におけるマルチプロセッサ装置を示す構成図であり、このマルチプロセッサ装置は一の半導体チップ上に形成されている。CPU1〜8の複数のプロセッサが並列に構成されており(第1のプロセッサ群)、SMP(Symmetric Multiple Processor)構成となっている。それぞれのCPUは内部に1次キャッシュ(I-cache,D-cache)、内部メモリ(U-LM)、MMU(メモリ管理)、SDI(デバッガ)を持っている。8個のCPUはCPUバス10(第1のバス)に接続され、CPUバス10はCPUバス制御部11を介して2次キャッシュ12に接続されている。2次キャッシュ12はDDR2 I/F13(第1の外部バスI/F)を介して外部バス1に接続されている。
図2から図4は本発明の実施の形態2におけるマルチプロセッサ装置のレイアウトを示した図である。図2は実施の形態1の各モジュールを実際のシリコンウエハ上に構成したレイアウト例である。図3は図2のレイアウト例をCPUバス関連モジュール(CPU1〜8、CPUバス制御)と内部周辺バス関連モジュール(SIMD型超並列プロセッサ31,32,CPU19,内蔵SRAM17,周辺回路15,外部バス制御部18,DMAC16)をそれぞれCPUバス領域20と内部周辺バス領域21にまとめた図である。図4は実施の形態2における電源/GND配線22のイメージ図である。
図5は実施の形態1の実際のシリコンウエハ上に構成された各モジュールのレイアウト例である。実施の形態2と比較すると、CPUバス制御モジュールと周辺モジュールの位置関係、および内蔵SRAM17の位置と大きさ、CPU19および2次キャッシュ12の形状が変わっている。
図6は本発明の実施の形態4におけるマルチプロセッサ装置を示す構成図である。以下に実施の形態1と異なる点について説明する。CPUバス10と内部周辺バス14がバスブリッジ回路(Bus bridge25)を通して接続されている。よってCPU1〜8は2次キャッシュ12を通してDDR2 I/F13から外部バス1にアクセスできるだけでなく、Bus bridge25を通して内部周辺バス14の資源へもアクセス可能である。従って、経路が遠く周波数も遅いので、データ転送性能は上がらないが、外部バス制御部18を通して別の外部バス2にもアクセスできる。ただし、Bus bridge25を外部バス2および内部周辺バス14へのアクセスは2次キャッシュ12のキャッシングの対象とならない。また、内部周辺バス14に接続される各モジュールも、外部バス制御部18を通して外部バス2にアクセスできるほか、外部バス1へもBus bridgeを通してアクセスできる。
図7は本発明の実施の形態5におけるマルチプロセッサ装置を示す構成図である。実施の形態1と異なる点は、SIMD型超並列プロセッサ31,32の代わりにDSP41,42が接続されている点である。また、本実施の形態ではCPUバス10と内部周辺バス14のブリッジに2次キャッシュ12を使用したが、実施の形態4のように専用のBus bridge25を使用してもよい。その他の構成、効果は実施の形態1と同様のため説明を省略する。
図8は実施の形態1〜5のCPUのクロック(CPUクロック)とCPUバスクロック(バスクロック)の関係を示したタイミングチャートである。CPUクロックとCPUバスクロックの周波数は、CPUクロックの方がバスクロックより速い場合を考える。図8では、CPUクロックとバスクロックの周波数比が、1:1,2:1,4:1,8:1の場合を例にしている。n分周クロック(n=1,2,4,8)はCPUクロックを周波数比に従って分周したクロックである。
図11は実施の形態1〜6を使用したシステムのソフトウェアのブロック図である。各プロセッサごとにデバイスドライバ(driver)があり、その上位階層にOSがある。CPU1〜8はOS1が制御し、SIMD型超並列プロセッサ31,32とCPU19はOS2が制御する。各OSは例えばOS1がLinuxなどの非リアルタイムOSで、OS2がITRONなどのリアルタイムOSが考えられる。OS1はCPUのアーキテクチャ向けに最適化されており、CPUバス10上には同一アーキテクチャのCPU8個と2次キャッシュ12とBus bridge25しかない。また、外部バス1へのアクセスも内部周辺バス14に接続される各モジュールのアクセスは少なく、ほぼCPU1〜8からのアクセスであるため、高い性能を出せる。また、OS1により1次/2次キャッシュメモリの内容がコヒーレンシ制御されて整合性が取れており、コヒーレンシーの問題も最適に対応できる。一方OS2側もOS1とは独立に外部バス2を持っているので、OS1とのリソースの調整がほとんど無くなり、高い性能が出せる。
Claims (9)
- 複数の第1のプロセッサと、
複数の第2のプロセッサと、
前記複数の第1のプロセッサが接続されている第1のバスと、
前記複数の第2のプロセッサが接続されている第2のバスと、
前記第1のバスが接続されている第1の外部バスI/Fと、
前記第2のバスが接続されている第2の外部バスI/Fと、を一の半導体チップ上に備え、
前記第1のプロセッサと前記第2のプロセッサは、別系統のクロックで制御され、周波数または位相が異なり、
前記第1の外部バスI/Fは前記半導体チップの外の第1の外部バスに接続可能であり、
前記第2の外部バスI/Fは前記半導体チップの外の第2の外部バスに接続可能であり、
前記複数の第1のプロセッサは、前記第1のバス及び前記第1の外部バスI/Fを介して前記第1の外部バスにアクセス可能であり、
前記複数の第2のプロセッサは、前記第2のバス及び前記第2の外部バスI/Fを介して前記第2の外部バスにアクセス可能であり、
前記半導体チップは平面視して4辺を有する矩形の形状をなし、前記第1の外部バスI/F及び前記第2の外部バスI/Fは、前記半導体チップの前記4辺のそれぞれ異なる辺に隣接して配置されることを特徴とするマルチプロセッサ装置。 - 前記第1のプロセッサと前記第2のプロセッサのうち、クロック周波数の速いプロセッサの領域の電源配線の配線密度は高くし、クロック周波数の遅いプロセッサの領域の電源配線の配線密度は低くする請求項1記載のマルチプロセッサ装置。
- 前記第1のプロセッサと前記第2のプロセッサのうち、クロック周波数の速いプロセッサ群の領域の電源端子を多くし、クロック周波数の遅いプロセッサ群の領域の電源端子を少なくする請求項1から2のいずれか記載のマルチプロセッサ装置。
- 前記第1のプロセッサまたは前記第2のプロセッサのうち、クロック周波数の速いプロセッサのCPU領域と外部バスI/Fは半導体チップ上に遠隔に配置される請求項1から3のいずれか記載のマルチプロセッサ装置。
- 前記クロック周波数の速いプロセッサのCPUには速いクロックを供給し、前記外部バスI/Fとデータ処理を行うバスクロックには前記クロックの一部をゲーティングして生成する請求項4記載のマルチプロセッサ装置。
- 前記複数の第1のプロセッサは、前記第1のバス、第2のバス及び前記第2の外部バスI/Fを介して前記第2の外部バスにもアクセス可能である、請求項1から5のいずれか記載のマルチプロセッサ装置。
- 前記第1のバスと前記第2のバスとの間に設けられたバスブリッジを備え、
前記複数の第1のプロセッサは、前記第1のバス、前記バスブリッジ、前記第2のバス及び前記第2の外部バスI/Fを介して前記第2の外部バスにアクセスする、請求項6記載のマルチプロセッサ装置。 - 前記第1のバスと前記第1の外部バスI/Fとの間に設けられた2次キャッシュを備え、
前記複数の第1のプロセッサは、前記第1のバス、前記2次キャッシュ及び前記第1の外部バスI/Fを介して前記第1の外部バスにアクセスする、請求項7記載のマルチプロセッサ装置。 - 前記第1のバスと前記第2のバスとの間に設けられた2次キャッシュを備え、
前記複数の第1のプロセッサは、前記第1のバス、前記2次キャッシュ及び前記第1の外部バスI/Fを介して前記第1の外部バスにアクセスし、前記第1のバス、前記2次キャッシュ、前記第2のバス及び前記第2の外部バスI/Fを介して前記第2の外部バスにアクセスする、請求項6記載のマルチプロセッサ装置。
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