JPH11353232A - 階層型バス構成マルチプロセッサシステムにおけるキャッシュ制御方法 - Google Patents
階層型バス構成マルチプロセッサシステムにおけるキャッシュ制御方法Info
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- JPH11353232A JPH11353232A JP10158211A JP15821198A JPH11353232A JP H11353232 A JPH11353232 A JP H11353232A JP 10158211 A JP10158211 A JP 10158211A JP 15821198 A JP15821198 A JP 15821198A JP H11353232 A JPH11353232 A JP H11353232A
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Abstract
(57)【要約】
【課題】 プロセッサのアクセスごとにキャッシュ属性
を変更して、キャッシュミスヒット時のオーバヘッドを
軽減し、システム性能の向上を図る。 【解決手段】 バスアクセス制御部２ａ１がバスロック
信号をチェックし、バスロックされていない場合には、
キャッシュ３ａ１に更新データを最新情報保持状態で記
録し、一方、バスロックされている場合には、キャッシ
ュ３ａ１に対して更新データをシェア属性で記録すると
ともに、記憶装置７のメモリ領域７１１に対してその更
新データを記憶する
を変更して、キャッシュミスヒット時のオーバヘッドを
軽減し、システム性能の向上を図る。 【解決手段】 バスアクセス制御部２ａ１がバスロック
信号をチェックし、バスロックされていない場合には、
キャッシュ３ａ１に更新データを最新情報保持状態で記
録し、一方、バスロックされている場合には、キャッシ
ュ３ａ１に対して更新データをシェア属性で記録すると
ともに、記憶装置７のメモリ領域７１１に対してその更
新データを記憶する
Description
【０００１】
【発明の属する技術分野】この発明は、メモリアクセス
を高速化してシステム性能を向上する階層型バス構成マ
ルチプロセッサシステムにおけるキャッシュ制御方法に
関する。
を高速化してシステム性能を向上する階層型バス構成マ
ルチプロセッサシステムにおけるキャッシュ制御方法に
関する。
【０００２】
【従来の技術】従来、大規模マルチプロセッサシステム
において、単一バス上に全プロセッサを接続する方式で
は、システムバスの使用率が上がり過ぎてしまうことで
プロセッサを一定個数以上追加しても性能が上がらなく
なったり、電気的な特性を維持できなくなるなどの理由
から、バスを階層化して接続プロセッサ数を増やす方法
が取られている。
において、単一バス上に全プロセッサを接続する方式で
は、システムバスの使用率が上がり過ぎてしまうことで
プロセッサを一定個数以上追加しても性能が上がらなく
なったり、電気的な特性を維持できなくなるなどの理由
から、バスを階層化して接続プロセッサ数を増やす方法
が取られている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
マルチプロセッサシステムにあっては、単層バスシステ
ムに比べ、メモリアクセスにかかる時間が長くなってし
まう。すなわち、単層バスシステムでは、メモリ領域に
対するアクセスは、一つのバス使用権の確保後に、すぐ
にデータを取得できるのに対し、階層型バスシステムで
は、少なくとも二つのバス使用権を確保するまでデータ
を取得できず、従って、２〜３倍の時間を要するという
課題があった。また、メモリアクセスの時間を短縮する
ため、キャッシュの容量を増加させたり、プロセッサバ
ス制御部にもキャッシュを置くことにより、主記憶装置
に対するアクセスの回数を減らし、これらによって性能
低下分をカバーすることができるものの、この場合に
は、プロセッサ間で共有しない領域に対するアクセスは
高速化されるが、プロセッサ間で共有する領域に対する
アクセスに対しては、逆に性能を落してしまうという課
題があった。
マルチプロセッサシステムにあっては、単層バスシステ
ムに比べ、メモリアクセスにかかる時間が長くなってし
まう。すなわち、単層バスシステムでは、メモリ領域に
対するアクセスは、一つのバス使用権の確保後に、すぐ
にデータを取得できるのに対し、階層型バスシステムで
は、少なくとも二つのバス使用権を確保するまでデータ
を取得できず、従って、２〜３倍の時間を要するという
課題があった。また、メモリアクセスの時間を短縮する
ため、キャッシュの容量を増加させたり、プロセッサバ
ス制御部にもキャッシュを置くことにより、主記憶装置
に対するアクセスの回数を減らし、これらによって性能
低下分をカバーすることができるものの、この場合に
は、プロセッサ間で共有しない領域に対するアクセスは
高速化されるが、プロセッサ間で共有する領域に対する
アクセスに対しては、逆に性能を落してしまうという課
題があった。
【０００４】この発明は前記のような課題を解決するも
のであり、プロセッサのアクセスごとにキャッシュ属性
を変更することにより、キャッシュミスヒット時のオー
バヘッドを軽減して、システム性能を向上することがで
きる階層型バス構成マルチプロセッサシステムにおける
キャッシュ制御方法を得ることを目的とする。
のであり、プロセッサのアクセスごとにキャッシュ属性
を変更することにより、キャッシュミスヒット時のオー
バヘッドを軽減して、システム性能を向上することがで
きる階層型バス構成マルチプロセッサシステムにおける
キャッシュ制御方法を得ることを目的とする。
【０００５】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかる階層型バス構成マルチプロセッサ
システムにおけるキャッシュ制御方法は、複数のプロセ
ッサがアクセス可能な主記憶装置のメモリ領域に対し、
一つのプロセッサがデータの読み込み要求をするととも
にバスロック信号を送出し、その読み込み要求を受け
て、バスアクセス制御部がキャッシュにキャッシュヒッ
トがないことを確認した上で、自系プロセッサバスの使
用権を確保してこれに前記読み込み要求を出し、この読
み込み要求を受けて、自系のプロセッサバス制御部が他
系と共用されるシステムバスの使用権を確保して、これ
を通して前記主記憶装置に読み込み要求を出し、この主
記憶装置はメモリ領域に最新データが保持されている場
合、これをレスポンスとして前記システムバスに返し、
このレスポンスを前記プロセッサ制御部，自系プロセッ
サバスおよび自系バスアクセス制御部を介して受けて、
前記プロセッサがデータ内容を更新し、この更新したデ
ータを受けて前記バスアクセス制御部が前記バスロック
信号をチェックし、バスロックされていない場合には、
前記キャッシュに更新データを最新情報保持状態で記録
し、一方、バスロックされている場合には、前記キャッ
シュに対して前記更新データをシェア属性で記録すると
ともに、前記記憶装置のメモリ領域に対してその更新デ
ータを記憶するようにしたものである。
求項１の発明にかかる階層型バス構成マルチプロセッサ
システムにおけるキャッシュ制御方法は、複数のプロセ
ッサがアクセス可能な主記憶装置のメモリ領域に対し、
一つのプロセッサがデータの読み込み要求をするととも
にバスロック信号を送出し、その読み込み要求を受け
て、バスアクセス制御部がキャッシュにキャッシュヒッ
トがないことを確認した上で、自系プロセッサバスの使
用権を確保してこれに前記読み込み要求を出し、この読
み込み要求を受けて、自系のプロセッサバス制御部が他
系と共用されるシステムバスの使用権を確保して、これ
を通して前記主記憶装置に読み込み要求を出し、この主
記憶装置はメモリ領域に最新データが保持されている場
合、これをレスポンスとして前記システムバスに返し、
このレスポンスを前記プロセッサ制御部，自系プロセッ
サバスおよび自系バスアクセス制御部を介して受けて、
前記プロセッサがデータ内容を更新し、この更新したデ
ータを受けて前記バスアクセス制御部が前記バスロック
信号をチェックし、バスロックされていない場合には、
前記キャッシュに更新データを最新情報保持状態で記録
し、一方、バスロックされている場合には、前記キャッ
シュに対して前記更新データをシェア属性で記録すると
ともに、前記記憶装置のメモリ領域に対してその更新デ
ータを記憶するようにしたものである。
【０００６】また、請求項２階層型バス構成マルチプロ
セッサシステムにおけるキャッシュ制御方法は、前記プ
ロセッサおよびバスアクセス制御部間に接続されたキャ
ッシュ属性変更制御信号線を通じて、前記バスアクセス
制御部がキャッシュ属性変更制御信号または前記バスロ
ック信号を検出したとき、キャッシュ属性を一時変更す
るようにしたものである。
セッサシステムにおけるキャッシュ制御方法は、前記プ
ロセッサおよびバスアクセス制御部間に接続されたキャ
ッシュ属性変更制御信号線を通じて、前記バスアクセス
制御部がキャッシュ属性変更制御信号または前記バスロ
ック信号を検出したとき、キャッシュ属性を一時変更す
るようにしたものである。
【０００７】また、請求項３の発明にかかる階層型バス
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、キャッシュ属性変更機能外部制御入力線を通じ
て外部から前記バスアクセス制御部に入力されるキャッ
シュ属性変更機能制御信号にもとづき、前記キャッシュ
属性変更機能をオン，オフするようにしたものである。
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、キャッシュ属性変更機能外部制御入力線を通じ
て外部から前記バスアクセス制御部に入力されるキャッ
シュ属性変更機能制御信号にもとづき、前記キャッシュ
属性変更機能をオン，オフするようにしたものである。
【０００８】また、請求項４の発明にかかる階層型バス
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、前記プロセッサのデータ更新の終了後、該プロ
セッサまたは自系の他のプロセッサが前記メモリ領域に
対してバスロック付きまたはバスロックなしでアクセス
する場合、あるいは他系プロセッサがバスロックなしで
アクセスする場合、自系のキャッシュに応答させるよう
にしたものである。
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、前記プロセッサのデータ更新の終了後、該プロ
セッサまたは自系の他のプロセッサが前記メモリ領域に
対してバスロック付きまたはバスロックなしでアクセス
する場合、あるいは他系プロセッサがバスロックなしで
アクセスする場合、自系のキャッシュに応答させるよう
にしたものである。
【０００９】また、請求項５の発明にかかる階層型バス
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、前記プロセッサのデータ更新の終了後、他系の
プロセッサが前記メモリ領域に対してバスロック付きで
アクセスする場合には、前記主記憶装置から最新データ
を得るようにしたものである。
構成マルチプロセッサシステムにおけるキャッシュ制御
方法は、前記プロセッサのデータ更新の終了後、他系の
プロセッサが前記メモリ領域に対してバスロック付きで
アクセスする場合には、前記主記憶装置から最新データ
を得るようにしたものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１は、階層型バス構成のマルチ
プロセッサシステムを示すシステム構成図であり、バス
アクセス制御部２ａ１は、プロセッサ１ａ１，キャッシ
ュ３ａ１およびプロセッサバス４ａに対しバス接続され
ており、プロセッサ１ａ１からの各種要求を受けつけ、
キャッシュ３ａ１からのデータの読み書きや、プロセッ
サバス４ａへの要求や、データの入出力を制御してい
る。また、そのプロセッサバス４ａには、複数のバスア
クセス制御部２ａ１，２ａ２と、プロセッサバス制御部
５ａとが接続されており、バスアクセス制御部２ａ１，
２ａ２間や、バスアクセス制御部２ａ１，２ａ２および
プロセッサバス制御部５ａ間の要求やデータの授受を行
うのに利用される。
図について説明する。図１は、階層型バス構成のマルチ
プロセッサシステムを示すシステム構成図であり、バス
アクセス制御部２ａ１は、プロセッサ１ａ１，キャッシ
ュ３ａ１およびプロセッサバス４ａに対しバス接続され
ており、プロセッサ１ａ１からの各種要求を受けつけ、
キャッシュ３ａ１からのデータの読み書きや、プロセッ
サバス４ａへの要求や、データの入出力を制御してい
る。また、そのプロセッサバス４ａには、複数のバスア
クセス制御部２ａ１，２ａ２と、プロセッサバス制御部
５ａとが接続されており、バスアクセス制御部２ａ１，
２ａ２間や、バスアクセス制御部２ａ１，２ａ２および
プロセッサバス制御部５ａ間の要求やデータの授受を行
うのに利用される。
【００１１】そして、プロセッサバス制御部５ａは、プ
ロセッサバス４ａ上の要求を監視し、このプロセッサバ
ス４ａとともに階層バス構成とされるシステムバス６に
要求を出す必要がある場合、システムバス６に要求を出
したり、システムバス６上の要求を監視し、自系プロセ
ッサバス４ａに要求を出す必要がある場合、自系プロセ
ッサバス４ａに要求を出したりする。前記システムバス
６には、複数のプロセッサバス制御部５ａ，５ｂと、主
記憶装置７とが接続されており、プロセッサバス制御部
５ａ，５ｂ間や、プロセッサバス制御部５ａ，５ｂおよ
び主記憶装置７間のデータの授受を行うのに利用され
る。また、当然のことながら、システムバス６には、そ
の他の入出力機器が直接あるいは間接的に接続されてい
るが、ここでは、この発明に直接関係しない機器に関す
る記載は特別行わないものとする。
ロセッサバス４ａ上の要求を監視し、このプロセッサバ
ス４ａとともに階層バス構成とされるシステムバス６に
要求を出す必要がある場合、システムバス６に要求を出
したり、システムバス６上の要求を監視し、自系プロセ
ッサバス４ａに要求を出す必要がある場合、自系プロセ
ッサバス４ａに要求を出したりする。前記システムバス
６には、複数のプロセッサバス制御部５ａ，５ｂと、主
記憶装置７とが接続されており、プロセッサバス制御部
５ａ，５ｂ間や、プロセッサバス制御部５ａ，５ｂおよ
び主記憶装置７間のデータの授受を行うのに利用され
る。また、当然のことながら、システムバス６には、そ
の他の入出力機器が直接あるいは間接的に接続されてい
るが、ここでは、この発明に直接関係しない機器に関す
る記載は特別行わないものとする。
【００１２】なお、この発明の実施の一形態では、説明
を簡単にするために、プロセッサバス４ａ，４ｂ上のプ
ロセッサ数およびシステムバス上のプロセッサバス制御
部５ａ，５ｂ数を二つとし、またバスの階層を、プロセ
ッサバス４ａ，４ｂおよびシステムバス６の２階層とし
ているが、それ以上の数あるいは階層数とすることも任
意である。
を簡単にするために、プロセッサバス４ａ，４ｂ上のプ
ロセッサ数およびシステムバス上のプロセッサバス制御
部５ａ，５ｂ数を二つとし、またバスの階層を、プロセ
ッサバス４ａ，４ｂおよびシステムバス６の２階層とし
ているが、それ以上の数あるいは階層数とすることも任
意である。
【００１３】また、前記同様に、バスアクセス制御部２
ａ２はプロセッサ１ａ２，キャッシュ３ａ２およびプロ
セッサバス４ａに対してそれぞれバス接続され、バスア
クセス制御部２ｂ１，２ｂ２はそれぞれプロセッサ１ｂ
１，１ｂ２，キャッシュ３ｂ１，３ｂ２およびプロセッ
サバス４ｂに対してそれぞれバス接続されている。そし
て、各プロセッサバス制御部５ａ，５ｂはそれぞれプロ
セッサバス４ａ，４ｂおよびシステムバス６に接続され
ている。７１１は主記憶装置のメモリ領域である。
ａ２はプロセッサ１ａ２，キャッシュ３ａ２およびプロ
セッサバス４ａに対してそれぞれバス接続され、バスア
クセス制御部２ｂ１，２ｂ２はそれぞれプロセッサ１ｂ
１，１ｂ２，キャッシュ３ｂ１，３ｂ２およびプロセッ
サバス４ｂに対してそれぞれバス接続されている。そし
て、各プロセッサバス制御部５ａ，５ｂはそれぞれプロ
セッサバス４ａ，４ｂおよびシステムバス６に接続され
ている。７１１は主記憶装置のメモリ領域である。
【００１４】次に動作を説明する。通常、キャッシュの
効果を最大限に利用するため、プロセッサに対応したキ
ャッシュには、ライトバック方式あるいはこれに類する
方式が取られる。メモリ領域７１１の内容を更新する場
合について説明すると、例えばプロセッサ１ａ１は、メ
モリ領域７１１のデータを読み込むために、バスアクセ
ス制御部２ａ１に読み込み要求を出す。この時、プロセ
ッサ１ａ１は、必要に応じてバスロック信号を同時に送
出する。以降、バスロック信号は、このデータ更新処理
が終了するまで、関連するバスに送出され続ける。バス
アクセス制御部２ａ１は、キャッシュ３ａ１にキャッシ
ュヒットしないことを確認すると、自系バス４ａの使用
権を確保し、メモリ領域７１１のデータ読み込み要求を
出す。
効果を最大限に利用するため、プロセッサに対応したキ
ャッシュには、ライトバック方式あるいはこれに類する
方式が取られる。メモリ領域７１１の内容を更新する場
合について説明すると、例えばプロセッサ１ａ１は、メ
モリ領域７１１のデータを読み込むために、バスアクセ
ス制御部２ａ１に読み込み要求を出す。この時、プロセ
ッサ１ａ１は、必要に応じてバスロック信号を同時に送
出する。以降、バスロック信号は、このデータ更新処理
が終了するまで、関連するバスに送出され続ける。バス
アクセス制御部２ａ１は、キャッシュ３ａ１にキャッシ
ュヒットしないことを確認すると、自系バス４ａの使用
権を確保し、メモリ領域７１１のデータ読み込み要求を
出す。
【００１５】このため、自系プロセッサバス制御部５ａ
は、自系の他のプロセッサによるメモリ領域７１１の最
新データの読み出し要求がないことを判断すると、シス
テムバス６の使用権を確保し、同じくメモリ領域７１１
のデータ読み込み要求を出す。主記憶装置７は、メモリ
領域７１１に最新データが保持されている場合、メモリ
領域７１１のデータをレスポンスとしてシステムバス６
に返す。自系プロセッサバス制御部５ａは前記レスポン
スを受け、プロセッサバス４ａにレスポンスを返す。自
系バスアクセス制御部２ａ１は、前記レスポンスをプロ
セッサバス４ａから受け、プロセッサ１ａ１にレスポン
スを返す。
は、自系の他のプロセッサによるメモリ領域７１１の最
新データの読み出し要求がないことを判断すると、シス
テムバス６の使用権を確保し、同じくメモリ領域７１１
のデータ読み込み要求を出す。主記憶装置７は、メモリ
領域７１１に最新データが保持されている場合、メモリ
領域７１１のデータをレスポンスとしてシステムバス６
に返す。自系プロセッサバス制御部５ａは前記レスポン
スを受け、プロセッサバス４ａにレスポンスを返す。自
系バスアクセス制御部２ａ１は、前記レスポンスをプロ
セッサバス４ａから受け、プロセッサ１ａ１にレスポン
スを返す。
【００１６】従って、プロセッサ１ａ１は、前記レスポ
ンスを受け取り、データ内容を更新し、更新した情報を
バスアクセス制御部２ａ１に渡す。バスアクセス制御部
２ａ１は、バスロック信号をチェックし、バスロックさ
れていない場合、従来同様キャッシュ３ａ１に最新情報
保持の状態で記録する。バスロックされている場合に
は、バスアクセス制御部２ａ１は、キャッシュ３ａ１に
対して、更新データをシェア属性で記録すると共に、プ
ロセッサバス４ａに対しても、更新データをシェア属性
で送出し、主記憶装置７にも最新の更新データを記憶さ
せる。プロセッサ１ａ１は、データ更新が終ったことを
検出するとバスロック信号の送出を止め、一つの処理が
終了する。
ンスを受け取り、データ内容を更新し、更新した情報を
バスアクセス制御部２ａ１に渡す。バスアクセス制御部
２ａ１は、バスロック信号をチェックし、バスロックさ
れていない場合、従来同様キャッシュ３ａ１に最新情報
保持の状態で記録する。バスロックされている場合に
は、バスアクセス制御部２ａ１は、キャッシュ３ａ１に
対して、更新データをシェア属性で記録すると共に、プ
ロセッサバス４ａに対しても、更新データをシェア属性
で送出し、主記憶装置７にも最新の更新データを記憶さ
せる。プロセッサ１ａ１は、データ更新が終ったことを
検出するとバスロック信号の送出を止め、一つの処理が
終了する。
【００１７】その後、同一のプロセッサ１ａ１あるい
は、自系の他のプロセッサ１ａ２等がメモリ領域７１１
に対してバスロック付きまたはバスロックなしでアクセ
スする場合および他系プロセッサがバスロックなしでア
クセスする場合、自系キャッシュ３ａ１が応答するた
め、従来と全く同じ時間で応答可能となる。また、他系
プロセッサ、例えば、プロセッサ１ｂ１が当該メモリ領
域７１１に対してバスロック付きで更新を行おうとした
場合、従来のシステムでは、最新データをキャッシュ３
ａ１のみが保持しているため、データ更新のために、プ
ロセッサバス４ｂ，システムバス６，プロセッサバス４
ａの三つのバスアクセス権を確保して、キャッシュ３ａ
１からデータを引き取らなければならなかったが、この
実施の形態においては、主記憶装置７から最新データを
入手できるため、プロセッサバス４ａに対するアクセス
権確保のためのオーバヘッドを防ぐことが可能となる。
は、自系の他のプロセッサ１ａ２等がメモリ領域７１１
に対してバスロック付きまたはバスロックなしでアクセ
スする場合および他系プロセッサがバスロックなしでア
クセスする場合、自系キャッシュ３ａ１が応答するた
め、従来と全く同じ時間で応答可能となる。また、他系
プロセッサ、例えば、プロセッサ１ｂ１が当該メモリ領
域７１１に対してバスロック付きで更新を行おうとした
場合、従来のシステムでは、最新データをキャッシュ３
ａ１のみが保持しているため、データ更新のために、プ
ロセッサバス４ｂ，システムバス６，プロセッサバス４
ａの三つのバスアクセス権を確保して、キャッシュ３ａ
１からデータを引き取らなければならなかったが、この
実施の形態においては、主記憶装置７から最新データを
入手できるため、プロセッサバス４ａに対するアクセス
権確保のためのオーバヘッドを防ぐことが可能となる。
【００１８】なお、前記実施の形態においては、説明を
簡単にするためプロセッサバス制御部５ａ，５ｂは単純
なバスブリッジとして記載されているが、プロセッサバ
ス制御部５ａ，５ｂにキャッシュを備えたシステムとし
ても、前記同様の効果が得られる。
簡単にするためプロセッサバス制御部５ａ，５ｂは単純
なバスブリッジとして記載されているが、プロセッサバ
ス制御部５ａ，５ｂにキャッシュを備えたシステムとし
ても、前記同様の効果が得られる。
【００１９】図２は、図１のプロセッサ１ａ１、バスア
クセス制御部２ａ１およびキャッシュ３ａ１の部分のみ
を抽出したもので、これが図１に示したものと異なると
ころは、プロセッサ１ａ１からバスアクセス制御部２ａ
１にキャッシュ属性変更制御信号線８ａ１を接続し、バ
スアクセス制御部２ａ１が、キャッシュ属性変更制御信
号線８ａ１のキャッシュ属性変更制御信号あるいは、バ
スロック信号を検出してキャッシュ属性を一時変更する
機能を持たせたものを示す。
クセス制御部２ａ１およびキャッシュ３ａ１の部分のみ
を抽出したもので、これが図１に示したものと異なると
ころは、プロセッサ１ａ１からバスアクセス制御部２ａ
１にキャッシュ属性変更制御信号線８ａ１を接続し、バ
スアクセス制御部２ａ１が、キャッシュ属性変更制御信
号線８ａ１のキャッシュ属性変更制御信号あるいは、バ
スロック信号を検出してキャッシュ属性を一時変更する
機能を持たせたものを示す。
【００２０】この場合は、バスロック付きではないが、
次に他のプロセッサによりアクセスされることが明らか
な処理の場合に、その処理に先立ってキャッシュ属性一
時変更命令を実行することにより、キャッシュ属性変更
制御信号線８ａ１を使ってキャッシュ属性変更制御信号
を送出し、バスアクセス制御部２ａ１が、バスロック信
号または、キャッシュ属性変更制御信号を検出した場合
に、前記実施の形態と同様にキャッシュ属性を変更する
ようにする。これにより、次にメモリ領域７１１に他の
プロセッサがアクセスした時のオーバヘッドを減少させ
ることができる。
次に他のプロセッサによりアクセスされることが明らか
な処理の場合に、その処理に先立ってキャッシュ属性一
時変更命令を実行することにより、キャッシュ属性変更
制御信号線８ａ１を使ってキャッシュ属性変更制御信号
を送出し、バスアクセス制御部２ａ１が、バスロック信
号または、キャッシュ属性変更制御信号を検出した場合
に、前記実施の形態と同様にキャッシュ属性を変更する
ようにする。これにより、次にメモリ領域７１１に他の
プロセッサがアクセスした時のオーバヘッドを減少させ
ることができる。
【００２１】図３および図４は、この発明の実施の他の
形態を示す。これはキャッシュ属性変更機能制御信号を
受けるキャッシュ属性変更機能外部制御入力線９ａ１を
有し、外部入力により前記キャッシュ属性変更機能をオ
ン／オフするようにしたものである。図２では、バスロ
ック付き命令あるいは、キャッシュ属性一時変更命令を
先行した命令の場合に、無条件にバスへのデータ送出を
行っていた。ところが、システムのスケーラビリティを
大きくするには、単一階層のシングルプロセッサ構成か
ら、階層構造の大規模マルチプロセッサ構成にまで簡単
に対応できる方がより好ましい。このため、キャッシュ
属性変更機能制御入力信号線９ａ１からのキャッシュ属
性変更機能制御入力信号が外部から入力された場合の
み、キャッシュ属性変更機能が有効になるようにしてい
る。
形態を示す。これはキャッシュ属性変更機能制御信号を
受けるキャッシュ属性変更機能外部制御入力線９ａ１を
有し、外部入力により前記キャッシュ属性変更機能をオ
ン／オフするようにしたものである。図２では、バスロ
ック付き命令あるいは、キャッシュ属性一時変更命令を
先行した命令の場合に、無条件にバスへのデータ送出を
行っていた。ところが、システムのスケーラビリティを
大きくするには、単一階層のシングルプロセッサ構成か
ら、階層構造の大規模マルチプロセッサ構成にまで簡単
に対応できる方がより好ましい。このため、キャッシュ
属性変更機能制御入力信号線９ａ１からのキャッシュ属
性変更機能制御入力信号が外部から入力された場合の
み、キャッシュ属性変更機能が有効になるようにしてい
る。
【００２２】
【発明の効果】以上のように、この発明によれば複数の
プロセッサが同一のメモリ領域にアクセスする場合にの
みキャッシュ属性を変更するようにしたので、階層型バ
ス構成のマルチプロセッサシステムにおいて発生するキ
ャッシュミスヒット時のオーバヘッドを軽減でき、これ
によりバスロック時間を低減でき、システム性能の向上
を図ることができるという効果が得られる。
プロセッサが同一のメモリ領域にアクセスする場合にの
みキャッシュ属性を変更するようにしたので、階層型バ
ス構成のマルチプロセッサシステムにおいて発生するキ
ャッシュミスヒット時のオーバヘッドを軽減でき、これ
によりバスロック時間を低減でき、システム性能の向上
を図ることができるという効果が得られる。
【図１】 この発明の実施の一形態によるキャッシュ制
御方法を実行する階層型バスマルチプロセッサシステム
を示すブロック図である。
御方法を実行する階層型バスマルチプロセッサシステム
を示すブロック図である。
【図２】 この発明においてキャッシュ属性一時変更命
令を実行する回路要部を示すブロック図である。
令を実行する回路要部を示すブロック図である。
【図３】 この発明においてキャッシュ属性変更機能外
部制御を実行する回路要部を示すブロック図である。
部制御を実行する回路要部を示すブロック図である。
【図４】 この発明においてキャッシュ属性変更機能外
部制御を実行する回路要部を示すブロック図である。
部制御を実行する回路要部を示すブロック図である。
１ａ１，１ａ２，１ｂ１，１ｂ２ プロセッサ ２ａ１，２ａ２，２ｂ１，２ｂ２ バスアクセス制御部 ３ａ１，３ａ２，３ｂ１，３ｂ２ キャッシュ ４ａ，４ｂ プロセッサバス ５ａ，５ｂ プロセッサバス制御部 ６ システムバス ７ 主記憶装置 ７１１ メモリ領域
Claims (5)
- 【請求項１】 複数のプロセッサがアクセス可能な主記
憶装置のメモリ領域に対し、一つのプロセッサがデータ
の読み込み要求をするとともにバスロック信号を送出
し、その読み込み要求を受けて、バスアクセス制御部が
キャッシュにキャッシュヒットがないことを確認した上
で、自系プロセッサバスの使用権を確保してこれに前記
読み込み要求を出し、この読み込み要求を受けて、自系
のプロセッサバス制御部が他系と共用されるシステムバ
スの使用権を確保してこれを通して前記主記憶装置に読
み込み要求を出し、この主記憶装置はメモリ領域に最新
データが保持されている場合、これをレスポンスとして
前記システムバスに返し、このレスポンスを前記プロセ
ッサ制御部，自系プロセッサバスおよび自系バスアクセ
ス制御部を介して受けて、前記プロセッサがデータ内容
を更新し、この更新したデータを受けて前記バスアクセ
ス制御部が前記バスロック信号をチェックし、バスロッ
クされていない場合には、前記キャッシュに更新データ
を最新情報保持状態で記録し、一方、バスロックされて
いる場合には、前記キャッシュに対して前記更新データ
をシェア属性で記録するとともに、前記記憶装置のメモ
リ領域に対してその更新データを記憶することを特徴と
する階層型バス構成マルチプロセッサシステムにおける
キャッシュ制御方法。 - 【請求項２】 前記プロセッサおよびバスアクセス制御
部間に接続されたキャッシュ属性変更制御信号線を通じ
て、前記バスアクセス制御部がキャッシュ属性変更制御
信号または前記バスロック信号を検出したとき、キャッ
シュ属性を一時変更するようにしたことを特徴とする請
求項１に記載の階層型バス構成マルチプロセッサシステ
ムにおけるキャッシュ制御方法。 - 【請求項３】 キャッシュ属性変更機能外部制御入力線
を通じて外部から前記バスアクセス制御部に入力される
キャッシュ属性変更機能制御信号にもとづき、前記キャ
ッシュ属性変更機能をオン，オフすることを特徴とする
請求項２に記載の階層型バス構成マルチプロセッサシス
テムにおけるキャッシュ制御方法。 - 【請求項４】 前記プロセッサのデータ更新の終了後、
該プロセッサまたは自系の他のプロセッサが前記メモリ
領域に対してバスロック付きまたはバスロックなしでア
クセスする場合、あるいは他系プロセッサがバスロック
なしでアクセスする場合、自系のキャッシュに応答させ
るようにしたことを特徴とする請求項１〜３のいずれか
に記載の階層型バス構成マルチプロセッサシステムにお
けるキャッシュ制御方法。 - 【請求項５】 前記プロセッサのデータ更新の終了後、
他系のプロセッサが前記メモリ領域に対してバスロック
付きでアクセスする場合には、前記主記憶装置から最新
データを得ることを特徴とする請求項１〜３のいずれか
に記載の階層型バス構成マルチプロセッサシステムにお
けるキャッシュ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10158211A JPH11353232A (ja) | 1998-06-05 | 1998-06-05 | 階層型バス構成マルチプロセッサシステムにおけるキャッシュ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10158211A JPH11353232A (ja) | 1998-06-05 | 1998-06-05 | 階層型バス構成マルチプロセッサシステムにおけるキャッシュ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353232A true JPH11353232A (ja) | 1999-12-24 |
Family
ID=15666719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10158211A Pending JPH11353232A (ja) | 1998-06-05 | 1998-06-05 | 階層型バス構成マルチプロセッサシステムにおけるキャッシュ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11353232A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050486B2 (en) | 2000-11-24 | 2006-05-23 | Nec Corporation | Path searcher for spread spectrum receiver |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
| JP2013140630A (ja) * | 2013-04-04 | 2013-07-18 | Renesas Electronics Corp | マルチプロセッサ装置 |
| US10372654B2 (en) | 2007-01-22 | 2019-08-06 | Renesas Electronics Corporation | Multi-processor device |
-
1998
- 1998-06-05 JP JP10158211A patent/JPH11353232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050486B2 (en) | 2000-11-24 | 2006-05-23 | Nec Corporation | Path searcher for spread spectrum receiver |
| US10372654B2 (en) | 2007-01-22 | 2019-08-06 | Renesas Electronics Corporation | Multi-processor device |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
| JP2013140630A (ja) * | 2013-04-04 | 2013-07-18 | Renesas Electronics Corp | マルチプロセッサ装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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