JP2000347933A - バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステム - Google Patents
バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステムInfo
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- JP2000347933A JP2000347933A JP11160420A JP16042099A JP2000347933A JP 2000347933 A JP2000347933 A JP 2000347933A JP 11160420 A JP11160420 A JP 11160420A JP 16042099 A JP16042099 A JP 16042099A JP 2000347933 A JP2000347933 A JP 2000347933A
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Abstract
(57)【要約】
【課題】 複数のＣＰＵクラスタを搭載し複数階層型バ
ス構造を有するマルチプロセッサシステムで、プロセッ
サからの無効化読み出し要求に対し、他のクラスタが、
モディファイデータを持つ場合、主記憶からデータを読
み出す性能に比べ、低くなるという課題を解決する。 【解決手段】 キャッシュコヒーレンシ制御を行うクラ
スタブリッジ１２に、他のクラスタ２がモディファイデ
ータを持つことが記憶されていた場合、クラスタバスプ
ロトコルを拡張し、通常プロトコルによる無効化読み出
し時に他クラスタのクラスタブリッジ２２が、そのクラ
スタ２内にモディファイデータが存在すること認識する
前に、拡張プロトコルにより、そのクラスタ２内にモデ
ィファイデータが存在することを通知することにより、
事前にプロセッサ８からモディファイデータをクラスタ
ブリッジ２２に書き戻し、レイテンシを改善する。
ス構造を有するマルチプロセッサシステムで、プロセッ
サからの無効化読み出し要求に対し、他のクラスタが、
モディファイデータを持つ場合、主記憶からデータを読
み出す性能に比べ、低くなるという課題を解決する。 【解決手段】 キャッシュコヒーレンシ制御を行うクラ
スタブリッジ１２に、他のクラスタ２がモディファイデ
ータを持つことが記憶されていた場合、クラスタバスプ
ロトコルを拡張し、通常プロトコルによる無効化読み出
し時に他クラスタのクラスタブリッジ２２が、そのクラ
スタ２内にモディファイデータが存在すること認識する
前に、拡張プロトコルにより、そのクラスタ２内にモデ
ィファイデータが存在することを通知することにより、
事前にプロセッサ８からモディファイデータをクラスタ
ブリッジ２２に書き戻し、レイテンシを改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を有するプロセッサをバスによりクラスタ接続しそのク
ラスタを複数個階層接続したマルチプロセッサシステム
関し、特に複数プロセッサ内のキャッシュのコヒーレン
シ制御に関する。
を有するプロセッサをバスによりクラスタ接続しそのク
ラスタを複数個階層接続したマルチプロセッサシステム
関し、特に複数プロセッサ内のキャッシュのコヒーレン
シ制御に関する。
【０００２】
【従来の技術】ＳＭＰシステムでは、従来のＭＥＳＩキ
ャッシュコヒーレンシプロトコルを採用していた。
ャッシュコヒーレンシプロトコルを採用していた。
【０００３】特開平８ー１８５３５９号公報「メモリサ
ブシステム」には、ＮＵＭＡ方式の多階層キャッシュに
おいて、タグメモリに格納されたタグ情報を参照してキ
ャッシュコヒーレンシの制御の返事を行い、一方タグ情
報がダーティーを示していた場合主記憶からの読み出し
データを停止させダーティーラインのコピーバック処理
後に正しいデータをプロセッサへ送る技術が開示されて
いる。
ブシステム」には、ＮＵＭＡ方式の多階層キャッシュに
おいて、タグメモリに格納されたタグ情報を参照してキ
ャッシュコヒーレンシの制御の返事を行い、一方タグ情
報がダーティーを示していた場合主記憶からの読み出し
データを停止させダーティーラインのコピーバック処理
後に正しいデータをプロセッサへ送る技術が開示されて
いる。
【０００４】特開平９ー３１９７１９号公報「クラスタ
接続バスシステム」には、複数のＣＰＵクラスタを搭載
し複数階層型バス構造を有するマルチプロセッサシステ
ムにおいて、ＣＰＵ数がひとつの時にインタフェースＬ
ＳＩと主記憶コントローラを１対１接続させ、クラスタ
バスの調停、キャッシュ一貫性制御のサポートを取り除
いたバスプロトコルを用い性能の向上を図る技術が開示
されている。
接続バスシステム」には、複数のＣＰＵクラスタを搭載
し複数階層型バス構造を有するマルチプロセッサシステ
ムにおいて、ＣＰＵ数がひとつの時にインタフェースＬ
ＳＩと主記憶コントローラを１対１接続させ、クラスタ
バスの調停、キャッシュ一貫性制御のサポートを取り除
いたバスプロトコルを用い性能の向上を図る技術が開示
されている。
【０００５】特開平１０ー２８９１５７号公報「ＳＭＰ
バスの共用介入優先方法およびシステム」では、従来の
ＭＥＳＩキャッシュコヒーレンシプロトコルにあらた
に、Ｒ最近参照という状態を導入し、優先度に応じて要
求を処理する技術が開示されている。
バスの共用介入優先方法およびシステム」では、従来の
ＭＥＳＩキャッシュコヒーレンシプロトコルにあらた
に、Ｒ最近参照という状態を導入し、優先度に応じて要
求を処理する技術が開示されている。
【０００６】
【発明が解決しようとする課題】ＭＥＳＩキャッシュコ
ヒーレンシ制御を有するＳＭＰシステムで、プロセッサ
からの無効化読み出し要求に対し、他のクラスタのプロ
セッサが、モディファイデータを持つ場合、主記憶から
データを読み出す性能に比べ、低くなるという問題があ
る。
ヒーレンシ制御を有するＳＭＰシステムで、プロセッサ
からの無効化読み出し要求に対し、他のクラスタのプロ
セッサが、モディファイデータを持つ場合、主記憶から
データを読み出す性能に比べ、低くなるという問題があ
る。
【０００７】特開平８ー１８５３５９号公報「メモリサ
ブシステム」は、ＮＵＭＡ方式を対象としているためＳ
ＭＰには適用が難しいという問題点がある。
ブシステム」は、ＮＵＭＡ方式を対象としているためＳ
ＭＰには適用が難しいという問題点がある。
【０００８】特開平９ー３１９７１９号公報「クラスタ
接続バスシステム」は、単一プロセッサ時のシステム性
能を向上させるもので複数プロセッサ時の性能向上を図
るものではない。
接続バスシステム」は、単一プロセッサ時のシステム性
能を向上させるもので複数プロセッサ時の性能向上を図
るものではない。
【０００９】特開平１０ー２８９１５７号公報「ＳＭＰ
バスの共用介入優先方法およびシステム」は、優先度に
よる処理をするものでありキャッシュコヒーレンシ維持
動作の性能を向上を図るものではない。
バスの共用介入優先方法およびシステム」は、優先度に
よる処理をするものでありキャッシュコヒーレンシ維持
動作の性能を向上を図るものではない。
【００１０】
【課題を解決するための手段】本発明のバスブリッジ
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジにおいて、前記バスブリッジは、ク
ラスタキャッシュと前記クラスタキャッシュのコヒーレ
ンシを維持するクラスタキャッシュ制御部を有し、前記
クラスタキャッシュ制御部は、前記システムバスを監視
する手段と、前記クラスタがモディファイデータを持つ
ことを検出する手段と、前記クラスタキャッシュに空き
があることを検出する手段と、前記空き状態を保持させ
る手段と、前記プロセッサバスからの前記プロセッサか
らの無効化読み出し要求時に前記空き状態が検出された
場合、前記システムバスに前記無効化読み出し要求を転
送する手段と、前記システムバス上に前記無効化読み出
し要求のアドレスを通知する手段と、他の前記バスブリ
ッジから前記アドレスを受信したときに前記プロセッサ
に前記無効化読み出し要求を転送する手段を有する。
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジにおいて、前記バスブリッジは、ク
ラスタキャッシュと前記クラスタキャッシュのコヒーレ
ンシを維持するクラスタキャッシュ制御部を有し、前記
クラスタキャッシュ制御部は、前記システムバスを監視
する手段と、前記クラスタがモディファイデータを持つ
ことを検出する手段と、前記クラスタキャッシュに空き
があることを検出する手段と、前記空き状態を保持させ
る手段と、前記プロセッサバスからの前記プロセッサか
らの無効化読み出し要求時に前記空き状態が検出された
場合、前記システムバスに前記無効化読み出し要求を転
送する手段と、前記システムバス上に前記無効化読み出
し要求のアドレスを通知する手段と、他の前記バスブリ
ッジから前記アドレスを受信したときに前記プロセッサ
に前記無効化読み出し要求を転送する手段を有する。
【００１１】本発明のキャッシュコヒーレンシ制御装置
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジを複数接続したマルチプロセッサシ
ステムのキャッシュコヒーレンシ制御装置において、前
記キャッシュコヒーレンシ制御装置は、第一のクラスタ
キャッシュを制御する第一のクラスタキャッシュ制御部
を有する第一のバスブリッジと、第二のクラスタキャッ
シュを制御する第二のクラスタキャッシュ制御部を有す
る第二のバスブリッジから構成され、前記第一のクラス
タキャッシュ制御部は、前記システムバスを監視する手
段と、前記第二のバスブリッジに接続される前記クラス
タがモディファイデータを持つことを検出する手段と、
前記モディファイデータを有する前記第二のクラスタキ
ャッシュに空きがあることを検出する手段と、前記空き
状態を保持させる手段と、前記第一のバスブリッジに接
続する前記プロセッサからの無効化読み出し要求時に前
記空き状態が検出された場合、前記システムバスに前記
無効化読み出し要求を転送する手段と、前記システムバ
ス上に前記無効化読み出し要求のアドレスを通知する手
段とを有し、前記第二のバスブリッジは、前記システム
バスを監視する手段と、前記第一のバスブリッジからの
要求により前記第二のバスブリッジに接続される前記ク
ラスタがモディファイデータを持つことを検出する手段
と、前記空き状態を保持する手段と、前記検出する手段
により検出した結果を前記第一のバスブリッジへ返送す
る手段と、第一のバスブリッジから前記アドレスを受信
したときに前記第二のバスブリッジに接続するプロセッ
サに前記無効化読み出し要求を転送する手段を有する。
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジを複数接続したマルチプロセッサシ
ステムのキャッシュコヒーレンシ制御装置において、前
記キャッシュコヒーレンシ制御装置は、第一のクラスタ
キャッシュを制御する第一のクラスタキャッシュ制御部
を有する第一のバスブリッジと、第二のクラスタキャッ
シュを制御する第二のクラスタキャッシュ制御部を有す
る第二のバスブリッジから構成され、前記第一のクラス
タキャッシュ制御部は、前記システムバスを監視する手
段と、前記第二のバスブリッジに接続される前記クラス
タがモディファイデータを持つことを検出する手段と、
前記モディファイデータを有する前記第二のクラスタキ
ャッシュに空きがあることを検出する手段と、前記空き
状態を保持させる手段と、前記第一のバスブリッジに接
続する前記プロセッサからの無効化読み出し要求時に前
記空き状態が検出された場合、前記システムバスに前記
無効化読み出し要求を転送する手段と、前記システムバ
ス上に前記無効化読み出し要求のアドレスを通知する手
段とを有し、前記第二のバスブリッジは、前記システム
バスを監視する手段と、前記第一のバスブリッジからの
要求により前記第二のバスブリッジに接続される前記ク
ラスタがモディファイデータを持つことを検出する手段
と、前記空き状態を保持する手段と、前記検出する手段
により検出した結果を前記第一のバスブリッジへ返送す
る手段と、第一のバスブリッジから前記アドレスを受信
したときに前記第二のバスブリッジに接続するプロセッ
サに前記無効化読み出し要求を転送する手段を有する。
【００１２】本発明のキャッシュコヒーレンシ制御方法
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジを複数接続したマルチプロセッサシ
ステムのキャッシュコヒーレンシ制御方法において、前
記複数のバスブリッジは、第一のクラスタキャッシュを
制御する第一のクラスタキャッシュ制御部を有する第一
のバスブリッジと、第二のクラスタキャッシュを制御す
る第二のクラスタキャッシュ制御部を有する第二のバス
ブリッジから構成され、前記第一のクラスタキャッシュ
制御部において、前記システムバスを監視する第一の手
順と、前記第二のバスブリッジに接続される前記クラス
タがモディファイデータを持つことを検出する第二の手
順と、前記モディファイデータを有する前記第二のクラ
スタキャッシュに空きがあることを検出する第三の手順
と、前記空き状態を保持させる第四の手順と、前記第一
のバスブリッジに接続する前記プロセッサからの無効化
読み出し要求時に前記空き状態が検出された場合、前記
システムバスに前記無効化読み出し要求を転送する第五
の手順と、前記システムバス上に前記無効化読み出し要
求のアドレスを通知する第六の手順と、前記第二のバス
ブリッジにおいて、第一のバスブリッジから前記アドレ
スを受信する第七の手順と前記第二のバスブリッジに接
続するプロセッサに前記無効化読み出し要求を転送する
第八の手順をを有する。
は、内部キャッシュを有する複数のプロセッサをプロセ
ッサバスにより結合したクラスタと、システムバスを接
続するバスブリッジを複数接続したマルチプロセッサシ
ステムのキャッシュコヒーレンシ制御方法において、前
記複数のバスブリッジは、第一のクラスタキャッシュを
制御する第一のクラスタキャッシュ制御部を有する第一
のバスブリッジと、第二のクラスタキャッシュを制御す
る第二のクラスタキャッシュ制御部を有する第二のバス
ブリッジから構成され、前記第一のクラスタキャッシュ
制御部において、前記システムバスを監視する第一の手
順と、前記第二のバスブリッジに接続される前記クラス
タがモディファイデータを持つことを検出する第二の手
順と、前記モディファイデータを有する前記第二のクラ
スタキャッシュに空きがあることを検出する第三の手順
と、前記空き状態を保持させる第四の手順と、前記第一
のバスブリッジに接続する前記プロセッサからの無効化
読み出し要求時に前記空き状態が検出された場合、前記
システムバスに前記無効化読み出し要求を転送する第五
の手順と、前記システムバス上に前記無効化読み出し要
求のアドレスを通知する第六の手順と、前記第二のバス
ブリッジにおいて、第一のバスブリッジから前記アドレ
スを受信する第七の手順と前記第二のバスブリッジに接
続するプロセッサに前記無効化読み出し要求を転送する
第八の手順をを有する。
【００１３】本発明第一のプロセッサユニットは、内部
キャッシュを有する複数のプロセッサをプロセッサバス
により結合したクラスタと、前記クラスタとシステムバ
スを接続する本発明第一のバスブリッジから構成され
る。
キャッシュを有する複数のプロセッサをプロセッサバス
により結合したクラスタと、前記クラスタとシステムバ
スを接続する本発明第一のバスブリッジから構成され
る。
【００１４】本発明第二のプロセッサユニットは、内部
キャッシュを有するプロセッサ４個をプロセッサバスに
より結合したクラスタと、前記クラスタとシステムバス
を接続する本発明第一のバスブリッジから構成される。
キャッシュを有するプロセッサ４個をプロセッサバスに
より結合したクラスタと、前記クラスタとシステムバス
を接続する本発明第一のバスブリッジから構成される。
【００１５】本発明のマルチプロセッサシステムは、本
発明第一または本発明第二のプロセッサユニットを複数
個と入出力制御装置と主記憶をシステムバスにより接続
した。
発明第一または本発明第二のプロセッサユニットを複数
個と入出力制御装置と主記憶をシステムバスにより接続
した。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１７】図１は、本発明の実施の形態のマルチプロ
セッサシステムの構成を示すブロック図である。
セッサシステムの構成を示すブロック図である。
【００１８】４個のプロセッサ１は、プロセッサバス１
１に接続され、クラスタ９を構成する。４個のプロセッ
サ８は、プロセッサバス２１に接続され、クラスタ２を
構成する。プロセッサバス１１とプロセッサバス２１に
は、クラスタブリッジ１２とクラスタブリッジ２２を介
してシステムバス３１が接続される。クラスタブリッジ
１はプロセッサバス１１とシステムバス３１とのブリッ
ジ機能と、クラスタキャッシュ１３とのインタフェース
及び制御機能を有する。クラスタブリッジ２２はプロセ
ッサバス２１とシステムバス３１とのブリッジ機能と、
クラスタキャッシュ２３とのインタフェース及び制御機
能を有する。主記憶制御装置３２はシステムバス３１に
接続され主記憶３９の制御を行う。入出力制御装置３３
はシステムバス３１に接続され入出力装置３８の制御を
行う。
１に接続され、クラスタ９を構成する。４個のプロセッ
サ８は、プロセッサバス２１に接続され、クラスタ２を
構成する。プロセッサバス１１とプロセッサバス２１に
は、クラスタブリッジ１２とクラスタブリッジ２２を介
してシステムバス３１が接続される。クラスタブリッジ
１はプロセッサバス１１とシステムバス３１とのブリッ
ジ機能と、クラスタキャッシュ１３とのインタフェース
及び制御機能を有する。クラスタブリッジ２２はプロセ
ッサバス２１とシステムバス３１とのブリッジ機能と、
クラスタキャッシュ２３とのインタフェース及び制御機
能を有する。主記憶制御装置３２はシステムバス３１に
接続され主記憶３９の制御を行う。入出力制御装置３３
はシステムバス３１に接続され入出力装置３８の制御を
行う。
【００１９】図２は、本発明の実施の形態のプロセッサ
１内部の構成を示すブロック図である。プロセッサ１と
プロセッサ８は同一である。プロセッサ１は、ＣＰＵ４
９、Ｌ１キャッシュ４１、Ｌ２キャッシュ４２から構成
される。Ｌ１キャッシュ４１とＬ２キャッシュ４２はプ
ロセッサ内蔵キャッシュ４３である。ＣＰＵ４９は、プ
ロセッサ１内部全体の制御を行い、またＬ１キャッシ
ュ、Ｌ２キャッシュのコヒーレンシの制御も行う。コヒ
ーレンシ制御の際には、プロセッサバス１１を経由して
外部との転送処理を行う。
１内部の構成を示すブロック図である。プロセッサ１と
プロセッサ８は同一である。プロセッサ１は、ＣＰＵ４
９、Ｌ１キャッシュ４１、Ｌ２キャッシュ４２から構成
される。Ｌ１キャッシュ４１とＬ２キャッシュ４２はプ
ロセッサ内蔵キャッシュ４３である。ＣＰＵ４９は、プ
ロセッサ１内部全体の制御を行い、またＬ１キャッシ
ュ、Ｌ２キャッシュのコヒーレンシの制御も行う。コヒ
ーレンシ制御の際には、プロセッサバス１１を経由して
外部との転送処理を行う。
【００２０】図３は、クラスタブリッジ１２の回路構成
を示す図である。クラスタブリッジ１２とクラスタブリ
ッジ２２は同一である。プロセッサバス入出力制御回路
１４１は、プロセッサバス１１とのインタフェース制御
を行う。システムバス入出力制御回路１４２は、システ
ムバス３１とのインタフェース制御を行う。キャッシュ
コヒーレンシ制御回路１４３であり、クラスタキャッシ
ュ１３とのインタフェースをもち、キャッシュステート
の判定およびステート変更の制御を行う。システムバス
入出力制御回路２４２、キャッシュコヒーレンシ制御回
路２４３、クラスタキャッシュ２２も同様の制御を行
う。クラスタキャッシュ１３とクラスタキャッシュ２３
は同一であり、アドレスアレイ１３１、データアレイ１
３２から構成される。また、特定のアドレスに対応する
アドレスアレイ１３１、データアレイ１３２の一部をエ
ントリ１３９と呼ぶ。
を示す図である。クラスタブリッジ１２とクラスタブリ
ッジ２２は同一である。プロセッサバス入出力制御回路
１４１は、プロセッサバス１１とのインタフェース制御
を行う。システムバス入出力制御回路１４２は、システ
ムバス３１とのインタフェース制御を行う。キャッシュ
コヒーレンシ制御回路１４３であり、クラスタキャッシ
ュ１３とのインタフェースをもち、キャッシュステート
の判定およびステート変更の制御を行う。システムバス
入出力制御回路２４２、キャッシュコヒーレンシ制御回
路２４３、クラスタキャッシュ２２も同様の制御を行
う。クラスタキャッシュ１３とクラスタキャッシュ２３
は同一であり、アドレスアレイ１３１、データアレイ１
３２から構成される。また、特定のアドレスに対応する
アドレスアレイ１３１、データアレイ１３２の一部をエ
ントリ１３９と呼ぶ。
【００２１】図４は、本発明の実施の形態のＭＥＳＩプ
ロトコルでのキャッシュコヒーレンシ制御方法のステー
ト遷移図である。ＭＥＳＩプロトコルには、以下に示す
４つのステートが存在する。Ｍ（モディファイ）ステー
トは、キャッシュラインのみ有効を示す。主記憶データ
は無効（キャッシュと不一致）であり、当該キャッシュ
のみデータが存在する。Ｅ（イクスクルーシブ）ステー
トは、キャッシュラインと主記憶データが有効（キャッ
シュと一致）であることを示す。当該キャッシュのみデ
ータが存在する。Ｓ（シェア）ステートは、キャッシュ
ラインと主記憶データが有効（キャッシュと一致）であ
ることを示す。複数のキャッシュにデータが存在する。
Ｉ（インバリッド）ステートは、キャッシュラインが無
効で、主記憶のみ有効であることを示す。プロセッサ
は、プロセッサバスをスヌープし、状態遷移を行い、キ
ャッシュのコヒーレンシ制御を行う。本発明では、Ｍス
テートはＭ１とＭ０の二つの状態を保有する。Ｍ１とＭ
０については後述する。
ロトコルでのキャッシュコヒーレンシ制御方法のステー
ト遷移図である。ＭＥＳＩプロトコルには、以下に示す
４つのステートが存在する。Ｍ（モディファイ）ステー
トは、キャッシュラインのみ有効を示す。主記憶データ
は無効（キャッシュと不一致）であり、当該キャッシュ
のみデータが存在する。Ｅ（イクスクルーシブ）ステー
トは、キャッシュラインと主記憶データが有効（キャッ
シュと一致）であることを示す。当該キャッシュのみデ
ータが存在する。Ｓ（シェア）ステートは、キャッシュ
ラインと主記憶データが有効（キャッシュと一致）であ
ることを示す。複数のキャッシュにデータが存在する。
Ｉ（インバリッド）ステートは、キャッシュラインが無
効で、主記憶のみ有効であることを示す。プロセッサ
は、プロセッサバスをスヌープし、状態遷移を行い、キ
ャッシュのコヒーレンシ制御を行う。本発明では、Ｍス
テートはＭ１とＭ０の二つの状態を保有する。Ｍ１とＭ
０については後述する。
【００２２】次に本発明のキャッシュコヒーレンシ制御
の動作の概要について説明する。
の動作の概要について説明する。
【００２３】プロセッサ１は、内部にＬ１キャッシュ４
１、Ｌ２キャッシュ４２を持つ。プロセッサ１は、４個
でクラスタ９を構成しており、プロセッサバス１１で、
クラスタブリッジ１２と接続される。各クラスタブリッ
ジ１２（２２）はクラスタキャッシュ１３を持つ。各ク
ラスタブリッジ１２（２２）は、システムバス３１で、
主記憶制御装置３２、入出力制御装置３３と接続され
る。プロセッサ１のＬ１キャッシュ４１、Ｌ２キャッシ
ュ４２を制御するプロトコルは、ライトバックキャッシ
ュ方式のＭＥＳＩプロトコルが使われ。クラスタキャッ
シュ１３のプロトコルは、同様にＭＥＳＩプロトコルが
使われる。クラスタキャッシュ１３のコヒーレンシを維
持するためには、プロセッサ１内でのデータ更新は、す
べてプロセッサバス１１に見えなければならない。その
ため、プロセッサ１に、Ｅステートを持たせないように
クラスタブリッジ１２は制御する。またクラスタブリッ
ジ１２では、クラスタ９内にモディファイデータがある
ことを、Ｍ０ステートとＭ１ステートにわけ、管理す
る。Ｍ０ステートは、自クラスタ９のプロセッサのＬ１
キャッシュ４１，Ｌ２キャッシュ４２のみ有効データを
もち、クラスタキャッシュ１３は無効な状態を示す。こ
のとき主記憶３９内のデータは無効である。Ｍ１ステー
トは、クラスタキャッシュ１３に有効なデータが存在す
ることを示す。このときＬ１キャッシュ４１，Ｌ２キャ
ッシュ４２はシェアードまたは、インバリッドであり、
また主記憶３９内のデータは無効である。クラスタキャ
ッシュ１３は、Ｍ０ステートでは、他クラスタ２からの
無効化読み出し要求時に、有効なデータが存在しないの
で、自クラスタ９内のプロセッサ１内のＬ１キャッシュ
４１またはＬ２キャッシュ４２にデータを要求し、プロ
セッサ１からの書き戻しが行われるのを待たなければ、
データが返送できない。Ｍ１ステートでは、他クラスタ
２からの無効化読み出し要求時に、有効なデータが存在
するので、すぐにデータ返送できる。
１、Ｌ２キャッシュ４２を持つ。プロセッサ１は、４個
でクラスタ９を構成しており、プロセッサバス１１で、
クラスタブリッジ１２と接続される。各クラスタブリッ
ジ１２（２２）はクラスタキャッシュ１３を持つ。各ク
ラスタブリッジ１２（２２）は、システムバス３１で、
主記憶制御装置３２、入出力制御装置３３と接続され
る。プロセッサ１のＬ１キャッシュ４１、Ｌ２キャッシ
ュ４２を制御するプロトコルは、ライトバックキャッシ
ュ方式のＭＥＳＩプロトコルが使われ。クラスタキャッ
シュ１３のプロトコルは、同様にＭＥＳＩプロトコルが
使われる。クラスタキャッシュ１３のコヒーレンシを維
持するためには、プロセッサ１内でのデータ更新は、す
べてプロセッサバス１１に見えなければならない。その
ため、プロセッサ１に、Ｅステートを持たせないように
クラスタブリッジ１２は制御する。またクラスタブリッ
ジ１２では、クラスタ９内にモディファイデータがある
ことを、Ｍ０ステートとＭ１ステートにわけ、管理す
る。Ｍ０ステートは、自クラスタ９のプロセッサのＬ１
キャッシュ４１，Ｌ２キャッシュ４２のみ有効データを
もち、クラスタキャッシュ１３は無効な状態を示す。こ
のとき主記憶３９内のデータは無効である。Ｍ１ステー
トは、クラスタキャッシュ１３に有効なデータが存在す
ることを示す。このときＬ１キャッシュ４１，Ｌ２キャ
ッシュ４２はシェアードまたは、インバリッドであり、
また主記憶３９内のデータは無効である。クラスタキャ
ッシュ１３は、Ｍ０ステートでは、他クラスタ２からの
無効化読み出し要求時に、有効なデータが存在しないの
で、自クラスタ９内のプロセッサ１内のＬ１キャッシュ
４１またはＬ２キャッシュ４２にデータを要求し、プロ
セッサ１からの書き戻しが行われるのを待たなければ、
データが返送できない。Ｍ１ステートでは、他クラスタ
２からの無効化読み出し要求時に、有効なデータが存在
するので、すぐにデータ返送できる。
【００２４】以下に各部の動作の説明を行う。クラスタ
間のキャッシュコヒーレンシを維持するキャッシュコヒ
ーレンシ制御回路１４３は、自クラスタブリッジ１２の
接続されるプロセッサバス１１、システムバス３１を常
に監視している。このとき、他クラスタブリッジ２２か
ら、他クラスタ２のプロセッサ８がモディファイ（Ｍ）
ステートになる読み出し要求がシステムバス３１で発生
した場合、上記キャッシュコヒーレンシ制御回路１４３
は、アドレスアレイ１３１の該当エントリ１３９を参照
し、ヒットしていれば、インバリデートするのではなく
て、他クラスタ２にモディファイデータありを示すＣス
テートに変更する。また、他クラスタ２から、書き戻し
が発生した場合には、インバリデートする。これによ
り、上記キャッシュコヒーレンシ制御回路１４３の接続
するクラスタ９のプロセッサ１から無効化読み出し要求
が発生した場合、他クラスタ２のＭステートの有無（Ｃ
ステート）が認識できる。クラスタブリッジ１２は、Ｍ
ステートの有無にかかわらず、ミスヒットであれば、シ
ステムバス３１に無効化読み出し要求を転送する。Ｍス
テート有りの場合、拡張プロトコルで、通常プロトコル
と同じタイミングあるいはそれよりも前に、Ｍステート
の読み出し要求を、アドレスと共に通知する。この通知
を受けたクラスタブリッジ２２は、通常システムバス３
１からクラスタ２のプロセッサバス２１へクラスタキャ
ッシュ２３のスヌープ結果から転送する無効化読み出し
要求を、スヌープなしで転送することができ、通常のプ
ロトコルの場合よりはやく、プロセッサ８からのモディ
ファイデータをクラスタキャッシュ２３に書き戻すこと
ができ、無効化読み出し要求を行ったプロセッサ１にデ
ータが到達するまでの時間を短縮することができる。
間のキャッシュコヒーレンシを維持するキャッシュコヒ
ーレンシ制御回路１４３は、自クラスタブリッジ１２の
接続されるプロセッサバス１１、システムバス３１を常
に監視している。このとき、他クラスタブリッジ２２か
ら、他クラスタ２のプロセッサ８がモディファイ（Ｍ）
ステートになる読み出し要求がシステムバス３１で発生
した場合、上記キャッシュコヒーレンシ制御回路１４３
は、アドレスアレイ１３１の該当エントリ１３９を参照
し、ヒットしていれば、インバリデートするのではなく
て、他クラスタ２にモディファイデータありを示すＣス
テートに変更する。また、他クラスタ２から、書き戻し
が発生した場合には、インバリデートする。これによ
り、上記キャッシュコヒーレンシ制御回路１４３の接続
するクラスタ９のプロセッサ１から無効化読み出し要求
が発生した場合、他クラスタ２のＭステートの有無（Ｃ
ステート）が認識できる。クラスタブリッジ１２は、Ｍ
ステートの有無にかかわらず、ミスヒットであれば、シ
ステムバス３１に無効化読み出し要求を転送する。Ｍス
テート有りの場合、拡張プロトコルで、通常プロトコル
と同じタイミングあるいはそれよりも前に、Ｍステート
の読み出し要求を、アドレスと共に通知する。この通知
を受けたクラスタブリッジ２２は、通常システムバス３
１からクラスタ２のプロセッサバス２１へクラスタキャ
ッシュ２３のスヌープ結果から転送する無効化読み出し
要求を、スヌープなしで転送することができ、通常のプ
ロトコルの場合よりはやく、プロセッサ８からのモディ
ファイデータをクラスタキャッシュ２３に書き戻すこと
ができ、無効化読み出し要求を行ったプロセッサ１にデ
ータが到達するまでの時間を短縮することができる。
【００２５】次に。本発明のキャッシュコヒーレンシ制
御について、図５乃至７を用いて説明する。図５は、本
発明の実施の形態のキャッシュコヒーレンシ制御方法に
おいて、通常プロトコルによる無効化読み出しシーケン
スを示す図である。図６は、本発明の実施の形態のキャ
ッシュコヒーレンシ制御方法において、先行要求なしの
拡張プロトコルによる無効化読み出しシーケンスを示す
図である。図７は、本発明の実施の形態のデータ転送方
法において、先行要求ありでの拡張プロトコルによる無
効化読み出しシーケンスを示す図である。
御について、図５乃至７を用いて説明する。図５は、本
発明の実施の形態のキャッシュコヒーレンシ制御方法に
おいて、通常プロトコルによる無効化読み出しシーケン
スを示す図である。図６は、本発明の実施の形態のキャ
ッシュコヒーレンシ制御方法において、先行要求なしの
拡張プロトコルによる無効化読み出しシーケンスを示す
図である。図７は、本発明の実施の形態のデータ転送方
法において、先行要求ありでの拡張プロトコルによる無
効化読み出しシーケンスを示す図である。
【００２６】まず、プロセッサ１がモディファイデータ
をもつまでの動作を説明する。プロセッサ１が無効化読
み出し要求を、プロセッサバス１１に発行すると、プロ
セッサバス入出力制御回路１４１は、クラスタキャッシ
ュ１３を索引する。キャッシュコヒーレンシ制御回路１
４３は、クラスタキャッシュ１３の状態を判定する。こ
こでは、ミスヒットであったとする。すると、無効化読
み出し要求はシステムバス入出力制御回路１４２に転送
され、システムバス３１のバス使用権を獲得し、無効化
読み出し要求をシステムバス３１に発行する。クラスタ
ブリッジ１２とクラスタブリッジ２２はそれぞれクラス
タキャッシュ１３（２３）の索引をキャッシュコヒーレ
ンシ制御部１４３（２４３）に要求し、スヌープ結果を
システムバス３１に送出する。ここでは、クラスタキャ
ッシュ１３とクラスタキャッシュ２３もミスヒットし、
主記憶制御装置３２からデータが返送されたとする。キ
ャッシュコヒーレンシ制御部１４３は、クラスタキャッ
シュ１３に自クラスタ９のプロセッサ１がモディファイ
データを持っている事を示すＭ０ステートを書き込む。
一方、キャッシュコヒーレンシ制御回路１４３は、該当
するエントリ１３９に有効なデータＳステートがある場
合は、それを保持する。もし、有効なデータがない場合
は、他クラスタキャッシュ２３にモディファイデータが
ある事を示すＣステートを、書き込む。これで、プロセ
ッサ１がモディファイデータをもち、Ｌ１、Ｌ２キャッ
シュのステートがＭになった。
をもつまでの動作を説明する。プロセッサ１が無効化読
み出し要求を、プロセッサバス１１に発行すると、プロ
セッサバス入出力制御回路１４１は、クラスタキャッシ
ュ１３を索引する。キャッシュコヒーレンシ制御回路１
４３は、クラスタキャッシュ１３の状態を判定する。こ
こでは、ミスヒットであったとする。すると、無効化読
み出し要求はシステムバス入出力制御回路１４２に転送
され、システムバス３１のバス使用権を獲得し、無効化
読み出し要求をシステムバス３１に発行する。クラスタ
ブリッジ１２とクラスタブリッジ２２はそれぞれクラス
タキャッシュ１３（２３）の索引をキャッシュコヒーレ
ンシ制御部１４３（２４３）に要求し、スヌープ結果を
システムバス３１に送出する。ここでは、クラスタキャ
ッシュ１３とクラスタキャッシュ２３もミスヒットし、
主記憶制御装置３２からデータが返送されたとする。キ
ャッシュコヒーレンシ制御部１４３は、クラスタキャッ
シュ１３に自クラスタ９のプロセッサ１がモディファイ
データを持っている事を示すＭ０ステートを書き込む。
一方、キャッシュコヒーレンシ制御回路１４３は、該当
するエントリ１３９に有効なデータＳステートがある場
合は、それを保持する。もし、有効なデータがない場合
は、他クラスタキャッシュ２３にモディファイデータが
ある事を示すＣステートを、書き込む。これで、プロセ
ッサ１がモディファイデータをもち、Ｌ１、Ｌ２キャッ
シュのステートがＭになった。
【００２７】次にプロセッサ８が、プロセッサ１内のＭ
ステートとなったＬ１キャッシュ４１またはＬ２キャッ
シュ４２内のデータを無効化読み出し要求を発行するこ
とによって、プロセッサ８内の内蔵キャッシュ４８がＭ
ステートになるまでを、該当エントリ１３９が他アドレ
スの有効データを保持しているため、該当データをミス
し、システムバス３１での転送は通常プロトコルとなる
場合を説明する。プロセッサ８が無効化読み出し要求
を、プロセッサバス２１に発行すると、プロセッサバス
入出力制御回路２４１は、クラスタキャッシュ２３を索
引する。キャッシュコヒーレンシ制御回路２４３は、ク
ラスタキャッシュ２３の状態を判定する。ここでは、ミ
スヒットとなる。すると、無効化読み出し要求はシステ
ムバス入出力制御回路２４２に転送され、システムバス
３１のバス使用権を獲得し、無効化読み出し要求をシス
テムバス３１に発行する。クラスタブリッジ１２、２２
はそれぞれ自クラスタキャッシュ１３（２３）の索引を
キャッシュコヒーレンシ制御回路１４３，２４３に要求
し、スヌープ結果をシステムバス３１に送出する。クラ
スタブリッジ１２のスヌープ結果は、Ｍ０である。クラ
スタブリッジ１２は、データを持っていないため、上位
クラスタのプロセッサバス１１にプロセッサバス入出力
制御回路１４１を介して、無効化読み出し要求を転送
し、システムバス３１での無効化読み出し要求を一旦終
了させる。プロセッサバス１１に発行された無効化読み
出し要求により、プロセッサ１よりモディファイデータ
が出力されると、そのデータをキャッシュコヒーレンシ
制御回路１４３はクラスタキャッシュ１３に取り込みＭ
１とする。その後システムバス３１にデータ返送の要求
を発行し、データ返送する。このとき、キャッシュコヒ
ーレンシ制御回路１４３は、他クラスタ２にモディファ
イデータが移動したので、Ｃステートを書き込む。一
方、キャッシュコヒーレンシ制御回路２４３は、Ｍ０を
書き込み、プロセッサ８にデータ返送し、プロセッサ８
のステートはＭとなる。この動作のシーケンスを図３に
示す。
ステートとなったＬ１キャッシュ４１またはＬ２キャッ
シュ４２内のデータを無効化読み出し要求を発行するこ
とによって、プロセッサ８内の内蔵キャッシュ４８がＭ
ステートになるまでを、該当エントリ１３９が他アドレ
スの有効データを保持しているため、該当データをミス
し、システムバス３１での転送は通常プロトコルとなる
場合を説明する。プロセッサ８が無効化読み出し要求
を、プロセッサバス２１に発行すると、プロセッサバス
入出力制御回路２４１は、クラスタキャッシュ２３を索
引する。キャッシュコヒーレンシ制御回路２４３は、ク
ラスタキャッシュ２３の状態を判定する。ここでは、ミ
スヒットとなる。すると、無効化読み出し要求はシステ
ムバス入出力制御回路２４２に転送され、システムバス
３１のバス使用権を獲得し、無効化読み出し要求をシス
テムバス３１に発行する。クラスタブリッジ１２、２２
はそれぞれ自クラスタキャッシュ１３（２３）の索引を
キャッシュコヒーレンシ制御回路１４３，２４３に要求
し、スヌープ結果をシステムバス３１に送出する。クラ
スタブリッジ１２のスヌープ結果は、Ｍ０である。クラ
スタブリッジ１２は、データを持っていないため、上位
クラスタのプロセッサバス１１にプロセッサバス入出力
制御回路１４１を介して、無効化読み出し要求を転送
し、システムバス３１での無効化読み出し要求を一旦終
了させる。プロセッサバス１１に発行された無効化読み
出し要求により、プロセッサ１よりモディファイデータ
が出力されると、そのデータをキャッシュコヒーレンシ
制御回路１４３はクラスタキャッシュ１３に取り込みＭ
１とする。その後システムバス３１にデータ返送の要求
を発行し、データ返送する。このとき、キャッシュコヒ
ーレンシ制御回路１４３は、他クラスタ２にモディファ
イデータが移動したので、Ｃステートを書き込む。一
方、キャッシュコヒーレンシ制御回路２４３は、Ｍ０を
書き込み、プロセッサ８にデータ返送し、プロセッサ８
のステートはＭとなる。この動作のシーケンスを図３に
示す。
【００２８】これに対し、プロセッサ８が同じデータを
無効化読み出し要求を発行することによって、プロセッ
サの内部キャッシュ４８がＭステートになるまでを、該
当データをプロセッサ１がＭデータを持つ転送におい
て、該当ラインをＣステートとして保持しているため
に、システムバス３１での転送を拡張プロトコルとする
場合を説明する。プロセッサ８が無効化読み出し要求
を、プロセッサバス２１に発行すると、プロセッサバス
入出力制御回路２４１は、クラスタキャッシュ２３を索
引する。キャッシュコヒーレンシ制御回路２４３は、キ
ャッシュの状態を判定する。ここでは、Ｃステートにヒ
ットとなる。無効化読み出し要求はシステムバス入出力
制御回路２４２に転送されると同時に、Ｍアドレス出力
制御回路２５１にも転送される。システムバス３１のバ
ス使用権を獲得し、Ｍデータ無効化読み出し要求を発行
する。これは、通常プロトコルのアドレス転送時に、Ｍ
データ要求であることを示す信号を、アドレスストロー
ブ信号と同時にアサートすることで、区別する。クラス
タブリッジ１２は、Ｍデータ要求なので、自クラスタキ
ャッシュ１３のスヌープ結果をまたずに、プロセッサバ
ス１１にプロセッサバス入出力制御回路１４１を介し
て、無効化読み出し要求を転送し、システムバス３１で
の無効化読み出し要求を一旦終了させる。プロセッサバ
ス１１に発行された無効化読み出し要求により、プロセ
ッサ１よりモディファイデータ出力されると、そのデー
タをキャッシュコヒーレンシ制御回路１４３はクラスタ
キャッシュ１３に取り込みＭ１とする。その後システム
バス３１にデータ返送の要求を発行し、データ返送す
る。このとき、キャッシュコヒーレンシ制御回路１４３
は、他クラスタ２にモディファイデータが移動したの
で、Ｃステートを書き込む。一方、キャッシュコヒーレ
ンシ制御回路２４３は、Ｍ０を書き込み、プロセッサ８
にデータ返送し、プロセッサ８の内蔵キャッシュ４８ス
テートはＭとなる。この動作のシーケンスを図６に示
す。クラスタブリッジ１２で、システムバス３１からプ
ロセッサバス１１への無効化読み出し要求をの転送がス
ヌープを待たなかった分のレイテンシが改善される。
無効化読み出し要求を発行することによって、プロセッ
サの内部キャッシュ４８がＭステートになるまでを、該
当データをプロセッサ１がＭデータを持つ転送におい
て、該当ラインをＣステートとして保持しているため
に、システムバス３１での転送を拡張プロトコルとする
場合を説明する。プロセッサ８が無効化読み出し要求
を、プロセッサバス２１に発行すると、プロセッサバス
入出力制御回路２４１は、クラスタキャッシュ２３を索
引する。キャッシュコヒーレンシ制御回路２４３は、キ
ャッシュの状態を判定する。ここでは、Ｃステートにヒ
ットとなる。無効化読み出し要求はシステムバス入出力
制御回路２４２に転送されると同時に、Ｍアドレス出力
制御回路２５１にも転送される。システムバス３１のバ
ス使用権を獲得し、Ｍデータ無効化読み出し要求を発行
する。これは、通常プロトコルのアドレス転送時に、Ｍ
データ要求であることを示す信号を、アドレスストロー
ブ信号と同時にアサートすることで、区別する。クラス
タブリッジ１２は、Ｍデータ要求なので、自クラスタキ
ャッシュ１３のスヌープ結果をまたずに、プロセッサバ
ス１１にプロセッサバス入出力制御回路１４１を介し
て、無効化読み出し要求を転送し、システムバス３１で
の無効化読み出し要求を一旦終了させる。プロセッサバ
ス１１に発行された無効化読み出し要求により、プロセ
ッサ１よりモディファイデータ出力されると、そのデー
タをキャッシュコヒーレンシ制御回路１４３はクラスタ
キャッシュ１３に取り込みＭ１とする。その後システム
バス３１にデータ返送の要求を発行し、データ返送す
る。このとき、キャッシュコヒーレンシ制御回路１４３
は、他クラスタ２にモディファイデータが移動したの
で、Ｃステートを書き込む。一方、キャッシュコヒーレ
ンシ制御回路２４３は、Ｍ０を書き込み、プロセッサ８
にデータ返送し、プロセッサ８の内蔵キャッシュ４８ス
テートはＭとなる。この動作のシーケンスを図６に示
す。クラスタブリッジ１２で、システムバス３１からプ
ロセッサバス１１への無効化読み出し要求をの転送がス
ヌープを待たなかった分のレイテンシが改善される。
【００２９】また、システムバス３１のバス獲得時にシ
ステムバスに出力すべき、先行する要求ある場合は、通
常プロトコルでは、規定していないＭデータアドレスの
みを転送する要求を起動する。この転送は、アドレスス
トローブ信号をアサートせずに、Ｍデータ要求であるこ
とを示す信号をアサートする。これにより、１Ｔ間バス
を占有することになる。Ｍアドレス入力制御回路１５２
は、Ｍデータ要求なので、直ちにプロセッサバス１１に
プロセッサバス入出力制御回路１４１を介して、無効化
読み出し要求を転送する。プロセッサバス１１に発行さ
れた無効化読み出し要求により、プロセッサ１よりモデ
ィファイデータ出力されると、そのデータをキャッシュ
コヒーレンシ制御回路１４３はクラスタキャッシュ１３
に取り込みＭ１とする。その後システムバス３１に発行
された、無効化要求時に、データ返送準備ができていれ
ば、データ返送し、できていなければ、一旦終了させ
て、データ返送の要求を発行する。このとき、キャッシ
ュコヒーレンシ制御回路１４３は、他クラスタ２にモデ
ィファイデータが移動したので、Ｃステートを書き込
む。一方、キャッシュコヒーレンシ制御回路２４３は、
Ｍ０を書き込み、プロセッサ８にデータ返送し、プロセ
ッサ内蔵キャッシュ４８のステートはＭとなる。この動
作のシーケンスを図７に示す。クラスタブリッジ１２
で、システムバス３１からプロセッサバス１１への無効
化読み出し要求を、実際に無効化読み出し要求が発行さ
れる前に起動したことにより、レイテンシが改善され
る。
ステムバスに出力すべき、先行する要求ある場合は、通
常プロトコルでは、規定していないＭデータアドレスの
みを転送する要求を起動する。この転送は、アドレスス
トローブ信号をアサートせずに、Ｍデータ要求であるこ
とを示す信号をアサートする。これにより、１Ｔ間バス
を占有することになる。Ｍアドレス入力制御回路１５２
は、Ｍデータ要求なので、直ちにプロセッサバス１１に
プロセッサバス入出力制御回路１４１を介して、無効化
読み出し要求を転送する。プロセッサバス１１に発行さ
れた無効化読み出し要求により、プロセッサ１よりモデ
ィファイデータ出力されると、そのデータをキャッシュ
コヒーレンシ制御回路１４３はクラスタキャッシュ１３
に取り込みＭ１とする。その後システムバス３１に発行
された、無効化要求時に、データ返送準備ができていれ
ば、データ返送し、できていなければ、一旦終了させ
て、データ返送の要求を発行する。このとき、キャッシ
ュコヒーレンシ制御回路１４３は、他クラスタ２にモデ
ィファイデータが移動したので、Ｃステートを書き込
む。一方、キャッシュコヒーレンシ制御回路２４３は、
Ｍ０を書き込み、プロセッサ８にデータ返送し、プロセ
ッサ内蔵キャッシュ４８のステートはＭとなる。この動
作のシーケンスを図７に示す。クラスタブリッジ１２
で、システムバス３１からプロセッサバス１１への無効
化読み出し要求を、実際に無効化読み出し要求が発行さ
れる前に起動したことにより、レイテンシが改善され
る。
【００３０】
【発明の効果】以上詳記したように本発明によれば、シ
ステムバスを監視して、他のクラスタがモディファイデ
ータを持つことを検出し、該当するクラスタキャッシュ
のエントリに空きがある場合に、上記状態を保持する手
段と、プロセッサバスで、プロセッサからの無効化読み
出し要求時に、上記状態が検出された場合、システムバ
スに無効化読み出し要求を転送するのと同時またはそれ
以前にそのモディファイデータの存在するクラスタブリ
ッジに、そのアドレスを通知するバスインタフェースプ
ロトコルと、上記モディファイデータの存在を通知され
たことにより、上位のクラスタに無効化読み出し要求を
転送する手段を備えることで、他のクラスタ内のプロセ
ッサが、モディファイデータを持つ場合のレイテンシ
を、改善することができる。
ステムバスを監視して、他のクラスタがモディファイデ
ータを持つことを検出し、該当するクラスタキャッシュ
のエントリに空きがある場合に、上記状態を保持する手
段と、プロセッサバスで、プロセッサからの無効化読み
出し要求時に、上記状態が検出された場合、システムバ
スに無効化読み出し要求を転送するのと同時またはそれ
以前にそのモディファイデータの存在するクラスタブリ
ッジに、そのアドレスを通知するバスインタフェースプ
ロトコルと、上記モディファイデータの存在を通知され
たことにより、上位のクラスタに無効化読み出し要求を
転送する手段を備えることで、他のクラスタ内のプロセ
ッサが、モディファイデータを持つ場合のレイテンシ
を、改善することができる。
【図１】本発明の実施の形態のマルチプロセッサシステ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】本発明の実施の形態のプロセッサ内部の構成を
示すブロック図である。
示すブロック図である。
【図３】本発明の実施の形態のクラスタブリッジの構成
を示すブロック図である。
を示すブロック図である。
【図４】本発明の実施の形態のＭＥＳＩプロトコルでの
キャッシュコヒーレンシ制御方法のステート遷移図であ
る。
キャッシュコヒーレンシ制御方法のステート遷移図であ
る。
【図５】本発明の実施の形態のキャッシュコヒーレンシ
制御方法において、通常プロトコルによる無効化読み出
しシーケンスを示す図である。
制御方法において、通常プロトコルによる無効化読み出
しシーケンスを示す図である。
【図６】本発明の実施の形態のキャッシュコヒーレンシ
制御方法において、先行要求なしの拡張プロトコルによ
る無効化読み出しシーケンスを示す図である。
制御方法において、先行要求なしの拡張プロトコルによ
る無効化読み出しシーケンスを示す図である。
【図７】本発明の実施の形態のデータ転送方法におい
て、先行要求ありでの拡張プロトコルによる無効化読み
出しシーケンスを示す図である。
て、先行要求ありでの拡張プロトコルによる無効化読み
出しシーケンスを示す図である。
１ プロセッサ ２ クラスタ ８ プロセッサ ９ クラスタ １１ プロセッサバス ２１ プロセッサバス １２ クラスタブリッジ ２２ クラスタブリッジ １３ クラスタキャッシュ ２３ クラスタキャッシュ ３１ システムバス ３２ 主記憶制御装置 ３３ 入出力制御装置 ３８ 入出力装置 ３９ 主記憶 ４１ Ｌ１キャッシュ ４２ Ｌ２キャッシュ ４３ プロセッサ内蔵キャッシュ ４９ ＣＰＵ １３１ アドレスアレイ １３２ データアレイ １３９ エントリ １４１ プロセッサバス入出力制御回路 ２４１ プロセッサバス入出力制御回路 １４２ システムバス入出力制御回路 ２４２ システムバス入出力制御回路 １４３ キャッシュコヒーレンシ制御回路 ２４３ キャッシュコヒーレンシ制御回路 ２５１ Ｍアドレス出力制御回路 １５２ Ｍアドレス入力制御回路
Claims (6)
- 【請求項１】 内部キャッシュを有する複数のプロセッ
サをプロセッサバスにより結合したクラスタとシステム
バスを接続するバスブリッジにおいて、 前記バスブリッジは、クラスタキャッシュと前記クラス
タキャッシュのコヒーレンシを維持するクラスタキャッ
シュ制御部を有し、 前記クラスタキャッシュ制御部は、前記システムバスを
監視する手段と、前記クラスタがモディファイデータを
持つことを検出する手段と、前記クラスタキャッシュに
空きがあることを検出する手段と、前記空き状態を保持
させる手段と、前記プロセッサバスからの前記プロセッ
サからの無効化読み出し要求時に前記空き状態が検出さ
れた場合、前記システムバスに前記無効化読み出し要求
を転送する手段と、前記システムバス上に前記無効化読
み出し要求のアドレスを通知する手段と、他の前記バス
ブリッジから前記アドレスを受信したときに前記プロセ
ッサに前記無効化読み出し要求を転送する手段を具備す
ることを特徴とするバスブリッジ。 - 【請求項２】 内部キャッシュを有する複数のプロセッ
サをプロセッサバスにより結合したクラスタとシステム
バスを接続するバスブリッジを複数接続したマルチプロ
セッサシステムのキャッシュコヒーレンシ制御装置にお
いて、 前記キャッシュコヒーレンシ制御装置は、第一のクラス
タキャッシュを制御する第一のクラスタキャッシュ制御
部を有する第一のバスブリッジと、第二のクラスタキャ
ッシュを制御する第二のクラスタキャッシュ制御部を有
する第二のバスブリッジから構成され、 前記第一のクラスタキャッシュ制御部は、前記システム
バスを監視する手段と、前記第二のバスブリッジに接続
される前記クラスタがモディファイデータを持つことを
検出する手段と、前記モディファイデータを有する前記
第二のクラスタキャッシュに空きがあることを検出する
手段と、前記空き状態を保持させる手段と、前記第一の
バスブリッジに接続する前記プロセッサからの無効化読
み出し要求時に前記空き状態が検出された場合、前記シ
ステムバスに前記無効化読み出し要求を転送する手段
と、前記システムバス上に前記無効化読み出し要求のア
ドレスを通知する手段とを有し、 前記第二のバスブリッジは、前記システムバスを監視す
る手段と、前記第一のバスブリッジからの要求により前
記第二のバスブリッジに接続される前記クラスタが前記
モディファイデータを持つことを検出する手段と、前記
空き状態を保持する手段と、前記検出する手段により検
出した結果を前記第一のバスブリッジへ返送する手段
と、第一のバスブリッジから前記アドレスを受信したと
きに前記第二のバスブリッジに接続する前記プロセッサ
に前記無効化読み出し要求を転送する手段を具備するこ
とを特徴とするキャッシュコヒーレンシ制御装置。 - 【請求項３】 内部キャッシュを有する複数のプロセッ
サをプロセッサバスにより結合したクラスタとシステム
バスを接続するバスブリッジを複数接続したマルチプロ
セッサシステムのキャッシュコヒーレンシ制御方法にお
いて、前記複数のバスブリッジは、第一のクラスタキャ
ッシュを制御する第一のクラスタキャッシュ制御部を有
する第一のバスブリッジと、第二のクラスタキャッシュ
を制御する第二のクラスタキャッシュ制御部を有する第
二のバスブリッジから構成され、 前記第一のクラスタキャッシュ制御部において、前記シ
ステムバスを監視する第一の手順と、前記第二のバスブ
リッジに接続される前記クラスタがモディファイデータ
を持つことを検出する第二の手順と、前記モディファイ
データを有する前記第二のクラスタキャッシュに空きが
あることを検出する第三の手順と、前記空き状態を保持
させる第四の手順と、前記第一のバスブリッジに接続す
る前記プロセッサからの無効化読み出し要求時に前記空
き状態が検出された場合、前記システムバスに前記無効
化読み出し要求を転送する第五の手順と、前記システム
バス上に前記無効化読み出し要求のアドレスを通知する
第六の手順と、 前記第二のバスブリッジにおいて、第一のバスブリッジ
から前記アドレスを受信する第七の手順と前記第二のバ
スブリッジに接続する前記プロセッサに前記無効化読み
出し要求を転送する第八の手順を有することを特徴とす
るキャッシュコヒーレンシ制御方法。 - 【請求項４】 内部キャッシュを有する複数のプロセッ
サをプロセッサバスにより結合したクラスタと、前記ク
ラスタとシステムバスを接続する請求項１記載のバスブ
リッジから構成されるプロセッサユニット。 - 【請求項５】 請求項４記載のプロセッサユニットであ
って、プロセッサ４個によりクラスタを構成することを
特徴とするプロセッサユニット。 - 【請求項６】 請求項４または請求項５記載のプロセッ
サユニットを複数個と入出力制御装置と主記憶をシステ
ムバスにより接続したことを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160420A JP2000347933A (ja) | 1999-06-08 | 1999-06-08 | バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160420A JP2000347933A (ja) | 1999-06-08 | 1999-06-08 | バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347933A true JP2000347933A (ja) | 2000-12-15 |
Family
ID=15714551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11160420A Pending JP2000347933A (ja) | 1999-06-08 | 1999-06-08 | バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000347933A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-06-08 JP JP11160420A patent/JP2000347933A/ja active Pending
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