JPH0964191A

JPH0964191A - 半導体集積回路装置

Info

Publication number: JPH0964191A
Application number: JP8155016A
Authority: JP
Inventors: Tatsuya Koketsu; 達也纐纈; Yasushi Hatta; 康八田; Taku Harada; 卓原田; Satoshi Ueno; 聡上野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-15
Filing date: 1996-05-27
Publication date: 1997-03-07
Also published as: KR970003938A

Abstract

(57)【要約】【課題】簡単な構成で超高周波帯までの安定した動作
を実現した半導体集積回路装置を提供する。【解決手段】電源電圧及び回路の基準電位がそれぞれ
与えられるべきところの、回路素子の端子に隣接してＦ
ＣＢを配置し、回路信号線と上記電源電圧線又回路の基
準電位線とを幾何学的に分離する。これにより、信号線
と電源線との間で形成されてしまう寄生容量を減らすこ
とができるとともに、回路素子と電源電圧又は回路の基
準電圧との間に寄生インダクタンス成分を大幅に低減で
きるから、半導体集積回路装置は、高い高周波信号も扱
うようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、超高周波半導体集積回路装置に関す
る。この発明は、例えば光ファイバによる光伝送システ
ムに用いられところのＧａＡｓ素子を用いた超高周波半
導体集積回路装置に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】広帯域ＩＳＤＮ（Integrated Services
Digital Network)の構築に向けて、Ｇ（ギガ）ビット／
ｓの超大容量光伝送システムの開発、実用化が推進され
ている。このような光送受信モジュールに用いられる超
高速の電子デバイスに関しては、（株）日立製作所平成
５年３月１日発行「日立評論」第７５巻、頁５５〜頁５
７がある。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、次世代の超大容量光伝送システムの開発、実用化に
向けた超高周波半導体集積回路装置の問題点について検
討を行った。例えば、数十Ｇビット／ｓのようないっそ
うの高周波を扱う場合には、上記のような従来の超高周
波半導体集積回路装置ではあまり問題にならなかった電
源線と信号線での間の寄生容量による信号のリークや、
電源インピーダンスが大きな問題になることが判明し
た。

【０００４】この発明の目的は、簡単な構成で高周波帯
まで、安定した動作を実現することができる半導体集積
回路装置を提供することにある。この発明の他の目的
は、簡単な構成で超高周波帯まで、安定した動作を実現
することができる半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源電圧及び回路の基準電
位がそれぞれ与えられる回路素子の端子に隣接してＦＣ
Ｂ（Flip Chip Bonding)を配置し、回路信号線と上記電
源電圧線又回路の基準電位線とを幾何学的に分離する。
これにより、信号線と電源線との間で形成されてしまう
寄生容量を無くすことが出来るとともに、素子の電源電
圧又は回路の基準電圧との間に形成されてしまう寄生イ
ンダクタンス成分を大幅に低減できる。その結果とし
て、高い超高周波信号を扱うことが出来る。

【０００６】

【発明の実施の形態】図１には、この発明に係る超高周
波多段アンプの一実施例の概略レイアウト図が示されて
いる。同図の各回路素子は、公知の半導体集積回路の製
造技術により、１つのＧａＡｓ（ガリウム砒素）基板上
において形成される。同図において、○で示したのはＦ
ＣＢバンプであり、同図に示されているように、ＧＮＤ
バンプ、ＶＳＳバンプ（負電圧）、信号バンプである。

【０００７】多段アンプは、初段回路について回路記号
が代表として例示的に示されている。同図の初段回路か
ら理解されるように、アンプは、差動回路４と、かかる
差動回路４の出力信号をそれぞれ受けるソースフォロア
５から構成される。差動増幅回路には、その安定化等の
ために、ＭＩＭ（Metal-Insulator-Metal)容量６，７が
設けられる。特に、初段のアンプに対しては、その入力
端子に、整合回路３が設けられる。２段目と出力段の差
動増幅回路も、上記同様な差動回路４、ソースフォロア
５、及びＭＩＭ容量６，７から構成される。

【０００８】入力信号バンプＶＩＮと／ＶＩＮとはそれ
ぞれ信号線８を通して上記初段の差動回路４の入力端子
と接続される。上記初段回路の出力端子と次段回路の入
力端子の間も信号線８により接続される。また、出力段
の出力端子と出力信号バンプＯＵＴ，／ＯＵＴの間も信
号線８により接続される。この実施例では、良好な伝送
特性を得るためにコプレーナ（ＣＰＷ）配線にされる。
つまり、図２の断面図（図１のＡ−Ａ’断面を示す）に
示すように信号線を挟むように両側にＧＮＤ配線１が形
成される。

【０００９】半導体基板はＧａＡｓ基板が用いられ、そ
の表面に絶縁膜が形成される。この絶縁膜上に上記信号
線８とＧＮＤ配線１が形成される。なお、本願において
／ＶＩＮや／ＯＵＴの／は、一般的な論理記述法におい
てロウレベルがアクティブレベルであることを意味する
オーバーバーを示している。例えば、信号ＶＩＮと信号
／ＶＩＮとは、互いに相補的な信号である。

【００１０】図３には、上記ＭＩＭ容量の一実施例の断
面図（図１のＢ−Ｂ’断面を示す）が示されている。上
記のようなＧａＡｓ基板上に、第１層間絶縁膜が形成さ
れ、かかる第１層間絶縁膜の上に第１配線層が形成され
ている。この形成された第１配線層が、上記ＭＩＭ容量
の一方の電極とされる。上記第１配線層の上には第２層
間絶縁膜が形成され、形成された第２層間絶縁膜が選択
的に除去された部分とその周囲の第２層間絶縁膜上に容
量用絶縁膜（誘電体膜）が形成され、上記容量用絶縁膜
の上に第２配線層が形成される。この形成された第２配
線層が、上記ＭＩＭ容量の他方の電極として用いられ
る。

【００１１】図１において、ＭＩＭ容量７は、電源配線
を超高周波数まで低インピーダンスに保つために設けら
れる。つまり、上記ＭＩＭ容量７の一方の電極はＧＮＤ
バンプに接続され、他方の電極はＶＳＳバンプに接続さ
れる。ＭＩＭ容量６は、特に制限されないが、ソースフ
ォロワでの位相補償用に用いられる。そして、ＭＩＭ容
量２は、後述するように整合回路に用いられるキャパシ
タを構成する。

【００１２】上記のようなＭＩＭ容量の一方の電極やＣ
ＰＷ配線を構成する接地線１に接地電位を与えるために
ＦＣＢバンプ（ＧＮＤバンプ）が設けられる。差動回路
４に与えられる接地電位も上記のようなＧＮＤバンプに
より直接的に与えられる。従来のようにワイヤーボンデ
ィングを用いてパッケージと接続する方法では、周知の
ようにワイヤーボンディングにおけるインダクタンス成
分が、いっそうの高速化の実現のために不可欠な数十Ｇ
ビット／ｓのような超高周波数に対しては無視できなく
なり、電源線として作用しなくなる。このことは、上記
ＭＩＭ容量７が接続される電源配線においても同様であ
る。これに対して、上記のようにＦＣＢバンプを用いた
場合には、そのインダクタンス成分が大幅に小さく、上
記のような高周波数に対しても十分に電源供給線やＭＩ
Ｍ容量の本来の役割を持って接続させることができるよ
うになる。

【００１３】上記のような電源供給方式としてのＦＣＢ
は、上記のように単にインダクタンス成分を小さくする
ことの他、次のような超高周波半導体集積回路において
は作用効果をもたらすことができる。上記のＦＣＢで
は、半導体チップの任意の箇所でパッケージの配線と接
続させることができる。つまり、上記のような電源電圧
を半導体チップ上の任意の回路素子の電極に対して、隣
接して電源電圧を供給することができる。これより、半
導体集積回路においては信号線と上記電源供給線とを交
差させることなく配置させることができる。

【００１４】図４には、この発明を説明するための多段
アンプの等価回路図が示されている。初段回路に入力信
号ＶＩＮと／ＶＩＮが供給され、初段回路からは、上記
入力信号に従った相補の出力信号が出力される。この相
補出力信号は、入力信号として、次段回路へ伝えられ、
この次段回路からは、その入力信号に従った相補の出力
信号が信号され、出力段回路へ伝えられる。そして、こ
の出力段回路からは、上記次段回路の出力信号（出力段
回路の入力信号）に従った相補の出力信号ＯＵＴと／Ｏ
ＵＴが出力端子へ出力され、出力信号ＯＵＴと／ＯＵＴ
は出力端子から送出される。

【００１５】上記のような構成に多段アンプにおいて、
各段の出力信号線と交流的な接地電位との間に寄生容量
が存在すると、本願発明のような数十Ｇビット／ｓのよ
うなオーダーの超高周波信号におていは無視できなく
る。つまり、超高周波の信号成分が電源線ＧＮＤやＶＳ
Ｓに漏れ込み、このことがＩＣの発振や帯域特性の劣化
を引き起こす原因になるものである。図５には、従来の
多段アンプおける段間の配線交差容量と帯域との関係を
示す特性図である。この図５から明らかなように、寄生
容量の容量値が２００ｆＰを超えると、アンプの−３ｄ
Ｂ帯域が劣化を始める。

【００１６】すなわち、従来のようにワイヤーボンディ
ングを用いるものでは、必然的にＩＣチップの周辺にボ
ンディングパッドが設けられることとなり、かかる周辺
部から内部の各回路素子に対して電源線ＧＮＤ、ＶＳＳ
により動作に電圧を供給することが必要になる。このよ
うにすると、信号線と上記電源線とが幾何学的に重ね合
うこととなり、信号線と電源線の立体交差部分での層間
絶縁膜が誘電体として作用して、上記のような信号線と
電源線との間に必然的に寄生容量が付加されてしまう。

【００１７】しかしながら、上記実施例のようにＦＣＢ
を用いて電源電圧を供給するようにした場合には、ＩＣ
チップ上の任意の箇所にＦＣＢ（ＧＮＤバンプやＶＳＳ
バンプ）を設けることが出来るので、電源電圧や回路の
接地電位に対して幾何学的に交差することなく信号線を
配置することができる。これにより、図４における寄生
容量の容量値を実質的に無視できるように小さくするこ
とができ、超高周波数帯まで良好な信号伝達特性を得る
ことができる。

【００１８】図６には、この発明に係る差動増幅回路の
一実施例の回路図が示されている。この実施例では、正
相と負（逆）相から信号に対して遅延時間や負荷を等し
くするために、対称的なレイアウトを採るように工夫さ
れている。このため、回路においても、上記対称的なレ
イアウトに適するように、本来１つでよい抵抗素子を抵
抗Ｒ３、Ｒ４のように２つに分けて、それぞれ差動形態
にされた化合物半導体を用いたＦＥＴ（以下、化合物Ｆ
ＥＴという）Ｑ１とＱ２のドレインに設けられた負荷抵
抗Ｒ１、Ｒ２に対応させるようにしそれぞれを配線によ
り並列接続して１つの抵抗素子として作用するようにし
ている。また、同様に、差動化合物ＦＥＴＱ１とＱ２の
ソース側に設けられる定電流源を構成する化合物ＦＥＴ
もＱ５とＱ６のように２つに分けて、それぞれを配線に
より並列形態に接続して１つの定電流源として作用する
ようにしている。

【００１９】図７には、この発明に係る半導体集積回路
装置の一実施例の概略断面図が示されている。図７は、
パッケージによって封止された状態が示されている。図
７に示されている回路は、１段分の回路を示している。
上記のように、パッケージに封止されたＩＣチップにお
いては、パッケージの表面に設けられた対応する電源配
線にそれぞれ対応するように、ＩＣチップの表面にはＧ
ＮＤバンプ、ＶＳＳバンプが下向に設けられる。後述す
るように、パッケージの表面に設けられた対応する配線
と、ＩＣチップの表面に設けられたバンプとは、金バン
プにより接続される。例示的に示されているＧＮＤバン
プやＶＳＳバンプと同様に信号用入力端子ＶＩＮ，／Ｖ
ＩＮ及び出力端子ＯＵＴ、／ＯＵＴも同様に信号用バン
プによりパッケージの配線に接続される。

【００２０】図８には、この発明に係る差動増幅回路の
一実施例のレイアウト図が示されている。この実施例の
差動増幅回路の各回路素子は、図６の回路図の各回路素
子に対応されており、互いに対応する素子には、同じ記
号が付されている。後の図１５からも理解されるよう
に、各回路素子は、信号が伝達される方向（本実施例で
は、入力信号ＶＩＮと／ＶＩＮから出力端子／ＶＯＵＴ
とＶＯＵＴへ向かう方向）に対して、上下対称的に配置
される。つまり、入力信号ＶＩＮに対応した化合物ＦＥ
ＴＱ１のソース側に定電流源を構成する化合物ＦＥＴＱ
５が配置され、上記化合物Ｑ１のドレイン側にバイアス
電圧ＶＣＡＳが印加された化合物ＦＥＴＱ３が配置され
る。上記化合物ＦＥＴＱ３のドレイン側には、ソースフ
ォロワ形態の出力化合物ＦＥＴＱ７及び抵抗Ｒ１とＲ３
が配置される。上記ソースフォロワ形態の出力化合物Ｆ
ＥＴＱ７の上部には、定電流源としての化合物ＦＥＴＱ
９が配置される。

【００２１】上記のように、正相入力側の回路各素子に
対して対称的に負相側の各回路素子が配置される。そし
て、上記抵抗Ｒ３、Ｒ４及びソースフワロワの出力化合
物ＦＥＴＱ７，Ｑ８には共通にＧＮＤバンプが設けられ
る。これに対応して、その素子レイアウトは省略されて
いるが、上記各種バイアス電圧を形成するバイアス回路
が上下対称的に配置されており、それぞれから上記各バ
イアス電圧が供給される。このようなバイアス回路に対
して回路の接地電位を供給するためにＧＮＤバンプが上
記出力信号線／ＶＯＵＴとＶＯＵＴを挟んで上下に振り
分けられて配置される。また、ＶＳＳ電圧を供給するＶ
ＳＳバンプは、上記バイアス回路に供給するものと、定
電流源化合物ＦＥＴＱ５とＱ６にそれぞれ供給するもの
とが共通化されて上下に振り分けられて配置されてい
る。

【００２２】この構成では、入力信号ＶＩＮと／ＶＩＮ
が定電流源ＭＯＳＦＥＴＱ５とＱ６のゲートバイアス
線、ＶＳＳ電源線と交差する構成となる。しかし、上記
のような初段回路での入力信号はそのそも信号レベルが
小さい。また、入力信号を伝える信号配線については、
電流供給のために配線幅を大きくする必要がない。その
ため、配線幅を小さくすることが出来、例えばたかだか
５μｍ程度にすることが出来、それに寄生容量が付くと
しても小さく、ＶＳＳやＶＧＳに与える影響が軽微であ
るので実質的な問題にならない。このような配線の交差
は、本質的な問題ではない。なぜなら、後述するよう
に、ＶＳＳバンプを化合物ＦＥＴＱ５、Ｑ６のソース側
に共通に設けることにより上記ＶＳＳとの交差は回避で
きるからである。また、入力信号ＶＩＮと／ＶＩＮも必
要ならそれぞれ信号用バンプを設けるようにすることが
できるからである。

【００２３】図１５には、図８に示されているレイアウ
トを説明するための図である。半導体基板内の領域は、
仮想な線（仮想線）２０２によって、２つの半導体領域
２００と２０１に分けられる。仮想線２０２を中心とし
て、半導体領域２０１における各回路素子の配置は、半
導体領域２００における回路素子の配置と対称にされて
いる。

【００２４】まず、上記半導体領域２００についてみる
と、ＶＳＳ電圧を受けるＶＳＳバンプを形成する領域
（第９の領域）と、ＧＮＤ電圧を受けるＧＮＤバンプ電
極を形成する領域（第１３の領域）とが設けられる。上
記仮想線２０２を中心として、上記半導体領域２０１に
は、上記半導体領域２００内の上記第９の領域と上記第
１３の領域と対称の位置に、ＶＳＳ電圧を受けるＶＳＳ
バンプ電極を形成する領域（第４の領域）と、ＧＮＤ電
圧を受けるＧＮＤバンプ電極を形成する領域（第１２の
領域）とが設けられる。

【００２５】上記仮想線２０２が通過する領域（第１１
の領域）には、ＧＮＤバンプ電極が形成される。特に制
限されないが、上記第１１の領域を通過し、上記仮想線
２０２と直交する仮想線２０３は、上記第１２の領域と
第１３の領域を通過する。

【００２６】この実施例では、上記第９の領域と上記第
１３の領域との間に、バイアス回路を形成するための領
域（第１５の領域）が設けられる。このバイアス回路に
は、上記第９の領域に形成されるバンプ電極からの電圧
と上記第１３の領域に形成されるバンプ電極からの電圧
とが供給され、バイアス電圧を形成する。上記仮想線２
０２を中心として、半導体領域２０１には、半導体領域
２００内の第１５の領域と対称な位置に、バイアス回路
を形成するための領域（第１４の領域）が設けられてい
る。この第１４の領域に形成されるバイアス回路も、上
記第４の領域に形成されるバンプ電極からの電圧と上記
第１２の領域に形成されるバンプ電極からの電圧とが供
給され、バイアス電圧を形成する。

【００２７】上記第４の領域、上記第９の領域及び第１
１の領域で形成される領域が、内部回路の領域２０４と
される。上記内部回路領域２０４内であって、半導体領
域２００内には、上記差動ＦＥＴＱ２を形成する領域
（第６の領域）と、定電流用ＦＥＴＱ６を形成する領域
（第７の領域）と、負荷回路等（ＦＥＴＱ４，Ｑ８，Ｑ
１０，抵抗Ｒ２，Ｒ４）を形成する領域（第８の領域）
が設けられている。また、上記ＦＥＴＱ２０の入力電極
（ゲート）に、入力信号／ＶＩＮを伝えるための配線層
を形成する領域（第１７の領域）と、ＦＥＴＱ６の電極
（ソース）へＶＳＳ電圧を供給するための配線層を形成
する領域（第１０の領域）と、ＦＥＴＱ６の入力電極へ
上記バイアス電圧を伝えるための配線層を形成する領域
（第１９の領域）とが設けられている。

【００２８】上記仮想線２０２を中心として、上記内部
回路領域２０４内であって、上記半導体領域２０１内に
は、上記第６の領域、上記第７の領域、上記第８の領
域、上記第１７の領域、上記第１０の領域、及び上記第
１９の領域と対称の位置に、差動ＦＥＴＱ１を形成する
領域（第１の領域）、定電流用ＦＥＴＱ５を形成する領
域（第２の領域）、負荷回路等（ＦＥＴＱ３，Ｑ７，Ｑ
９、抵抗Ｒ１，Ｒ３）を形成する領域（第３の領域）、
配線層を形成する領域（第１６の領域）、配線層を形成
する領域（第１５の領域）、配線層を形成する領域（第
１８の領域）が設けられている。

【００２９】同図においては、図面が複雑になるの避け
るために、ＦＥＴの電極（ソース）、ＦＥＴの電極（ド
レイン）及びＦＥＴの入力電極（ゲート）は、示されて
いない。

【００３０】図９には、この発明に係る半導体集積回路
装置の全体の概略レイアウト図が示されている。同図に
は、パッケージの信号及電源配線が示され、その中央部
に太い実線で示された四角がＩＣチップを示している。
ＩＣチップは、例えば図１の実施例のような構成にされ
るが、そのレイアウトそのものは簡略化して示してい
る。パッケージの配線は、上記のような電源線と入力信
号線及び出力信号線、後述するような整合回路用のバイ
アス電圧線を含むものである。

【００３１】図１０には、この発明に用いられＦＣＢを
説明するための概略断面図が示されている。ＩＣチップ
の上面は、パッケージの配線面に向かうように下向にさ
れ、金からなるバンプにより、ＩＣチップ上の配線と上
記パッケージの配線との接続が行われる。

【００３２】図１１には、整合回路の一実施例の回路図
が示されている。同図には、負相側の入力信号／ＶＩＮ
に対応した整合回路が代表として例示的に示されてい
る。正相側の整合回路は、同様な回路であるのでブラッ
クボックスとして示されている。受信用の超高周波半導
体集積回路装置は、高利得で広帯域特性を持ち、縦列接
続される。このため、波形劣化を低減させるためには超
高周波域での入出力整合特性も重要となる。かかる入力
整合を採るために、同図のような整合回路が設けられ
る。

【００３３】整合回路は、４７Ωからなる抵抗Ｒ５と、
６Ωからなる抵抗Ｒ６及び１００ｐＦのＭＩＭ容量Ｃ１
からなる直列回路で３０ＭＨｚ以上の高周波成分を終端
させる。そして、帯域の下限の１０ＫＨｚオーダーまで
の低周波成分は、上記抵抗Ｒ５と６Ωからなる抵抗Ｒ７
と、上記半導体集積回路装置の外部に設けられるμＦオ
ーダーの容量Ｃ２とからなる直列回路で終端させる。こ
のような整合回路においては、ＩＣチップ内にＭＩＭ容
量Ｃ１が内蔵され、そのＭＩＭ容量Ｃ１の一方の電極に
供給される回路の接地電位がＧＮＤバンプにより与えら
れるから、超高周波数まで終端回路が有効に作用する。

【００３４】図１２には、この発明に係る差動増幅回路
の他の一実施例の概略レイアウト図が示されている。こ
の実施例では、特に制限されないが、負の電源電圧ＶＣ
Ｃと回路の接地電圧ＧＮＤとにより回路が動作させられ
る。そして、素子としては前記のような化合物ＦＥＴで
はなく、超高速のバイポーラ型トランジスタを用いる例
が示されている。

【００３５】この実施例においても、差動増幅回路は差
動トランジスタ（入力Ｔｒ）と、コレクタ負荷抵抗（ロ
ード抵抗）及びエミッタ定電流源から構成される。一方
の差動トランジスタのベースへ正相入力ＩＮ＋を伝える
ための入力信号線（配線層）１１と、他方の差動トラン
ジスタのベースへ負相入力ＩＮ−を伝えるための入力信
号線（配線層）１１とが、後で述べるＶＣＣバンプ１４
を中心として、左右に配置されている。この入力信号線
１１の延長線上に、負相の出力ＯＵＴ−を伝達させる出
力信号線（配線層）１２と、正相の出力ＯＵＴ＋を伝達
させる出力信号線（配線層）１２が配置されている。す
なわち、上記入力信号線１１の延長線上に、出力信号線
１２がそれぞれ配置されている。上記差動トランジスタ
及びコレクタ負荷抵抗の間にＧＮＤバンプ１３が設けら
れる。同様に、定電流源に対応して回路の負電圧ＶＣＣ
を与えるＶＣＣバンプ１４が、入力信号線１１間に設け
られている。

【００３６】このような構成により、上記化合物ＦＥＴ
を用い場合と同様に入力信号線及び出力信号線７と電源
供給線とを幾何学的に重ならないように配置させること
ができる。このような配線方法を採ることにより、上記
のような寄生容量の発生を実質的に無くすことができ、
超高周波数までの信号伝達特性の改善と、発振の防止を
図ることができる。

【００３７】図１３には、この発明に係る多段アンプの
一実施例の概略レイアウト図が示されている。この実施
例において、各差動増幅回路は、図６の差動増幅回路と
基本的には同様な構成にされる。つまり、単位差動増幅
回路は、差動増幅回路と出力回路から構成される。この
実施例では、バイポーラトランジスタを用いる構成か
ら、出力回路はエミッタフォロワトランジスタが用いら
れ、差動増幅回路としては図１２に示されている様な回
路が使われる。また、多段アンプを構成する場合、ＧＮ
Ｄバンプの数とＶＣＣバンプの数を減らすために、かか
るＧＮＤバンプとＶＣＣバンプとが信号伝達方向を直線
的として、かかる方向に対してマトリッスク状に配置さ
れる。

【００３８】つまり、多段アンプの縦列接続方向に対し
て、上記図１２のようにＶＣＣバンプとＧＮＤバンプと
が交互に一直線上に配置される。このような直線的に並
べられたＶＣＣバンプとＧＮＤバンプの左右には、それ
とは異なるＧＮＤバンプとＶＣＣバンプが対称的に設け
られる。この結果、３列のＦＣＢは互いに隣接するもの
が異なるようマトリックス状に配置される。

【００３９】上記のようなＦＣＢの配列に対応して、初
段回路（同図において最下位側に示されている増幅回
路）から説明すると、中央のＶＣＣバンプには、差動の
入力トランジスタに対応して設けられる定電流源トラン
ジスタ、エミッタフォロワ用の定電流源トランジスタ、
及び次段の差動の入力トランジスタに対応して設けられ
る定電流源トランジスタが接続され、これらに対して共
通にＶＣＣ電圧を供給する。上記初段回路を中心とし
て、その左右にＧＮＤバンプ１３が配置されている。こ
の対称的に配置されたＧＮＤバンプ１３には、上記差動
入力トランジスタに対応したロード抵抗、及びエミッタ
フォロワトランジスタが接続される。このＧＮＤバンプ
１３から、上記ロード抵抗、及び上記エミッタフォロワ
トランジスタへ、共通に、ＧＮＤ電圧が供給される。

【００４０】第２段目回路では、上記のような初段回路
とは異なり、ＧＮＤバンプ１３が、エミッタフォロワト
ランジスタ間に設けられる。これに対応して差動の入力
トランジスタのロード抵抗、及びエミッタフォロワトラ
ンジスタが、それぞれ、上記ＧＮＤバンプ１３に接続さ
れている。そして、第２段目回路では、第２段目回路を
中心として、その左右に対称的に、ＶＣＣバンプ１４が
配置されており、上記エミッタフォロワ用の定電流源ト
ランジスタが、上記ＶＣＣバンプ１４に接続されるよう
配置されている。以下、第３段目の回路は上記初段回路
と同じくされ、第４段目は上記第２段目と同じくされ
る。このようにして、差動トランジスタのそのロード抵
抗の関係、エミッタフォロワトランジスタと定電流源ト
ランジスタとの関係を、それぞれに必要なＦＣＢの対応
して上記のような配置とすることにより、少ない数のＦ
ＣＢにより回路を効率よくレイアウトすることができ
る。

【００４１】上記定電流源（電流源）トランジスタは、
抵抗で構成してもよい。また、この電流源をトランジス
タで構成する場合、そのベースに供給されるバイアス電
圧を形成する回路は、同図において右又は（及び）左に
配置されているＶＣＣバンプ（１４）とＧＮＤバンプ
（１３）との間に配置するようにしても良いし、別のバ
ンプ電極を設け、そこから該バイアス電圧を供給する様
にしてもよい。勿論、そのベース電極を当該トランジス
タのエミッタ電極に接続するようにしてもよい。また、
図１３に示した回路は、バイポーラトランジスタで構成
したものでなく、ＦＥＴで構成してもよい。

【００４２】図１３に示されているレイアウトについて
のみ、更に詳しく説明する。半導体基板内の領域１００
は、仮想な線（仮想線）１０１によって、２つの領域１
０４と１０５に分けられている。同図から理解されるよ
うに、この仮想線１０１を中心として、領域１０４にお
ける素子の配置と領域１０５における素子の配置とは対
称的にされている。

【００４３】初段回路について説明する。仮想線１０１
が通過する領域にＶＣＣバンプ１４が形成されており、
仮想線１０１に対して直交する仮想線１０２（上記ＶＣ
Ｃバンプ１４が形成されている領域を通過する）が通過
する領域であって、上記一方の領域１０４内の領域にＧ
ＮＤバンプ１３が形成されている。このＧＮＤバンプ１
３とＶＣＣバンプ１４との間に、１個のエミッタフォロ
ワトランジスタとそれに対応する１個の電流源を形成す
る領域が配置されており、差動増幅回路のロード抵抗を
形成する領域が上記ＧＮＤバンプ１３の領域に接して配
置されている。

【００４４】上記他方の領域１０５においては、上記仮
想線１０１を中心として、上記ＧＮＤバンプ１３の領域
に対して対称の位置に、ＧＮＤバンプ１３を形成するた
めの領域が配置され、上記１個のエミッタフォロワトラ
ンジスタとそれに対応する１個の電流源を形成する領域
に対して対称の位置に、別の１個のエミッタフォロワト
ランジスタとそれに対応する１個の電流源を形成する領
域が配置されている。差動増幅回路のロード抵抗を形成
する領域も、上記仮想線１０１を中心として、領域１０
４内における位置と対称の位置（領域１０５内）に設け
られてい。また、仮想線１０１が通過する領域に、上記
初段増幅回路内の差動増幅回路の入力トランジスタと電
流源が形成されている。

【００４５】次段増幅回路内の差動増幅回路（入力トラ
ンジスタと電流源とロード抵抗）は、上記仮想線１０１
が通過する領域であって、上記ＶＣＣバンプ１４を挟ん
で、上記初段の差動増幅回路とは反対側の領域に形成さ
れている。

【００４６】この次段の差動増幅回路のロード抵抗とこ
の次段の出力用エミッタォロワトランジスタとにＧＮＤ
電位を供給することが出来るように、ＧＮＤバンプ１３
を形成する領域が、設けられている。この領域は、上記
仮想線１０１が通過する領域であって、上記次段の差動
増幅回路を挟んで、上記ＶＣＣバンプ１４とは反対の位
置に設けられた領域である。このＧＮＤバンプ１３が形
成されている領域を通過し、上記仮想線１０１と直交す
る仮想線１０３が通過する領域（領域１０４内）にＶＣ
Ｃバンプ１４が形成され、このＶＣＣバンプ１４の領域
と上記ＧＮＤバンプ１３の領域との間に、エミッタフォ
ロワトランジスタと電流源とを形成する領域が設けられ
ている。

【００４７】上記仮想線１０１を中心として、領域１０
５には、上記領域１０４内のＶＣＣバンプ１４と対称の
位置に、ＶＣＣバンプ１４を形成する領域が配置され、
このＶＣＣバンプ１４とＧＮＤバンプ１３との間に、エ
ミッタフォロワトランジスタと電流源とを形成する領域
が設けられている。３段目増幅回路は、上記初段増幅回
路とを同様な配置にされており、４段目増幅回路は、次
段増幅回路と同様な配置にされている。

【００４８】図１４には、この発明が適用される光伝送
モジュールの一実施例のブロック図が示されている。こ
の実施例では、光送信モジュールと光受信モジュールと
が示されている。光ケーブルが長くなると、同じ構成の
光受信モジュールと光送信モジュールが組み合わされて
中継増幅器として光ケーブルの途中に挿入される。この
ような中継器では、いうまでもないが入力側が光受信モ
ジュールとされ、出力側が光送信モジュールとされる。

【００４９】上記光受信用モジュールは、信号増幅用Ｉ
Ｃとして前置増幅器、利得可変増幅器、主増幅器が構成
される。これらの増幅用ＩＣは、前記実施例のような超
高周波半導体集積回路装置が用いられる。タイミングク
ロック抽出用ＩＣとして全波整流器、リミット増幅器が
使われている。そして、上記光受信用モジュールには、
上記増幅された信号と抽出されたクロック信号から元の
ディジタル信号を識別再生する識別ＩＣが設けられてい
る。上記のようなクロック抽出用ＩＣ及び識別ＩＣにお
いても、必要に応じて適宜に前記実施例のような差動増
幅回路が用いられる。光送信モジュールは、ＬＤ（レー
ザーダイオード）モジュールと、その駆動回路、光出力
制御及び温度制御の各回路から構成される。

【００５０】上記前置増幅器は、ＡＰＤ（Avalanche Ph
otodiode) からの電流信号を電圧信号に変換するトラン
スインピーダンス型である。上記ＬＤ駆動ＩＣは、リン
ギングの抑圧のために寄生素子を低減させる必要があ
る。半導体集積回路装置のパッケージでの寄生インダク
タンスを低減させるために、かかるＬＤ駆動ＩＣにおい
もＦＣＢを用いるようにすることが望ましい。このよう
なＦＣＢを用いることにより、ボンディングワイヤを用
いた場合に比べて寄生インダクタンスを大幅に低減でき
るからである。

【００５１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）電源電圧及び回路の基準電位がそれぞれ与えら
れるべきところの、回路素子の端子に隣接してＦＣＢを
配置することにより、回路信号線と上記電源電圧線又回
路の基準電位線とを幾何学的に分離することができる。
従って、このような簡単な構成により、信号線と電源線
との間で形成されてしまう寄生容量を減らすことが出来
るとともに、回路素子の端子と電源（電源電圧又は回路
の基準電圧）との間に形成されてしまう寄生インダクタ
ンス成分を大幅に低減できる。これにより、半導体集積
回路装置は、より高い超高周波信号まで扱うようにする
ことができるという効果が得られる。

【００５２】（２）電源電圧及び回路の基準電位がそ
れぞれ与えられるべきところの、回路素子の端子に隣接
してＦＣＢを配置することにより、信号レベル、それ自
身が小さな入力信号線を除く信号線と上記電源電圧線又
は回路の基準電位線とを幾何学的に分離するすることが
できる。信号レベルが小さい信号を伝達する信号線は、
その配線幅を小さくすることができる。そのため、この
ような簡単な構成により、信号線と電源線との間で形成
されてしまう寄生容量を小さくすることができるので、
高い超高周波信号を扱うようにすることができるという
効果が得られる。

【００５３】（３）上記回路素子は、ＭＩＭ容量を内
蔵させることにより、動作の安定化が可能になるという
効果が得られる。

【００５４】（４）化合物ＦＥＴにより構成された素
子を用いて、複数の差動増幅回路が縦列形態に接続して
多段アンプを構成することにより、上記ＦＣＢを用いる
ことより、超高周波数までの増幅動作を行わせることが
できるという効果が得られる。

【００５５】（５）相補的な関係に有る入力信号を受
け、これに対応した相補的な関係に有る出力信号を形成
する差動増幅回路において、相補的な関係に有る入力信
号の内の一方を受け、この受けた入力信号に従って、相
補的な関係を有する出力信号の内の一方を形成するため
の第１の回路素子（群）と、相補的な関係を有する入力
信号の内の他方を受け、この受けた入力信号に従って、
相補的な関係に有する出力信号の内の他方を形成するた
めの第２の回路素子とを、対称的な関係に配置させるこ
とにより、第１の回路素子と第２の回路素子との間で、
信号遅延や負荷を等しくさせることができるという効果
が得られる。

【００５６】（６）上記差動増幅回路を複数個、縦列
形態に接続させて多段アンプを構成するとともに、上記
電源電圧及び回路の基準電位を与えるＦＣＢは、直線状
に設定された信号伝達方向に対して互いに隣接するもの
が異なるようにマトリッス状に配置し、かかるマトリッ
クス配置されたＦＣＢに対応して上記多段アンプを構成
する回路素子のレイアウトを設定することにより、ＦＣ
Ｂの数を減らして効率のよいレイアウトを行うようにす
ることができるという効果が得られる。

【００５７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、差動
増幅回路の構成は、種々の実施例形態を採ることができ
る。パッケージの配線層を利用してＭＩＭ容量を構成
し、高周波数での電源配線を低インピーダンスに保つも
のであってもよい。各回路素子のレイアウトそのものの
構成は、上記のようなＦＣＢの配置に合わせて種々の実
施形態を採ることができるものである。この発明は、上
記光伝送のもの他、各種の超高周波半導体集積回路装置
に広く利用することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源電圧及び回路の基準電
位がそれぞれ与えられるべきところの、回路素子の端子
に隣接してＦＣＢを配置し、回路信号線と上記電源電圧
線又は回路の基準電位線とを幾何学的に分離する。この
ような簡単な構成により、信号線と電源線との間で寄生
容量を減らすことができるとともに、回路素子と電源電
圧又は回路の基準電圧との間に形成されてしまう寄生イ
ンダクタンス成分を大幅に低減できるので、より高い超
高周波信号を扱うようにすることができる。

【００５９】電源電圧及び回路の基準電位がそれぞれ与
えられるべきところの、回路素子の端子に隣接してＦＣ
Ｂを配置し、信号レベルが自身が小さな入力信号線を除
く信号線と上記電源電圧線又回路の基準電位線とを幾何
学的に分離する。このような簡単な構成により、信号線
と電源線との間に形成されてしまう寄生容量を大幅に低
減できるからより高い超高周波信号を扱うようにするこ
とができる。

【００６０】上記回路素子は、ＭＩＭ容量を内蔵させる
ことにより、動作の安定化が可能になる。

【００６１】化合物ＦＥＴにより構成された素子を用い
て複数の差動増幅回路が縦列形態に接続して多段アンプ
を構成することにより、上記ＦＣＢを用いることよる超
高周波数までの増幅動作を行わせることができる。

【００６２】上記差動増幅回路として入力及び出力に対
して回路素子を対称的に配置させることにより、信号遅
延や負荷を等しくさせることができる。

【００６３】上記差動増幅回路を複数個、縦列形態に接
続して、多段アンプを構成するとともに、上記電源電圧
及び回路の基準電位を与えるＦＣＢは、直線状に設定さ
れた信号伝達方向に対して互いに隣接するものが異なる
ようにマトリッス状に配置し、かかるマトリックス配置
されたＦＣＢに対応して上記多段アンプを構成する回路
素子のレイアウトを設定することにより、ＦＣＢの数を
減らして効率のよいレイアウトを行うようにすることが
できる。

【図面の簡単な説明】

【図１】この発明に係る超高周波多段アンプの一実施例
を示す概略レイアウト図である。

【図２】この発明に用いられるコプレーナ配線を説明す
るための断面図である。

【図３】この発明に用いられるＭＩＭ容量の一実施例を
示す断面図である。

【図４】この発明に係る多段アンプを説明するための等
価回路図である。

【図５】従来の多段アンプにおける段間の配線交差容量
と帯域との関係を示す特性図である。

【図６】この発明に係る差動増幅回路の一実施例を示す
回路図である。

【図７】この発明に係る半導体集積回路装置の一実施例
を示す概略断面図である。

【図８】この発明に係る差動増幅回路の一実施例を示す
レイアウト図である。

【図９】この発明に係る半導体集積回路装置の全体の概
略レイアウト図である。

【図１０】この発明に用いられＦＣＢを説明するための
概略断面図である。

【図１１】この発明に係る超高周波半導体集積回路装置
に用いられる整合回路の一実施例を示す回路図である。

【図１２】この発明に係る差動増幅回路の他の一実施例
を示す概略レイアウト図である。

【図１３】この発明に係る多段アンプの一実施例を示す
概略レイアウト図である。

【図１４】この発明が適用される光伝送モジュールの一
実施例を示すブロック図である。

【図１５】上記図８に示されているレイアウトを説明す
るための図である。

【符号の説明】

１…ＧＮＤ線、２…ＭＩＭ容量、３…整合回路、４…差
動回路、５…ソースフォロワ、６，７…ＭＩＭ容量、８
…信号線、Ｑ１〜Ｑ１０…化合物ＦＥＴ、Ｒ１〜Ｒ７…
抵抗、Ｃ１，Ｃ２…キャパシタ、１１…入力信号線、１
２…出力信号線、１３…ＧＮＤバンプ、１４…ＶＣＣバ
ンプ、１００…半導体領域、１０１…第１仮想線、１０
２…第２仮想線、１０３…第３仮想線、１０４，１０５
…領域、２００，２０１…半導体領域、２０２…仮想
線、２０３…第２の仮想線、２０４…内部回路領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｆ 3/45 (72)発明者上野聡東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】一対の相補入力信号を受け、上記一対の
相補入力信号に従った一対の相補出力信号を形成する増
幅回路が形成される半導体領域を含む半導体集積回路装
置において、上記半導体領域は、仮想線により２つの領域に分割さ
れ、上記分割された領域の内の一方の領域は、上記一対の相補入力信号の内の一方の入力信号が供給さ
れる入力電極と、第１電極と、第２電極とを有する第１
の差動トランジスタが形成される第１の領域；上記第１
の領域に近接し、所定の第１の電圧が供給される第１電
極と、上記第１の差動トランジスタの第１電極に結合さ
れる第２電極と、入力電極とを有し、所定のバイアス電
圧を上記入力電極に受けることにより定電流を形成する
第１の定電流トランジスタが形成される第２領域；上記
第１領域に近接し、上記第１の差動トランジスタの第２
電極と所定の第２の電圧との間に結合される第１の負荷
回路が形成される第３領域；上記第２の領域に近接し、
上記所定の第１の電圧が印加される第１のバンプ電極が
形成される第４の領域；及び上記第２の領域と上記第４
の領域に接し、上記所定の第１の電圧を上記第１のバン
プ電極から上記第１の定電流トランジスタの第１電極へ
供給する配線が形成される第５の領域を含み、上記分割された領域の内の他方の領域は、上記仮想線を中心として、上記第１の領域とは対称的な
位置に形成される領域であって、上記一対の相補入力信
号の内の他方の入力信号が供給される入力電圧と、第１
電極と、第２電極とを有する第２の差動トランジスタが
形成される第６の領域；上記仮想線を中心として、上記
第２の領域とは対称的な位置に形成される領域であっ
て、上記第６の領域に近接し、上記所定の第１の電圧が
供給される第１電極と、上記第２の差動トランジスタの
第１電極に結合される第２電極と、入力電極とを有し、
上記所定のバイアス電圧を上記入力電極に受けることに
より定電流を形成する第２の定電流トランジスタが形成
される第７領域；上記仮想線を中心として、上記第３の
領域とは対称的な位置に形成される領域であって、上記
第６の領域に近接し、上記第２の差動トランジスタの第
２電極と上記所定の第２の電圧との間に結合される第２
の負荷回路が形成される第８領域；上記仮想線を中心と
して、上記第４の領域とは対称的な位置に形成される領
域であって、上記第７の領域に近接し、上記所定の第１
の電圧が印加される第２のバンプ電極が形成される第９
の領域；及び上記第７の領域と上記第９の領域に接し、
上記所定の第１の電圧を上記第２のバンプ電極から上記
第２の定電流トランジスタの第１電極へ供給する配線が
形成される第１０の領域を含み、上記半導体領域は、上記仮想線上の領域であって、上記
所定の第２の電圧が供給され、上記所定の第２の電圧を
上記第１の負荷回路と上記第２の負荷回路へ供給する第
３のバンプ電極が形成される第１１の領域を含むことを
特徴とする半導体集積回路装置。
【請求項２】請求項１の半導体集積回路装置は、更
に、上記第１１の領域を通り、上記仮想線と直交する第２の
仮想線上であって、上記分割された一方の領域に形成さ
れる領域であって、上記第２の電圧が供給される第４の
バンプ電極が形成される第１２の領域；上記仮想線を中
心として、上記分割された他方の領域内であって、上記
第１２の領域とは対称的な位置に形成され、上記第２の
電圧が供給される第５のバンプ電極が形成される第１３
の領域；上記第４の領域と、上記第１２の領域との間の
領域であって、上記第１のバンプ電極と上記第４のバン
プ電極とに結合され、上記所定のバイアス電圧を形成す
る第１のバイアス回路が形成される第１４の領域；及び
上記第９の領域と、上記第１３の領域との間の領域であ
って、上記第２のバンプ電極と上記第５のバンプ電極と
に結合され、上記所定のバイアス電圧を形成する第２の
バイアス回路が形成される第１５の領域を含むことを特
徴とする半導体集積回路装置。
【請求項３】請求項２の半導体集積回路装置は、更
に、上記第５の領域と交差し、上記第１の差動トランジスタ
の入力電極へ上記一方の入力信号を伝えるための配線が
形成される第１６の領域；及び上記第１０の領域と交差
し、上記第２の差動トランジスタの入力電極へ上記他方
の入力信号を伝えるための配線が形成される第１７の領
域を含むことを特徴とする半導体集積回路装置。
【請求項４】請求項３の半導体集積回路装置は、更
に、上記第１６の領域と交差し、上記所定のバイアス電圧を
上記第１のバイアス回路から上記第１の定電流トランジ
スタの入力電極へ伝えるための配線が形成される第１８
の領域；及び上記第１７の領域と交差し、上記所定のバ
イアス電圧を上記第２のバイアス回路から上記第２の定
電流トランジスタの入力電極へ伝えるための配線が形成
される第１９の領域を含むことを特徴とする半導体集積
回路装置。
【請求項５】請求項４の半導体集積回路装置は、更
に、上記所定の第１の電圧を供給する第１電源配線と、上記
所定の第２の電圧を供給する第２電源配線とが設けられ
たパッケージ；及び上記第１電源配線、上記第２電源配
線と、上記第１のバンプ電極、第２のバンプ電極、第３
のバンプ電極、第４のバンプ電極及び第５のバンプ電極
とを接続する複数のバンプを含むことを特徴とする半導
体集積回路装置。
【請求項６】請求項１の半導体集積回路装置は、更
に、上記第５の領域と交差し、上記第１の差動トランジスタ
の入力電極へ上記一方の入力信号を伝えるための配線が
形成される第１６の領域；及び上記第１０の領域と交差
し、上記第２の差動トランジスタの入力電極へ上記他方
の入力信号を伝えるための配線が形成される第１７の領
域を含むことを特徴とする半導体集積回路装置。
【請求項７】請求項６の半導体集積回路装置は、更
に、上記第１６の領域と交差し、上記所定のバイアス電圧を
上記第１の定電流トランジスタの入力電極へ伝えるため
の配線が形成される第１８の領域；及び上記第１７の領
域と交差し、上記所定のバイアス電圧を上記第２の定電
流トランジスタの入力電極へ伝えるための配線が形成さ
れる第１９の領域を含むことを特徴とする半導体集積回
路装置。
【請求項８】請求項７の半導体集積回路装置は、更
に、上記所定の第１の電圧を供給する第１電源配線と、上記
所定の第２の電圧を供給する第２電源配線とが設けられ
たパッケージ；及び上記第１電源配線、上記第２電源配
線と、上記第１のバンプ電極、第２のバンプ電極、第３
のバンプ電極、第４のバンプ電極及び第５のバンプ電極
とを接続する複数のバンプを含むことを特徴とする半導
体集積回路装置。
【請求項９】半導体集積回路装置は、第１の仮想線に
よって分割された第１の半導体領域と第２の半導体領域
とを有し、上記第１の仮想線上に形成され、所定の第１の電圧が供
給される第１のバンプ電極；上記第１のバンプ電極を通
り、上記第１の仮想線と直交する第２の仮想線上であっ
て、上記第１の半導体領域に形成され、所定の第２の電
圧が供給される第２のバンプ電極；上記第１のバンプ電
極と、第２のバンプ電極との間に配置される第１のエミ
ッタフォロワ回路；上記第２の半導体領域内であって、
上記第１の仮想線を中心として、上記第２のバンプ電極
とは、対称的な位置に形成され、上記所定の第２の電圧
が供給される第３のバンプ電極；上記第３のバンプ電極
と、上記第１のバンプ電極との間に配置される第２のエ
ミッタフォロワ回路；上記第１の仮想線上に形成され、
相補信号を受け、該相補信号に従った信号を上記第１の
エミッタフォロワ回路と第２のエミッタフォロワ回路へ
供給する第１の入力回路；上記第１の仮想線上であっ
て、上記第１のバンプ電極を中心として、上記第１入力
回路とは反対側に配置され、上記第２の電圧が供給され
る第４のバンプ電極；上記第１のバンプ電極と第４のバ
ンプ電極との間に配置され、上記第１のエミッタフォロ
ワ回路と上記第２のエミッタフォロワ回路からの出力を
受ける第２の入力回路；上記第４のバンプ電極を通り、
上記第１の仮想線と直交する第３の仮想線上であって、
上記第１の半導体領域に形成され、上記第１電圧が供給
される第５のバンプ電極；上記第４のバンプ電極と第５
のバンプ電極との間に配置され、上記第２の入力回路か
らの出力を受ける第３のエミッタフォロワ回路；上記第
２の半導体領域内であって、上記第１の仮想線を中心と
して、上記第５のバンプ電極とは対称的な位置に配置さ
れ、上記第１の電圧が供給される第６のバンプ電極；及
び上記第４のバンプ電極と上記第６のバンプ電極との間
に配置され、上記第２の入力回路からの出力を受ける第
４のエミッタフォロワ回路を含むことを特徴とする半導
体集積回路装置。
【請求項１０】請求項９の半導体集積回路装置におい
て、上記第１の入力回路は、上記相補信号を受ける一対の差
動トランジスタと、上記一対の差動トランジスタと上記
第１のバンプ電極との間に結合された電流源トランジス
タと、上記一対の差動トランジスタの内の一方の差動ト
ランジスタと上記第２のバンプ電極との間に結合された
負荷回路と、上記一対の差動トランジスタの内の他方の
差動トランジスタと上記第３のバンプ電極との間に結合
されり負荷回路とを含み、上記第１のエミッタフォロワ回路は、上記第２のバンプ
電極に結合されたエミッタフォロワ用トランジスタと、
上記第１のバンプ電極と上記エミッタフォロワ用トラン
ジスタとの間に結合された電流源トランジスタとを含
み、上記第２のエミッタフォロワ回路は、上記第３のバンプ
電極に結合されたエミッタフォロワ用トランジスタと、
上記第１のバンプ電極と上記エミッタフォロワ用トラン
ジスタとの間に結合された電流源トランジスタとを含
み、上記第２の入力回路は、上記相補信号を受ける一対の差
動トランジスタと、上記一対の差動トランジスタと上記
第１のバンプ電極との間に結合された電流源トランジス
タと、上記一対の差動トランジスタの内の一方の差動ト
ランジスタと上記第４のバンプ電極との間に結合された
負荷回路と、上記一対の差動トランジスタの内の他方の
差動トランジスタと上記第４のバンプ電極との間に結合
された負荷回路とを含み、上記第３のエミッタフォロワ回路は、上記第４のバンプ
電極に結合されたエミッタフォロワ用トランジスタと、
上記第５のバンプ電極と上記エミッタフォロワ用トラン
ジスタとの間に結合された電流源トランジスタとを含
み、上記第４のエミッタフォロワ回路は、上記第４のバンプ
電極に結合されたエミッタフォロワ用トランジスタと、
上記第６のバンプ電極と上記エミッタフォロワ用トラン
ジスタとの間に結合された電流源トランジスタとを含む
ことを特徴とする半導体集積回路装置。
【請求項１１】請求項１０の半導体集積回路装置は、
更に、上記第１の電圧を供給する第１電源配線と、上記第２の
電圧を供給する第２電源配線とが設けられたパッケー
ジ；及び上記第１電源配線、上記第２電源配線と、上記
第１のバンプ電極、第２のバンプ電極、第３のバンプ電
極、第４のバンプ電極、第５のバンプ電極及び第６のバ
ンプ電極とを接続する複数のバンプを含むことを特徴と
する半導体集積回路装置。
【請求項１２】電源電圧及び回路の基準電位がそれぞ
れ与えられる回路素子の端子に隣接して配置されたＦＣ
Ｂを有し、回路信号線と上記電源電圧を伝える電源電圧
線又は回路の基準電位を伝える基準電位線とが幾何学的
に分離されてなることを特徴とする半導体集積回路装
置。
【請求項１３】請求項２の半導体集積回路装置におい
て、上記回路信号線の内、その信号レベルが小さな入力信号
線を除く信号線と上記電源電圧を伝える電源電圧線又は
回路の基準電位を伝える基準電位線とが幾何学的に分離
されることを特徴とする半導体集積回路装置。
【請求項１４】請求項１３の半導体集積回路装置にお
いて、上記回路素子は、ＭＩＭ容量を含むことを特徴とする半
導体集積回路装置。
【請求項１５】請求項１２の半導体集積回路装置にお
いて、上記回路素子は、化合物ＦＥＴにより構成された複数の
差動増幅回路が縦列形態に接続されてなる多段アンプを
構成するものであることを特徴とする半導体集積回路装
置。
【請求項１６】請求項１５の半導体集積回路装置にお
いて、上記差動増幅回路に含まれる回路素子は、入力及び出力
に対して対称的に配置されることを特徴とする半導体集
積回路装置。
【請求項１７】請求項１５の半導体集積回路装置にお
いて、上記差動増幅回路は、複数の回路が縦列形態に接続され
た多段アンプを構成し、上記電源電圧及び回路の基準電
位を与えるＦＣＢは、直線状に設定された信号伝達方向
に対して互いに隣接するものが異なるようにマトリック
ス状に配置され、かかるマトリックス配置されたＦＣＢ
に対応して多段アンプを構成する回路素子のレイアウト
が設定されることを特徴とする半導体集積回路装置。
【請求項１８】所定の半導体領域を有する半導体集積
回路装置において、上記所定の半導体領域は、仮想線により２つの領域に分
割され、上記分割された領域の内の一方の領域は、所定の第１の
電圧が印加される第１のバンプ電極が形成される第１の
領域を有し、上記分割された領域の内の他方の領域は、上記仮想線を
中心として、上記第１の領域とは対称的な位置に、上記
所定の第１の電圧が印加される第２のバンプ電極が形成
される第２の領域を有し、上記仮想線上が通る領域であって、所定の第２の電圧を
受ける第３のバンプ電極が形成される第３の領域；及び
上記仮想線上が通る領域であって、上記第１のバンプ電
極、第２のバンプ電極及び第３のバンプ電極に結合され
た回路が形成される第４の領域を含むことを特徴とする
半導体集積回路装置。
【請求項１９】請求項１８の半導体集積回路装置は、
更に、上記一方の領域内であって、上記第３のバンプ電極を通
り、上記仮想線と直交する第２の仮想線が通り、上記所
定の第２の電圧が供給される第４のバンプ電極が形成さ
れる第５の領域；上記他方の領域内であって、上記仮想
線を中心として、上記第５の領域とは対称的な位置に配
置され、上記所定の第２の電圧が供給される第５のバン
プ電極が形成される第６の領域；上記第１の領域と第５
の領域との間であって、上記第１のバンプ電極と上記第
４のバンプ電極とに結合されたバイアス回路が形成され
る第７の領域；及び上記第２の領域と第６の領域との間
であって、上記第２のバンプ電極と上記第５のバンプ電
極とに結合されたバイアス回路が形成される第８の領域
を含むことを特徴とする半導体集積回路装置。
【請求項２０】一対の差動トランジスタと、上記一対の差動トランジスタのそれぞれに、入力信号を
供給するための一対の入力信号配線層と、上記一対の差動トランジスタと第１の電圧との間に接続
される一対の負荷素子と、上記一対の差動トランジスタと第２の電圧との間に接続
される電流源と、上記一対の差動トランジスタから出力信号が与えられる
一対の出力信号配線層と、上記一対の入力信号配線層の間に配置され、上記第２の
電圧を供給するように、上記電流源に接続された第１の
電源バンプと、上記一対の負荷素子間に配置され、上記第１の電圧を供
給するように、上記一対の負荷素子に接続された第２の
電源バンプとを含むことを特徴とする半導体集積回路装
置。