JP2007517410A - パターン回路およびその製造方法 - Google Patents
パターン回路およびその製造方法 Download PDFInfo
- Publication number
- JP2007517410A JP2007517410A JP2006547459A JP2006547459A JP2007517410A JP 2007517410 A JP2007517410 A JP 2007517410A JP 2006547459 A JP2006547459 A JP 2006547459A JP 2006547459 A JP2006547459 A JP 2006547459A JP 2007517410 A JP2007517410 A JP 2007517410A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- layer
- cavity
- conductive material
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0574—Stacked resist layers used for different processes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
- H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
- H05K3/182—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
- H05K3/184—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
- Y10T29/49224—Contact or terminal manufacturing with coating
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
正確に位置合わせした隆起特徴部を有するパターン回路を提供する。フォトレジストオンフォトレジストパターニングを用いた回路製造方法についても提供する。
Description
本発明は、基板上のパターン回路特徴部およびパターン回路の製造方法に関する。
銅をエッチングした厚膜回路パターン、またはポリマー膜ベースにポリマーを印刷した厚膜回路パターンを、フレキシブル回路またはフレキシブルプリント配線基板と称することがある。フレキシブル回路は一般に、誘電体材料層等のベース基板の上に支持された、導電性の配線パターンを含む。もともとは、配線用ハーネスの代わりに用いるために設計されたものであるが、フレキシブル回路は往々にして、現在の、最先端の電子アセンブリに必要とされる小型化および動作のための唯一のソリューションである。フレキシブル回路は、微細なピッチの配線、複雑な回路設計および可撓性等の属性を呈している。薄く、軽量で、複雑な装置に理想的であるので、フレキシブル回路設計によるソリューションは、片面導電性経路から、複雑な、多層3次元パッケージにわたっている。電子装置、医療機器、ハードディスクドライブサスペンション、インクジェットプリンタペンおよびタッチセンサまたはフィンガーセンサは、フレキシブル回路の一般的な用途である。
多層配線モジュールは、半導体業界で広く用いられており、機械的に集積回路チップを支持して、チップをプリント配線に電気的に接続する。配線モジュールは、シングルチップまたは複数のチップを支持するように構成することができ、通常は、SCM(シングルチップモジュール)またはMCM(マルチチップモジュール)という名称により、識別される。
配線モジュールは、プリント配線に備えられる、信号線、電力線および他の部品に、集積回路チップを電気的に接続する働きをする配線を提供する。特に、配線モジュールは、チップに高密度に搭載した入力および出力(I/O)をプリント配線基板上の対応するI/Oに再配分する配線を提供する。電気的配線の他に、配線モジュールは通常、チップをプリント配線基板に機械的に接続する働きをして、放熱および環境からの保護といった他の機能を行うこともできる。
本発明の一態様は、基板を提供するステップと、フォトレジストの第1のパターン層を前記基板上に作製するステップと、導電性材料を、フォトレジストが形成したパターンでフォトレジスト層の厚さより薄い厚さに成膜するステップと、導電性材料の少なくとも一部分を露光するように、フォトレジストの第2のパターン層をフォトレジストの前記第1のパターン層と少なくとも部分的に重ねて作製するステップと、導電性材料の最も厚い部分の高さがフォトレジストの第1の層の高さを超えないように、追加の導電性材料を、フォトレジストの前記第1および第2の層で形成した前記パターンで成膜するステップと、を含む、方法を特徴とする。
本発明の別の態様は、基板を提供するステップと、未硬化のフォトレジスト層を前記基板に塗布するステップと、少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つの第1のキャビティを前記フォトレジスト内に形成するステップと、導電性材料を前記第1のキャビティ内に、フォトレジスト層の厚さより薄い厚さに成膜するステップと、第2の未硬化のフォトレジスト層を前記フォトレジストおよび導電性材料層に塗布するステップと、第2の部分が前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2の部分を除いて、パターンを前記フォトレジストに硬化するステップと、前記未硬化のフォトレジストを前記少なくとも1つの第2の部分から除去することにより、第2のキャビティが前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2のキャビティを前記フォトレジスト内に形成するステップと、導電性材料の最も厚い部分の高さがフォトレジスト材料の第1の層の高さを超えないで、導電性材料を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法を特徴とする。
本発明の別の態様は、第1の面および第2の金属コート面を有する誘電体膜を提供するステップと、未硬化のフォトレジスト層を前記誘電体膜の前記第2の金属コート面に塗布するステップと、少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つのキャビティを前記フォトレジスト内に形成するステップと、金属を前記第1のキャビティ内にフォトレジスト層の厚さより薄い厚さに成膜するステップと、第2の未硬化のフォトレジスト層を前記フォトレジストおよび金属層に塗布するステップと、第2の部分が前記少なくとも1つの第1のキャビティと部分的に重なっている、少なくとも1つの前記第2の部分を除いて、パターンを前記フォトレジストに硬化するステップと、前記未硬化のフォトレジストを前記少なくとも1つの第2の部分から除去することにより、第2のキャビティが前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2のキャビティを前記フォトレジストに形成するステップと、金属の最も厚い部分の全高さがフォトレジストの第1の層の高さを超えないで、金属を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法を特徴とする。
本発明の別の態様は、基板を提供するステップと、未硬化のネガフォトレジスト層を前記基板に塗布するステップと、少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つのキャビティを前記フォトレジスト内に形成するステップと、導電性材料を前記第1のキャビティ内にフォトレジスト層の厚さより薄い厚さに成膜するステップと、ポジフォトレジスト層を前記ネガフォトレジストおよび導電性材料層に塗布するステップと、第2の部分が前記少なくとも1つの第1のキャビティと部分的に重なっている、露光したポジフォトレジストパターンを少なくとも1つの前記第2の部分に形成するステップと、前記露光したポジフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つの前記第2のキャビティを前記フォトレジストに形成するステップと、構造の導電性材料の部分の最も高い部分の全厚さがフォトレジスト材料の第1の層の高さを超えないで、導電性材料を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法を特徴とする。
本発明の別の態様は、基板と、配線パターンを有する導電性層と、配線の一部分上の隆起特徴部(raised feature)であって、隆起特徴部の幅が隆起特徴部を配置する配線部分の幅と実質的に同じである、隆起特徴部と、を備える、物品を特徴とする。
本発明の別の態様は、基板と、配線パターンを有する導電性層と、配線の一部分上の隆起特徴部であって、同じかまたは異なる導電性材料の少なくとも2つの層を有し、2つの層のXおよびY寸法が実質的に同じであり、2つの層が実質的に縦方向に位置合わせされている、隆起特徴部と、を備える、物品を特徴とする。
本発明の少なくとも1つの実施形態の利点は、回路特徴部をパターニングする際に、フレキシブル回路を露光装置(phototool)に正確に位置合わせする必要性を除いたことである。
本発明の少なくとも1つの実施形態の別の利点は、より微細なピッチ配線上に回路特徴部を形成可能にすることである。
本発明の少なくとも1つの実施形態の別の利点は、重要でない方向に隆起回路特徴部を位置合わせするだけでよいことである。これにより、結合領域の特徴部の幅を最大にすることが可能になる。
本発明の少なくとも1つの実施形態の利点は、回路特徴部の特性寸法の50%以上の撮像位置決め誤差を許容できることである。
本発明の他の特徴および利点は、以下の図面、詳細な説明および特許請求の範囲から明らかになるであろう。
本発明の態様は、電子実装および配線用途のための、厚さを分化した回路特徴部を製造する追加の方法を含む。これらの方法では、2つの別々の回路めっきステップに関連して、2つの積層フォトレジスト層を増大することを含む追加のプロセス用いている。このプロセスは特に、多層金属層パッケージおよびフレキシブル回路上の微細ピッチ配線等の任意の回路構成に適用することができる。これには、ダイ接着バンプまたは回路の他の隆起特徴部が、高い配線密度と合わせて必要である。本発明の少なくとも1つの実施形態は、隆起特徴部と他の回路特徴部との良好な位置決めを提供する。
本発明の少なくとも1つの実施形態の重要な利点は、基板と露光装置とを正確に位置合わせして、微細なピッチの配線上の位置合わせした回路特徴部を撮像する必要がないことである。本発明の方法では、フォトレジストオンフォトレジスト(photoresist−on−photoresist)パターニングと凹部形成とを組み合わせて用いることにより、所望の多段構造を形成する。ネガフォトレジストタイプとして、湿式タイプまたは乾式タイプを用いることができる。本明細書で説明するプロセスでは、乾式タイプのネガフォトレジストおよび片面のみを導電性のコーティングを施した基板を用いるが、本明細書に記載の教示により、2層金属層回路に容易に拡張可能である。
従来の隆起回路特徴部形成プロセスでは、フォトリソグラフィプロセスおよびエッチングにより、誘電体膜上に回路配線を形成して、次に第2のフォトリソグラフィプロセスを用いて、これらの配線上に隆起回路特徴部を形成する。これには、すでに形成した配線と所望の回路特徴部の撮像とを正確に位置合わせすることが必要である。このプロセスは、位置合わせの許容誤差による制限が有り、装置の位置合わせ能力を超える微細なピッチの回路に適用することができない。この制約の他に、フォトレジスト材料は、回路特徴部を形成することになっている微細な開口部に必ずしも流入するわけではない。
ボールグリッドアレイ、フリップチップ配列および他の集積回路パッケージ(ICP)構成等の多数の電子実装構造、ならびに、ディスプレイパネル、プリント配線基板、または追加の回路層を製造するには、配線接続およびバイアパッド等の、他の比較的より薄い特徴部の間で、比較的厚い隆起回路特徴部を形成する能力が必要である。
通常の処理方法では、他の薄膜回路特徴部の間で比較的大きな「キャプチャパッド」を画定して電気めっきを行い、次に、キャプチャパッドをのぞくすべての特徴部をマスキングすることにより、これらの隆起特徴部を形成する。続いてこの上に、比較的小さな隆起コンタクトパッドを電気めっきする。より小さなコンタクトパッドを画定する第2の露光めっきステップの間に発生する、位置決め誤差を許容するように、キャプチャパッドは比較的大きなものである必要がある。最大位置決め誤差がδμmであると仮定すると、円形キャプチャパッドは、次の式から与えられる直径Dを有することが必要である。
d+2δ
式中、dはより小さな隆起コンタクトパッド特徴部の直径であり、より小さな特徴部を確実にキャプチャパッドに位置決めするようになっている。位置決め誤差の原因となるキャプチャパッドに必要な余分なスペースが、スペースの損失となり、この余分なスペースがなければ、回路配線および他の特徴部を配置することが可能である。
d+2δ
式中、dはより小さな隆起コンタクトパッド特徴部の直径であり、より小さな特徴部を確実にキャプチャパッドに位置決めするようになっている。位置決め誤差の原因となるキャプチャパッドに必要な余分なスペースが、スペースの損失となり、この余分なスペースがなければ、回路配線および他の特徴部を配置することが可能である。
しかしながら、ICP業界の動向では、より高い配線密度が重要視されている。本発明の処理方法の少なくとも1つの態様により、市場競争力のある有利な可能性を提供することができるのは、大きなキャプチャパッドを必要としない隆起回路特徴部を製造することができるからである。
本発明の一実施形態では、真空スパッタリング技術を用いて、誘電体基板に、クロム、ニッケルまたはこれらの合金のシード層を任意に積層することもできる。次に、ニッケル、銅、金、プラチナ、パラジウムまたはこれらの合金の薄膜層を、真空スパッタリング技術を用いて成膜して、約500nmまでの厚さの第1の導電性層を形成する。これに続いて、スズ、ニッケル、銅、金、プラチナ、パラジウムまたはこれらの合金等の導電性材料のめっきを行い、第1の導電性層の厚さを、全部で約1μmから約5μmの厚さに厚くする。このプロセスを、誘電体基板の片面または両面に行ってもよい。これらのステップに替えて、導電性材料層を片面または両面に積層した誘電体基板を用いてもよい。積層導電性層は通常、約1〜5μmの厚さである。いずれの場合でも、誘電体基板を、ポリエステル、ポリイミド、液晶ポリマー、ポリ塩化ビニル、アクリラートまたはポリオレフィン等の、約10μm〜約600μmの厚さのポリマー膜とすることもできる。適した厚さは、これらの例示の範囲に限定されないことに留意されたい。
標準の乾式または湿式積層技術を用いて、第1のネガフォトレジスト層を、導電性コーティングを有する誘電体基板の少なくとも片面に積層する。例えば、乾燥膜を用いてホットローラ積層を行ってもよいし、または乾燥膜を積層する前に水分を一体化した表面に加えてもよい。適した乾燥膜としては、マサチューセッツ州ウォーターベリー(Waterbury)のマクダーミッド社(MacDermid.Inc)からSF310として入手可能である。フォトレジストの厚さは、約1μm〜約50μmである。次に、マスクまたは露光装置を介して、紫外線または他の適した放射線でフォトレジストを露光することにより、レジストの露光した部分を架橋する。適したエネルギーレベルは、波長が約365nmで約50mJ/cm2〜約500mJ/cm2である。マスクは、導電性層特徴部、例えば、配線のネガ画像である。次に、フォトレジストの露光しない部分を、適した溶剤で現像する。例えば、水溶性レジストの場合は、希釈水溶液、例えば、0.5〜1.5%ナトリウムまたは炭酸カリウム水溶液を、露光しない部分を除去するまで塗布して、所望のパターンを得る。基板を水溶液に浸したり、または水溶液を基板にスプレイしたりすることにより、現像を行ってもよい。
次に、標準の電気めっきまたは無電解めっき法を用いて、導電性材料の他の層を、既存の導電性層の露光した部分に、フォトレジストの厚さより薄い厚さにめっきする。例えば、40μmの厚さの乾燥膜フォトレジストを用いる場合、追加の導電性層を、1〜5μmの第1の導電性層の上に約15μm〜約25μmの厚さにめっきする。
次に、標準の乾式または湿式積層技術を用いて、第2のフォトレジスト層を、金属コート誘電体基板の少なくとも片面に積層する。例えば、乾燥膜を用いてホットローラ積層を行ってもよいし、または乾燥膜を積層する前に水分を一体化した表面に加えてもよい。十分なフロー特性を有するフォトレジストを、予め形成したパターンに充填する。次に、マスクまたは露光装置を介して、紫外線または他の適した放射線でフォトレジストを露光することにより、レジストの露光した部分を架橋する。適したエネルギーレベルは、波長が約365nmで約50mJ/cm2〜約500mJ/cm2である。隆起特徴部の位置(例えば、ダイ接着または配線バンプ)についてはUV光に露光しないようにして、フォトレジスト層を露光してもよい。次に、フォトレジストの露光しない部分を、適した溶剤で現像する。通常、隆起特徴部の第2のフォトレジスト層内の開口部は、隆起特徴部の第1のフォトレジスト層に形成した開口部よりも大きい。第2のフォトレジスト層内のより大きな開口部により、隆起特徴部を構築する際の位置決め誤差をさらに許容することができる。ネガフォトレジストの代わりに、ポジレジストを用いてもよい。
あるいは、隆起特徴部を配置する領域の第2のレジスト層にチャネルを形成するように、第2のフォトレジスト層を撮像してもよい。チャネルを形成するための露光しないフォトレジストを除去することにより、隆起特徴部を所望する配線の一部分上に、矩形のキャビティを形成することになる。矩形キャビティ内の導電性材料をめっきすることにより、隆起特徴部を形成する。このプロセスでは、前のパラグラフで説明した代替例よりもゆるやかな位置合わせでよいのは、材料平面の2つの方向ではなく、一方向にフォトレジスト層を正確に位置合わせすればよいからである。
別の電気めっきステップを用いて、隆起特徴部の最大高さが第1のフォトレジスト層の高さを超えない隆起特徴部を形成する。このステップに適した導電性材料としては、スズ、ニッケル、銅、金、プラチナ、パラジウムまたはこれらの合金が挙げられる。
所望の場合には、回路を濃縮ベース浴でめっきして、架橋されたレジストで覆われていない誘電体基板部分をエッチングすることにより、基板を含む誘電体膜に特徴部をエッチングしてもよい。誘電体基板の露出している部分は、フォトレジスト層内の開口部により露光した基板の非金属化部分であってもよいし、または誘電体基板の非金属化面上にあってもよい。このエッチングステップでは、ポリマー膜のマスクしていない領域を、濃縮アルカリエッチング液に接触させることが必要である。米国特許第5,227,008号明細書および米国特許第6,403,211号明細書に記載されているように、ホールおよび関連ボイドを誘電体膜に導入するのに有効なアルカリエッチャントとしては、アルカリ金属水酸化物およびこれらのアミンとの混合物の水溶液が挙げられる。誘電体膜を制御しながら薄くしていくための時間要件は、ポリマー膜のタイプおよび厚さに依存する。50℃〜120℃に加熱したアルカリエッチャントを用いる膜エッチングでは通常、約10秒〜約20分の時間が必要である。
通常、次に、約20℃〜約80℃、好ましくは約20℃〜約60℃のアルカリ金属水酸化物の2〜5%水溶液中で、回路から全フォトレジストを除去する。続いて、第1の導電性層の露光した部分を、ミネソタ州メープルプレーン(Maple Plain)のエレクトロケミカルズ社(Electrochemicals Inc.)からパーマエッチ(PERMA−ETCH)という商品名で入手可能な硫酸過酸化水素エッチャント等のエッチャントでエッチングする。
本発明の一実施形態について、図1a〜1iにより説明する。図1aは、第1の導電性層110および厚い積層フォトレジスト層115を有する基板105を示す。図1bは、フォトレジスト層を放射線パターンで露光して、架橋部分120および非架橋部分125を形成した後の構造を示す。図1cは、フォトレジスト層の非架橋部分を現像して、第1の導電性層に所望の回路配線パターンを形成したパターン化マスクを形成した後の構造を示す。図1dは、連続電解めっき法を用いて、露光した第1の導電性層に第2の導電性層130を電気めっきにより成膜した構造を示す。電気めっき層の厚さはフォトレジスト層の厚さの数分の一で、通常約20%〜約75%である。図1eは、積層した第2のフォトレジスト層135を有する構造を示す。図1fは、第2のフォトレジスト層を放射線パターンで露光して、架橋部分140および非架橋部分145を形成した後の構造を示す。図1gは、第2のフォトレジスト層の非架橋部分を現像して、所望の隆起特徴部用のマスク、例えば、ダイ接着バンプを回路パターン上に形成した後の構造を示す。第1および第2のパターン化フォトレジスト層はともに、所望の隆起特徴部を画定する領域を形成する。これらは、電解めっき水溶液に接触可能である。図1hは、第2の連続電解めっきを、隆起特徴部を所望する領域150にのみ、導電性材料を成膜する、次のステップを示す。第1および第2の連続電解めっきの厚さの合計は、第1のフォトレジスト層の厚さを超えない。これにより、明確な対称形の隆起特徴部を形成する。隆起特徴部の幅は、回路配線または他の下部の回路特徴部(例えば、キャプチャパッド)の幅と同じである。図1iは、フォトレジスト層を除去して、第1の導電性層の露光した部分をエッチングした後の構造を示す。得られる物品は、隆起特徴部の占めるスペースの量ができるだけ小さく、これらを確実に機能させる、厚さが様々な回路である。本発明の方法では、フォトレジスト層を正確に位置合わせする必要がないので、撮像位置決め誤差が50%以上の特性寸法の回路特徴部を許容することができる。
本発明の別の実施形態について、図2a〜2eに示す。プロセスフローの主な態様について図示している。フラッシュめっき等の、周辺プロセスステップは図示していない。この実施形態では、隆起回路特徴部を、以下の方法をさらに用いて形成する。図2aは、初期構成を示す。これは、フォトレジストをコートする表面上に第1の導電性層(例えば、銅)(図示せず)を有する誘電体基板105(例えば、ポリイミド)に第1の感光性レジスト(フォトレジスト)115をコーティングすることにより、形成する。図2bは、第1のフォトレジスト層を次に放射線パターンで露光して架橋部分120を形成して、フォトレジストの非架橋部分を現像して(すなわち、剥離して)、所望の回路画像またはパターンを生成することを示している。図2cは、導電性材料を回路パターンに電解めっきする、次のステップを示す。めっきした導電性材料130を、フォトレジスト現像プロセスにより露光した第1の導電性層の部分上に成膜する。第2の導電性層の厚さは、第1のフォトレジスト層の厚さより薄い。図2dは、めっき後に第1のフォトレジスト層を除去せずに、第2のフォトレジスト層を構造にコートして、放射線パターンで露光して、架橋部分140を形成して、フォトレジストの非架橋部分を現像して、回路撮像(例えば、配線)の特徴部の前後軸に垂直に延びるチャネル特徴部を形成する、次のステップを示す。第1のフォトレジスト層のレベルまでは導電性材料をめっきしないようにしているので、第1のフォトレジスト層および第2のフォトレジストが形成するチャネルの側壁により、明確なキャビティ155を形成する。これらのキャビティは、回路特徴部(例えば、配線)の一部分に配置されている。次に、さらにめっきを施して、キャビティを第1のフォトレジスト層の高さまで導電性材料で充填する。第2のめっきステップを行った後で、フォトレジストを全て除去する。次に、図2eに示すように、第1の導電性層の露光した部分をエッチングして、隆起特徴部150を有する絶縁配線を残す。隆起特徴部の幅は、回路配線の幅と同じである。本発明による正確さにより、隆起特徴部を、周囲の回路構成に対して最小誤差で位置合わせすることができる。
フォトレジスト層に画定された開口部は、第2のフォトレジスト層を第1のフォトレジスト層に正確に位置合わせすることなく形成されることに留意されたい。本発明の方法により、微細なピッチの特徴部をX方向に設計することができ、粗いピッチの特徴部をY方向に設計することができる。第2の現像したフォトレジスト層により画定されたチャネルは、第1のフォトレジスト層内の回路パターンに正確に位置合わせする必要がない。これは、回路パターンは一般に、X方向に沿って延びているからである。チャネル撮像をY方向に正確に位置合わせする必要がないのは、チャネル撮像のピッチが粗いからである。
前述の説明では概ね、例えば、正方形および矩形といった、長さ寸法を有する隆起特徴部の形成について説明しているが、本発明の方法を、例えば、円形および楕円形といった、湾曲した寸法を有する隆起特徴部に用いることもできる。図3は、例えば、本発明の方法により形成した円形隆起特徴部を有する実際のフリップチップ回路を示す。図3に示す構造を形成するためには、直径が約100μmの円形パッドを終端部に有する配線のために、成膜して現像した第1のフォトレジスト層をパターン化した。導電性材料を電気めっきして、部分的にパターンに充填した後で、フォトレジストの第2の層を成膜して現像した。フォトレジストの第2の層のパターンは、直径が約150μmの連続した円形開口部を含む。円形開口部を、前のステップにより形成した円形パッド特徴部におおよそ重ねて配置した。導電性材料を再び電気めっきして、パッド特徴部の高さがおおよそ第1のフォトレジスト層の高さになるように形成した。次に、フォトレジスト層を除去して、隆起円形パッド特徴部を有する配線を残した。隆起パッド特徴部は、実質的に同じ直径を有する、2つの層の成膜した導電性材料を含み、実質的に縦方向に位置合わせされている。本発明の方法のこの実施形態により、第1のフォトレジスト層により、所望の隆起特徴部の直径を設定した。第2のフォトレジスト層内の開口部は、十分な正確さで円形特徴部と重ねて導電性材料を円形特徴部上にめっきするだけでなく、異なるパッドと接続する配線上にもめっきすることが可能である。
本発明について、以下の実施例により説明する。
本発明を実証するために、回路および隆起特徴部を有する物品を作製した。片面に3μmの銅を有する38μm厚さのポリイミド膜を基板として用いた。30μm厚さのフォトレジスト層を銅の上にコートした。フォトレジスト部分を放射線に露光して(架橋させ)、フォトレジストの非架橋部分を現像することにより、50μm配線パターンを形成した。次に、15μm厚さの銅層を、残余のフォトレジストの間で露光した銅部分上にめっきした。次に、30μm厚さの第2のフォトレジスト層を、この構造の上にコートした。フォトレジスト部分を放射線に露光して(架橋させ)、フォトレジストの非架橋部分を現像することにより、100μm幅のチャネルパターンを、第2のフォトレジスト層に形成した。次に、第1および第2のフォトレジスト層の残余の部分から形成した矩形開口部内に予めめっきした銅部分の上に、15μm厚さの第2の銅層をめっきした。フォトレジストを除去して、特定の領域に隆起特徴部を有する配線を露出した。次に、3μmの銅をエッチングして、基板上のもともとの銅コーティングを除去することにより、配線を分離する。
本発明の範囲および精神から逸脱することなく、本発明の各種の変更および代替について、当業者には明らかになるであろう。本発明は、本明細書で説明した実施形態に必要以上に限定されるものではないことを理解されたい。
Claims (20)
- 基板を提供するステップと、
フォトレジストの第1のパターン層を前記基板上に作製するステップと、
導電性材料を、前記フォトレジストが形成したパターンで前記フォトレジスト層の厚さより薄い厚さに成膜するステップと、
前記導電性材料の少なくとも一部分を露光するように、フォトレジストの第2のパターン層をフォトレジストの前記第1のパターン層と少なくとも部分的に重ねて作製するステップと、
前記導電性材料の最も厚い部分の高さがフォトレジストの前記第1の層の高さを超えないように、追加の導電性材料を、フォトレジストの前記第1および第2の層で形成した前記パターンで成膜するステップと、を含む、方法。 - 前記フォトレジストの少なくとも一部分を除去するステップをさらに含む、請求項1に記載の方法。
- 前記基板が、金属コート誘電体材料を備える、請求項1に記載の方法。
- 前記金属コーティングが5μmより薄い厚さである、請求項3に記載の方法。
- 前記第1の成膜した導電性材料の厚さが、第1のフォトレジスト層の厚さの約20%〜約75%である、請求項1に記載の方法。
- 前記第1のフォトレジスト層が、約40μmの厚さである、請求項1に記載の方法。
- 前記第1の成膜した導電性材料が、約15〜約25μmの厚さである、請求項6に記載の方法。
- 前記基板が誘電体材料であり、フォトレジストの前記第1のパターン層を作製する前に、導電性材料を前記誘電体材料に成膜する、請求項1に記載の方法。
- 前記誘電体材料上の前記導電性材料をスパッタリングにより成膜する、請求項8に記載の方法。
- 前記誘電体材料上の前記導電性材料を積層により成膜する、請求項8に記載の方法。
- 前記導電性材料を覆うフォトレジストを除去した後で、前記誘電体材料上の前記導電性材料の露光した部分を除去するステップをさらに含む、請求項8に記載の方法。
- 基板を提供するステップと、
未硬化のフォトレジスト層を前記基板に塗布するステップと、
少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、
前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つの第1のキャビティを前記フォトレジスト内に形成するステップと、
導電性材料を前記第1のキャビティ内に、前記フォトレジスト層の厚さより薄い厚さに成膜するステップと、
第2の未硬化のフォトレジスト層を前記フォトレジストおよび導電性材料層に塗布するステップと、
第2の部分が前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2の部分を除いて、パターンを前記フォトレジストに硬化するステップと、
前記未硬化のフォトレジストを前記少なくとも1つの第2の部分から除去することにより、第2のキャビティが前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2のキャビティを前記フォトレジスト内に形成するステップと、
導電性材料の最も厚い部分の高さがフォトレジスト材料の前記第1の層の高さを超えないで、導電性材料を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法。 - 第1の面および第2の金属コート面を有する誘電体膜を提供するステップと、
未硬化のフォトレジスト層を前記誘電体膜の前記第2の金属コート面に塗布するステップと、
少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、
前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つのキャビティを前記フォトレジスト内に形成するステップと、
金属を前記第1のキャビティ内にフォトレジスト層の厚さより薄い厚さに成膜するステップと、
第2の未硬化のフォトレジスト層を前記フォトレジストおよび金属層に塗布するステップと、
第2の部分が前記少なくとも1つの第1のキャビティと部分的に重なっている、少なくとも1つの前記第2の部分を除いて、パターンを前記フォトレジストに硬化するステップと、
前記未硬化のフォトレジストを前記少なくとも1つの第2の部分から除去することにより、第2のキャビティが前記少なくとも1つの第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2のキャビティを前記フォトレジストに形成するステップと、
金属の最も厚い部分の全高さがフォトレジストの前記第1の層の高さを超えないで、金属を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法。 - フォトレジストの少なくとも一部分を除去するステップと、
前記除去したフォトレジストで覆われていた前記部分の前記誘電体基板上の前記コートされた金属を除去するステップと、をさらに含む、請求項13に記載の方法。 - 基板を提供するステップと、
未硬化のネガフォトレジスト層を前記基板に塗布するステップと、
少なくとも一部分を除いて、パターンを前記フォトレジストに硬化するステップと、
前記未硬化のフォトレジストを前記少なくとも一部分から除去することにより、少なくとも1つのキャビティを前記フォトレジスト内に形成するステップと、
導電性材料を前記第1のキャビティ内に前記フォトレジスト層の厚さより薄い厚さに成膜するステップと、
ポジフォトレジスト層を前記ネガフォトレジストおよび導電性材料層に塗布するステップと、
第2の部分が前記少なくとも1つの第1のキャビティと部分的に重なっている、露光したポジフォトレジストパターンを少なくとも1つの前記第2の部分に形成するステップと、
前記露光したポジフォトレジストを前記少なくとも一部分から除去することにより、第2のキャビティが少なくとも1つの前記第1のキャビティと少なくとも部分的に重なっている、少なくとも1つの前記第2のキャビティを前記フォトレジストに形成するステップと、
構造の導電性材料の部分の最も高い部分の全厚さがフォトレジスト材料の前記第1の層の高さを超えないで、導電性材料を前記少なくとも1つの第2のキャビティ内に所望の厚さに成膜するステップと、を含む、方法。 - 基板と、
配線パターンを有する導電性層と、
配線の一部分上の隆起特徴部であって、前記隆起特徴部の幅が前記隆起特徴部を配置する前記配線部分の幅と実質的に同じである、隆起特徴部と、を備える、物品。 - 前記隆起特徴部が角形である、請求項16に記載の物品。
- 基板と、
配線パターンを有する導電性層と、
配線の一部分上の隆起特徴部であって、同じかまたは異なる導電性材料の少なくとも2つの層を有し、前記2つの層のXおよびY寸法が実質的に同じであり、前記2つの層が実質的に縦方向に位置合わせされている、隆起特徴部と、を備える、物品。 - 前記隆起特徴部が丸形である、請求項18に記載の物品。
- 前記隆起特徴部が円形である、請求項19に記載の物品。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US60895403P | 2003-12-30 | 2003-12-30 | |
PCT/US2004/043606 WO2005067355A2 (en) | 2003-12-30 | 2004-12-27 | Patterned circuits and method for making same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007517410A true JP2007517410A (ja) | 2007-06-28 |
Family
ID=34749098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006547459A Withdrawn JP2007517410A (ja) | 2003-12-30 | 2004-12-27 | パターン回路およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20090008133A1 (ja) |
EP (1) | EP1702502A2 (ja) |
JP (1) | JP2007517410A (ja) |
KR (1) | KR20070001110A (ja) |
WO (1) | WO2005067355A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006202959A (ja) * | 2005-01-20 | 2006-08-03 | Hitachi Cable Ltd | 配線板の製造方法 |
JP2010062189A (ja) * | 2008-09-01 | 2010-03-18 | Hitachi Cable Ltd | 配線板の製造方法および配線板 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3590203B2 (ja) | 1996-07-16 | 2004-11-17 | 株式会社東芝 | 記憶手段の制御方法及びその装置 |
US7781679B1 (en) * | 2005-09-09 | 2010-08-24 | Magnecomp Corporation | Disk drive suspension via formation using a tie layer and product |
US8395866B1 (en) | 2005-09-09 | 2013-03-12 | Magnecomp Corporation | Resilient flying lead and terminus for disk drive suspension |
US7829793B2 (en) * | 2005-09-09 | 2010-11-09 | Magnecomp Corporation | Additive disk drive suspension manufacturing using tie layers for vias and product thereof |
US8553364B1 (en) | 2005-09-09 | 2013-10-08 | Magnecomp Corporation | Low impedance, high bandwidth disk drive suspension circuit |
US8867219B2 (en) | 2011-01-14 | 2014-10-21 | Harris Corporation | Method of transferring and electrically joining a high density multilevel thin film to a circuitized and flexible organic substrate and associated devices |
US8492267B1 (en) | 2012-10-02 | 2013-07-23 | International Business Machines Corporation | Pillar interconnect chip to package and global wiring structure |
CN106897177B (zh) * | 2017-02-21 | 2021-08-10 | 惠州Tcl移动通信有限公司 | 一种基于移动终端指纹系统短路检测和保护的方法及系统 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3957552A (en) * | 1975-03-05 | 1976-05-18 | International Business Machines Corporation | Method for making multilayer devices using only a single critical masking step |
US4104111A (en) * | 1977-08-03 | 1978-08-01 | Mack Robert L | Process for manufacturing printed circuit boards |
US5472736A (en) * | 1991-06-03 | 1995-12-05 | Read-Rite Corporation | Method of making a bi-level coil for a thin film magnetic transducer |
US5227008A (en) * | 1992-01-23 | 1993-07-13 | Minnesota Mining And Manufacturing Company | Method for making flexible circuits |
JP2725665B2 (ja) * | 1996-01-29 | 1998-03-11 | 日本電気株式会社 | プリント配線板製造方法 |
US5747358A (en) * | 1996-05-29 | 1998-05-05 | W. L. Gore & Associates, Inc. | Method of forming raised metallic contacts on electrical circuits |
JP3080047B2 (ja) * | 1997-11-07 | 2000-08-21 | 日本電気株式会社 | バンプ構造体及びバンプ構造体形成方法 |
US6222136B1 (en) * | 1997-11-12 | 2001-04-24 | International Business Machines Corporation | Printed circuit board with continuous connective bumps |
US6537854B1 (en) * | 1999-05-24 | 2003-03-25 | Industrial Technology Research Institute | Method for bonding IC chips having multi-layered bumps with corrugated surfaces and devices formed |
US6515233B1 (en) * | 2000-06-30 | 2003-02-04 | Daniel P. Labzentis | Method of producing flex circuit with selectively plated gold |
US6403211B1 (en) * | 2000-07-18 | 2002-06-11 | 3M Innovative Properties Company | Liquid crystal polymer for flexible circuits |
US6375062B1 (en) * | 2000-11-06 | 2002-04-23 | Delphi Technologies, Inc. | Surface bumping method and structure formed thereby |
US7202556B2 (en) * | 2001-12-20 | 2007-04-10 | Micron Technology, Inc. | Semiconductor package having substrate with multi-layer metal bumps |
JP2004095972A (ja) * | 2002-09-03 | 2004-03-25 | Sumitomo Metal Electronics Devices Inc | プラスチックパッケージの製造方法 |
-
2004
- 2004-12-27 US US11/568,028 patent/US20090008133A1/en not_active Abandoned
- 2004-12-27 JP JP2006547459A patent/JP2007517410A/ja not_active Withdrawn
- 2004-12-27 KR KR1020067015257A patent/KR20070001110A/ko not_active Application Discontinuation
- 2004-12-27 EP EP04815633A patent/EP1702502A2/en not_active Withdrawn
- 2004-12-27 WO PCT/US2004/043606 patent/WO2005067355A2/en active Application Filing
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006202959A (ja) * | 2005-01-20 | 2006-08-03 | Hitachi Cable Ltd | 配線板の製造方法 |
JP2010062189A (ja) * | 2008-09-01 | 2010-03-18 | Hitachi Cable Ltd | 配線板の製造方法および配線板 |
Also Published As
Publication number | Publication date |
---|---|
KR20070001110A (ko) | 2007-01-03 |
WO2005067355A3 (en) | 2006-04-20 |
EP1702502A2 (en) | 2006-09-20 |
US20090008133A1 (en) | 2009-01-08 |
WO2005067355A2 (en) | 2005-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI413461B (zh) | 佈線板之製造方法 | |
TWI271136B (en) | Flexible multi-layered wiring substrate and its manufacturing method | |
US7919408B2 (en) | Methods for fabricating fine line/space (FLS) routing in high density interconnect (HDI) substrates | |
KR20100065635A (ko) | 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법 | |
KR100389314B1 (ko) | 도금인입선 없는 인쇄회로기판의 제조방법 | |
JP2006032947A (ja) | 高密度基板の製造方法 | |
JP2004193549A (ja) | メッキ引込線なしにメッキされたパッケージ基板およびその製造方法 | |
JP2007227933A (ja) | フリップ・チップ・オン・フレックス(flip−chip−on−flex)の応用例用のフレキシブル回路基板 | |
US20060030140A1 (en) | Method of making bondable leads using positive photoresist and structures made therefrom | |
US6977349B2 (en) | Method for manufacturing wiring circuit boards with bumps and method for forming bumps | |
JP2007517410A (ja) | パターン回路およびその製造方法 | |
JPH10125818A (ja) | 半導体装置用基板並びに半導体装置及びそれらの製造方法 | |
JP3855320B2 (ja) | 半導体装置用基板の製造方法及び半導体装置の製造方法 | |
US8186043B2 (en) | Method of manufacturing a circuit board | |
US6808643B2 (en) | Hybrid interconnect substrate and method of manufacture thereof | |
KR100894178B1 (ko) | 인쇄회로기판 제조방법 | |
JPH09283925A (ja) | 半導体装置及びその製造方法 | |
JP2002043364A (ja) | フリップチップ実装体および実装方法 | |
KR100908986B1 (ko) | 코어리스 패키지 기판 및 제조 방법 | |
JP2000340708A (ja) | 多層配線基板及びその製造方法並びに半導体装置 | |
US20230275015A1 (en) | Interconnect substrate and method of making the same | |
JP4582277B2 (ja) | 柱状金属体の形成方法及び多層配線基板の製造方法 | |
JP2000307217A (ja) | 配線パターンの形成方法及び半導体装置 | |
JP2000031335A (ja) | 半導体パッケージ用部材及びその製造方法 | |
JPH03225894A (ja) | プリント配線板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |