JP2000307217A - 配線パターンの形成方法及び半導体装置 - Google Patents
配線パターンの形成方法及び半導体装置Info
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- JP2000307217A JP2000307217A JP11117492A JP11749299A JP2000307217A JP 2000307217 A JP2000307217 A JP 2000307217A JP 11117492 A JP11117492 A JP 11117492A JP 11749299 A JP11749299 A JP 11749299A JP 2000307217 A JP2000307217 A JP 2000307217A
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Abstract
(57)【要約】
【課題】 ドライフィルム等のレジストを用いず、微細
な配線パターンを形成することができる配線パターンの
形成方法、及びその方法を用いて作製された配線基板に
半導体素子が搭載された半導体装置を提供すること。 【解決手段】 絶縁基板２０１上に形成された銅箔２０
２の表層部分を耐エッチング性を呈するＣｕ3 Ｐに変質
させてＣｕ3 Ｐ膜２０３を形成する第１の工程と、前記
Ｃｕ3 Ｐ膜２０３のうち、所要のパターンに対応する部
分を残し、それ以外の部分のＣｕ3 Ｐ膜２０３を除去す
る第２の工程と、前記所要のパターンに対応する部分以
外の銅箔２０２を除去する第３の工程と、前記銅箔２０
２の所要のパターンに対応する前記Ｃｕ3 Ｐ膜２０３を
除去し、前記絶縁基板２０１上に所要のパターンを形成
する第４の工程とを有する。
な配線パターンを形成することができる配線パターンの
形成方法、及びその方法を用いて作製された配線基板に
半導体素子が搭載された半導体装置を提供すること。 【解決手段】 絶縁基板２０１上に形成された銅箔２０
２の表層部分を耐エッチング性を呈するＣｕ3 Ｐに変質
させてＣｕ3 Ｐ膜２０３を形成する第１の工程と、前記
Ｃｕ3 Ｐ膜２０３のうち、所要のパターンに対応する部
分を残し、それ以外の部分のＣｕ3 Ｐ膜２０３を除去す
る第２の工程と、前記所要のパターンに対応する部分以
外の銅箔２０２を除去する第３の工程と、前記銅箔２０
２の所要のパターンに対応する前記Ｃｕ3 Ｐ膜２０３を
除去し、前記絶縁基板２０１上に所要のパターンを形成
する第４の工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は配線パターンの形成
技術に係り、特に、サブトラクティブ法により配線パタ
ーンを形成する際に、ドライフィルム等のレジストを用
いないでパターニングを行う新規な方法、及びその方法
を用いて作製される半導体装置に関する。近年、電子機
器が小型で高性能になるにつれ、プリント配線基板は限
られたスペースで多くの入出力端子を引き廻さなければ
ならなくなっている。そのため、プリント配線基板の配
線パターンの微細化と共にその配線ピッチの微細化、高
密度化が進んでおり、そのような微細かつ高密度な配線
の形成方法が研究されている。
技術に係り、特に、サブトラクティブ法により配線パタ
ーンを形成する際に、ドライフィルム等のレジストを用
いないでパターニングを行う新規な方法、及びその方法
を用いて作製される半導体装置に関する。近年、電子機
器が小型で高性能になるにつれ、プリント配線基板は限
られたスペースで多くの入出力端子を引き廻さなければ
ならなくなっている。そのため、プリント配線基板の配
線パターンの微細化と共にその配線ピッチの微細化、高
密度化が進んでおり、そのような微細かつ高密度な配線
の形成方法が研究されている。
【０００２】
【従来の技術】プリント配線基板上には個々のパッケー
ジ（集積回路等の電子部品）を電気的に接続するための
配線パターンが形成される。この配線パターンは、ガラ
ス・エポキシ基板やセラミック基板等の絶縁基板上に形
成され、配線材料にはアルミニウムや銅等が用いられ
る。最近では、パッケージとして、端子数の多いＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）や、端子ピッチの
小さいＣＳＰ（ＣｈｉｐＳｉｚｅ Ｐａｃｋａｇｅ）等
の表面実装型パッケージが用いられるようになってい
る。ＢＧＡの端子数は２２５〜５００ピンと多く、また
ＣＳＰの端子ピッチは１ｍｍ以下と小さい。そのため、
プリント配線基板の配線パターンもそれに合わせて微細
化されなければならず、現在では配線ピッチが１００μ
ｍ以下の配線パターンが要求されている。
ジ（集積回路等の電子部品）を電気的に接続するための
配線パターンが形成される。この配線パターンは、ガラ
ス・エポキシ基板やセラミック基板等の絶縁基板上に形
成され、配線材料にはアルミニウムや銅等が用いられ
る。最近では、パッケージとして、端子数の多いＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）や、端子ピッチの
小さいＣＳＰ（ＣｈｉｐＳｉｚｅ Ｐａｃｋａｇｅ）等
の表面実装型パッケージが用いられるようになってい
る。ＢＧＡの端子数は２２５〜５００ピンと多く、また
ＣＳＰの端子ピッチは１ｍｍ以下と小さい。そのため、
プリント配線基板の配線パターンもそれに合わせて微細
化されなければならず、現在では配線ピッチが１００μ
ｍ以下の配線パターンが要求されている。
【０００３】プリント配線基板に配線パターンを形成す
る方法として従来から用いられているものに、サブトラ
クティブ法、セミアディティブ法、フルアディティブ法
がある。以下では、特に、サブトラクティブ法による配
線パターンの形成方法について図１を参照しながら説明
する。まず、図１（ａ）に示すように、絶縁基板１０１
上に形成された銅箔１０２上に、ドライフィルム１０３
を貼り付ける。このドライフィルムレジスト１０３は、
後で銅箔１０２をエッチングする際にマスクとして使用
するものである。
る方法として従来から用いられているものに、サブトラ
クティブ法、セミアディティブ法、フルアディティブ法
がある。以下では、特に、サブトラクティブ法による配
線パターンの形成方法について図１を参照しながら説明
する。まず、図１（ａ）に示すように、絶縁基板１０１
上に形成された銅箔１０２上に、ドライフィルム１０３
を貼り付ける。このドライフィルムレジスト１０３は、
後で銅箔１０２をエッチングする際にマスクとして使用
するものである。
【０００４】続いて、図１（ｂ）に示すように、ドライ
フィルム１０３をアートワークフィルム１０４を通して
露光する。アートワークフィルム１０４には配線パター
ンが印刷されており、ドライフィルム１０３にはその配
線パターンに対応する部分が露光される。露光後、ドラ
イフィルム１０３を現像する。これにより、配線パター
ンに対応する部分のドライフィルム１０３のみが銅箔上
に残ることになる。
フィルム１０３をアートワークフィルム１０４を通して
露光する。アートワークフィルム１０４には配線パター
ンが印刷されており、ドライフィルム１０３にはその配
線パターンに対応する部分が露光される。露光後、ドラ
イフィルム１０３を現像する。これにより、配線パター
ンに対応する部分のドライフィルム１０３のみが銅箔上
に残ることになる。
【０００５】次に、図１（ｃ）に示すように、現像後に
残ったドライフィルム１０３をマスクとして用い、銅箔
１０２の表面が露出している部分をエッチング液でエッ
チングし、除去する。このとき用いるエッチング液とし
ては、例えば、塩化銅水溶液、塩化鉄水溶液等がある。
続いて、図１（ｄ）に示すように、ドライフィルム１０
３を除去する。除去後、基板上にポリイミド樹脂等を塗
布しソルダレジスト層を形成し、基板表面を保護する。
残ったドライフィルム１０３をマスクとして用い、銅箔
１０２の表面が露出している部分をエッチング液でエッ
チングし、除去する。このとき用いるエッチング液とし
ては、例えば、塩化銅水溶液、塩化鉄水溶液等がある。
続いて、図１（ｄ）に示すように、ドライフィルム１０
３を除去する。除去後、基板上にポリイミド樹脂等を塗
布しソルダレジスト層を形成し、基板表面を保護する。
【０００６】以上により、絶縁基板上に銅箔の配線パタ
ーンが形成されたことになる。また、最近では、配線を
高密度化するために、ビルドアップ基板が実用化されつ
つある。ビルドアップ基板とは、絶縁基板上に配線層と
絶縁層とを交互に積層し、配線を高密度化した配線基板
のことである。このとき形成される配線層には、上述し
たようなサブトラクティブ法を用いて配線パターンが形
成される。
ーンが形成されたことになる。また、最近では、配線を
高密度化するために、ビルドアップ基板が実用化されつ
つある。ビルドアップ基板とは、絶縁基板上に配線層と
絶縁層とを交互に積層し、配線を高密度化した配線基板
のことである。このとき形成される配線層には、上述し
たようなサブトラクティブ法を用いて配線パターンが形
成される。
【０００７】
【発明が解決しようとする課題】しかし、上述したよう
なエッチング時のマスクとしてドライフィルムを用いる
従来のサブトラクティブ法は、プロセスが単純であると
いう利点がある反面、微細な配線パターンが形成できな
いという欠点がある。すなわち、ドライフィルムは比較
的膜厚があり、その下地層（銅箔）との密着強度がそれ
ほど大きくないため、例えばスプレー方式のウエットエ
ッチングを行った場合には、そのシャワー圧力によって
剥離し易いといった問題が生ずる。このような剥離が生
じた場合には、ドライフィルムと銅箔の間にエッチング
液が入り込み、それにより配線パターンとなるべき部分
の銅箔もエッチング除去されてしまい、加工精度良く配
線パターンを形成することができない。更に、エッチン
グ中にドライフィルムとともに銅箔が剥がれてしまうこ
ともある。そのため、現状では、ドライフィルムを用い
るサブトラクティブ法では、配線ピッチが２００μｍ以
下の配線パターンを形成するのが困難となっている。
なエッチング時のマスクとしてドライフィルムを用いる
従来のサブトラクティブ法は、プロセスが単純であると
いう利点がある反面、微細な配線パターンが形成できな
いという欠点がある。すなわち、ドライフィルムは比較
的膜厚があり、その下地層（銅箔）との密着強度がそれ
ほど大きくないため、例えばスプレー方式のウエットエ
ッチングを行った場合には、そのシャワー圧力によって
剥離し易いといった問題が生ずる。このような剥離が生
じた場合には、ドライフィルムと銅箔の間にエッチング
液が入り込み、それにより配線パターンとなるべき部分
の銅箔もエッチング除去されてしまい、加工精度良く配
線パターンを形成することができない。更に、エッチン
グ中にドライフィルムとともに銅箔が剥がれてしまうこ
ともある。そのため、現状では、ドライフィルムを用い
るサブトラクティブ法では、配線ピッチが２００μｍ以
下の配線パターンを形成するのが困難となっている。
【０００８】更に、ドライフィルムは比較的高価である
ため、コストの面からも不利である。本発明は、係る従
来技術の課題に鑑みて創作されたものであり、ドライフ
ィルム等のレジストを用いることなく、コストメリット
のあるサブトラクティブ法で微細な配線パターンを形成
することができる配線パターンの形成方法、及びその方
法を用いて作製される半導体装置を提供することを目的
とする。
ため、コストの面からも不利である。本発明は、係る従
来技術の課題に鑑みて創作されたものであり、ドライフ
ィルム等のレジストを用いることなく、コストメリット
のあるサブトラクティブ法で微細な配線パターンを形成
することができる配線パターンの形成方法、及びその方
法を用いて作製される半導体装置を提供することを目的
とする。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ため、本発明の一形態によれば、絶縁性の基材上に形成
された導体膜の表層部分を耐エッチング性を呈するよう
に変質させる第１の工程と、前記耐エッチング性を呈す
る表層部分のうち、形成しようとする所要のパターンに
対応する表層部分を残し、それ以外の該表層部分を除去
する第２の工程と、前記所要のパターンに対応する部分
以外の導体膜部分をエッチングにより除去する第３の工
程と、前記所要のパターンに対応する前記表層部分を除
去する第４の工程とを有することを特徴とする配線パタ
ーンの形成方法が提供される。
ため、本発明の一形態によれば、絶縁性の基材上に形成
された導体膜の表層部分を耐エッチング性を呈するよう
に変質させる第１の工程と、前記耐エッチング性を呈す
る表層部分のうち、形成しようとする所要のパターンに
対応する表層部分を残し、それ以外の該表層部分を除去
する第２の工程と、前記所要のパターンに対応する部分
以外の導体膜部分をエッチングにより除去する第３の工
程と、前記所要のパターンに対応する前記表層部分を除
去する第４の工程とを有することを特徴とする配線パタ
ーンの形成方法が提供される。
【００１０】本発明に係る配線パターンの形成方法及び
半導体装置によれば、導体膜の耐エッチング性を呈する
表層部分は、この導体膜の表層部分を変質させることに
より形成されているため、エッチング中にこの耐エッチ
ング性を呈する表層部分が剥離することが無い。そのた
め、従来技術に見られたような、エッチング中にドライ
フィルムが剥離してしまうという課題は生じない。これ
により、ドライフィルムを用いる場合よりも、加工精度
良く配線パターンを形成することができる。また、高価
なドライフィルムを用いないので、配線パターン形成時
のコストを従来よりも低くすることが可能である。
半導体装置によれば、導体膜の耐エッチング性を呈する
表層部分は、この導体膜の表層部分を変質させることに
より形成されているため、エッチング中にこの耐エッチ
ング性を呈する表層部分が剥離することが無い。そのた
め、従来技術に見られたような、エッチング中にドライ
フィルムが剥離してしまうという課題は生じない。これ
により、ドライフィルムを用いる場合よりも、加工精度
良く配線パターンを形成することができる。また、高価
なドライフィルムを用いないので、配線パターン形成時
のコストを従来よりも低くすることが可能である。
【００１１】
【発明の実施の形態】次に、図面を参照しながら、本発
明の実施の形態について説明する。 （１）第１の実施の形態 図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）は、第１
の実施の形態を説明するための断面図である。
明の実施の形態について説明する。 （１）第１の実施の形態 図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）は、第１
の実施の形態を説明するための断面図である。
【００１２】まず、図２（ａ）に示すように、基材とな
るガラス・エポキシ基板やセラミック基板等の絶縁基板
２０１上に銅箔２０２を形成する。この銅箔２０２の膜
厚は、後でウエットエッチングを行う際サイドエッチン
グを防ぐために、できるだけ薄い方が好ましい。本実施
の形態では、膜厚が３〜３０μｍの銅箔２０２を用い
る。
るガラス・エポキシ基板やセラミック基板等の絶縁基板
２０１上に銅箔２０２を形成する。この銅箔２０２の膜
厚は、後でウエットエッチングを行う際サイドエッチン
グを防ぐために、できるだけ薄い方が好ましい。本実施
の形態では、膜厚が３〜３０μｍの銅箔２０２を用い
る。
【００１３】次に、図２（ｂ）に示すように、銅箔２０
２上にＣｕ3 Ｐ（燐化銅）膜２０３を形成する。このＣ
ｕ3 Ｐ膜２０３は、Ｐ（燐）をスパッタリングし、Ｐ
（燐）原子を銅箔２０２上に堆積させることにより形成
される。そのため、銅箔２０２の表面がＰ（燐）に曝さ
れることになり、表面付近のＣｕ（銅）原子がＰ（燐）
と化合しＣｕ3 Ｐ（燐化銅）となる。これにより、銅箔
２０２の表面にＣｕ3 Ｐ（燐化銅）膜２０３が形成され
る。このＣｕ3 Ｐ（燐化銅）膜２０３は耐塩酸性を示
し、後でエッチングを行うときに、マスクとして使用す
るものである。
２上にＣｕ3 Ｐ（燐化銅）膜２０３を形成する。このＣ
ｕ3 Ｐ膜２０３は、Ｐ（燐）をスパッタリングし、Ｐ
（燐）原子を銅箔２０２上に堆積させることにより形成
される。そのため、銅箔２０２の表面がＰ（燐）に曝さ
れることになり、表面付近のＣｕ（銅）原子がＰ（燐）
と化合しＣｕ3 Ｐ（燐化銅）となる。これにより、銅箔
２０２の表面にＣｕ3 Ｐ（燐化銅）膜２０３が形成され
る。このＣｕ3 Ｐ（燐化銅）膜２０３は耐塩酸性を示
し、後でエッチングを行うときに、マスクとして使用す
るものである。
【００１４】続いて、図２（ｃ）に示すように、所要の
配線パターン以外の部分の銅箔２０２上に形成されてい
るＣｕ3 Ｐ（燐化銅）膜２０３をレーザ直描によって削
り取る。このとき、先に形成したＣｕ3 Ｐ（燐化銅）膜
２０３の膜厚をできるだけ薄くすることにより、精度良
くレーザで加工することができる。本実施形態では、Ｃ
ｕ3 Ｐ（燐化銅）膜２０３の膜厚は０．１μｍ以下であ
る。
配線パターン以外の部分の銅箔２０２上に形成されてい
るＣｕ3 Ｐ（燐化銅）膜２０３をレーザ直描によって削
り取る。このとき、先に形成したＣｕ3 Ｐ（燐化銅）膜
２０３の膜厚をできるだけ薄くすることにより、精度良
くレーザで加工することができる。本実施形態では、Ｃ
ｕ3 Ｐ（燐化銅）膜２０３の膜厚は０．１μｍ以下であ
る。
【００１５】なお、レーザ直描に用いられるレーザとし
ては、エキシマレーザやＹＡＧレーザ等がある。特に、
エキシマレーザは、そのエネルギが物質の分子間結合エ
ネルギとほぼ同様の値を持ち、また、パルス幅が数ナノ
秒というジャイアントパルスが発振されるという特徴を
有している。物質の分子間結合エネルギとほぼ同様のエ
ネルギを持つレーザを物質に照射すると、熱を伴わない
で分子間の結合を切ることができる。そのため、エキシ
マレーザを用いて物質を加工すると、熱影響の無い精密
な加工結果が得られ、また、その加工速度も速い。従っ
て、本実施形態でレーザ直描に用いるレーザとしてエキ
シマレーザを用いると、微細かつ高密度な配線パターン
を形成することができる。
ては、エキシマレーザやＹＡＧレーザ等がある。特に、
エキシマレーザは、そのエネルギが物質の分子間結合エ
ネルギとほぼ同様の値を持ち、また、パルス幅が数ナノ
秒というジャイアントパルスが発振されるという特徴を
有している。物質の分子間結合エネルギとほぼ同様のエ
ネルギを持つレーザを物質に照射すると、熱を伴わない
で分子間の結合を切ることができる。そのため、エキシ
マレーザを用いて物質を加工すると、熱影響の無い精密
な加工結果が得られ、また、その加工速度も速い。従っ
て、本実施形態でレーザ直描に用いるレーザとしてエキ
シマレーザを用いると、微細かつ高密度な配線パターン
を形成することができる。
【００１６】これにより、配線パターンとなる部分の銅
箔２０２上に形成されているＣｕ3Ｐ（燐化銅）膜２０
３のみが残り、それ以外の部分では銅箔２０２の表面２
０２ａが露出することになる。次に、図２（ｄ）に示す
ように、基板全体をエッチング液に浸し、エッチングを
行う。このとき、配線パターンとならない部分の銅箔２
０２の表面２０２ａがエッチング液に曝されることにな
る。そのため、配線パターンとならない部分の銅箔２０
２が除去され、その下の絶縁基板２０１の表面が露出す
る。また、絶縁基板２０１上でＣｕ3 Ｐ（燐化銅）膜２
０３ が残っている部分では、Ｃｕ3 Ｐ（燐化銅）膜２
０３がマスクとして機能するため（耐エッチング性）、
その下に形成されている銅箔２０２がエッチングされる
ことは無い。なお、本実施形態ではエッチング液とし
て、塩化銅水溶液、、塩化鉄水溶液等が用いられる。
箔２０２上に形成されているＣｕ3Ｐ（燐化銅）膜２０
３のみが残り、それ以外の部分では銅箔２０２の表面２
０２ａが露出することになる。次に、図２（ｄ）に示す
ように、基板全体をエッチング液に浸し、エッチングを
行う。このとき、配線パターンとならない部分の銅箔２
０２の表面２０２ａがエッチング液に曝されることにな
る。そのため、配線パターンとならない部分の銅箔２０
２が除去され、その下の絶縁基板２０１の表面が露出す
る。また、絶縁基板２０１上でＣｕ3 Ｐ（燐化銅）膜２
０３ が残っている部分では、Ｃｕ3 Ｐ（燐化銅）膜２
０３がマスクとして機能するため（耐エッチング性）、
その下に形成されている銅箔２０２がエッチングされる
ことは無い。なお、本実施形態ではエッチング液とし
て、塩化銅水溶液、、塩化鉄水溶液等が用いられる。
【００１７】従来の技術では、エッチング時におけるマ
スクとしてはドライフィルムが用いられているが、前述
したようにそれはエッチング時に剥離し易く、そのため
にエッチング精度が悪くなるという問題があった。これ
に対し本実施形態でマスクとして使用するのはＣｕ3 Ｐ
（燐化銅）膜２０３であり、これは銅箔２０２の表面が
Ｐ（燐）と直接反応して形成されたものであるから、エ
ッチング中に剥離するということは無い。従って、本実
施形態では、従来のようにドライフィルムをマスクとし
て用いる場合よりも高い精度でエッチングを行うことが
でき、微細かつ高密度な配線パターンを形成することが
できる。
スクとしてはドライフィルムが用いられているが、前述
したようにそれはエッチング時に剥離し易く、そのため
にエッチング精度が悪くなるという問題があった。これ
に対し本実施形態でマスクとして使用するのはＣｕ3 Ｐ
（燐化銅）膜２０３であり、これは銅箔２０２の表面が
Ｐ（燐）と直接反応して形成されたものであるから、エ
ッチング中に剥離するということは無い。従って、本実
施形態では、従来のようにドライフィルムをマスクとし
て用いる場合よりも高い精度でエッチングを行うことが
でき、微細かつ高密度な配線パターンを形成することが
できる。
【００１８】これにより、絶縁基板２０１上には、配線
パターンとなる部分の銅箔２０２と、その上の形成され
ているＣｕ3 Ｐ（燐化銅）膜２０３が残ることになる。
ところで、絶縁基板２０１上に残っているＣｕ3 Ｐ（燐
化銅）膜２０３は、このままでは除去するのが困難であ
る。そこで、次に図３（ａ）に示すように、基盤上に残
っているＣｕ3 Ｐ（燐化銅）膜２０３に対して、Ｏ（酸
素）プラズマ処理を行う。これにより、Ｃｕ3 Ｐ（燐化
銅）膜２０３中のＣｕ3 Ｐ（燐化銅）がＣｕＰＯ4 とな
る。これにより、図３（ｂ）に示すように、Ｃｕ3 Ｐ
（燐化銅）膜２０３はＣｕＰＯ4 膜２０４となる。
パターンとなる部分の銅箔２０２と、その上の形成され
ているＣｕ3 Ｐ（燐化銅）膜２０３が残ることになる。
ところで、絶縁基板２０１上に残っているＣｕ3 Ｐ（燐
化銅）膜２０３は、このままでは除去するのが困難であ
る。そこで、次に図３（ａ）に示すように、基盤上に残
っているＣｕ3 Ｐ（燐化銅）膜２０３に対して、Ｏ（酸
素）プラズマ処理を行う。これにより、Ｃｕ3 Ｐ（燐化
銅）膜２０３中のＣｕ3 Ｐ（燐化銅）がＣｕＰＯ4 とな
る。これにより、図３（ｂ）に示すように、Ｃｕ3 Ｐ
（燐化銅）膜２０３はＣｕＰＯ4 膜２０４となる。
【００１９】続いて、図３（ｃ）に示すように、このＣ
ｕＰＯ4 膜２０４をＣａ（ＯＨ）2（水酸化カルシウ
ム）水溶液中で洗浄して除去する。除去後、絶縁基板２
０１上、及び銅箔２０２上にポリイミド樹脂等を塗布し
ソルダレジスト層を形成し、銅箔２０２の表面を保護す
る。以上により銅箔２０２がパターニングされ、絶縁基
板２０１上に所要の配線パターンが形成されたことにな
る。この配線パターンはドライフィルムを用いずにエッ
チングして形成されているため、従来のようにドライフ
ィルムを用いるサブトラクティブ法よりも微細化及び高
密度化することが可能である。
ｕＰＯ4 膜２０４をＣａ（ＯＨ）2（水酸化カルシウ
ム）水溶液中で洗浄して除去する。除去後、絶縁基板２
０１上、及び銅箔２０２上にポリイミド樹脂等を塗布し
ソルダレジスト層を形成し、銅箔２０２の表面を保護す
る。以上により銅箔２０２がパターニングされ、絶縁基
板２０１上に所要の配線パターンが形成されたことにな
る。この配線パターンはドライフィルムを用いずにエッ
チングして形成されているため、従来のようにドライフ
ィルムを用いるサブトラクティブ法よりも微細化及び高
密度化することが可能である。
【００２０】また、従来のドライフィルムは、それを現
像した後に、有害となり得る物質を含む現像液を処理す
る必要があった。しかし、本発明では現像液を用いない
ためそのような必要が無く、人間が生活する環境中に有
害物質を排出することが無い。更に、価格が高価なドラ
イフィルムを用いないのでコストの面からも有利であ
る。
像した後に、有害となり得る物質を含む現像液を処理す
る必要があった。しかし、本発明では現像液を用いない
ためそのような必要が無く、人間が生活する環境中に有
害物質を排出することが無い。更に、価格が高価なドラ
イフィルムを用いないのでコストの面からも有利であ
る。
【００２１】なお、本実施形態では銅箔２０２をパター
ニングしたが、上に述べたのと同様の方法で、銅めっき
膜をパターニングすることも可能である。 （２）第２の実施の形態 第２の実施の形態は、第１の実施の形態に係る配線パタ
ーンの形成方法を半導体装置に適用したものである。以
下では、特にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）
のプラスチックパッケージ中にビルドアップ基板が用い
られている半導体装置について説明する。
ニングしたが、上に述べたのと同様の方法で、銅めっき
膜をパターニングすることも可能である。 （２）第２の実施の形態 第２の実施の形態は、第１の実施の形態に係る配線パタ
ーンの形成方法を半導体装置に適用したものである。以
下では、特にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）
のプラスチックパッケージ中にビルドアップ基板が用い
られている半導体装置について説明する。
【００２２】最初に、ビルドアップ基板の製造工程につ
いて図４（ａ）〜（ｄ）図５（ａ）〜（ｄ）を参照しな
がら説明する。まず、図４（ａ）に示すように、基材と
なる絶縁基板３０１上に銅箔３１０を形成する。この絶
縁基板３０１の材料にはガラス・エポキシ樹脂等が用い
られ、その厚さは０．５ｍｍ程度である。
いて図４（ａ）〜（ｄ）図５（ａ）〜（ｄ）を参照しな
がら説明する。まず、図４（ａ）に示すように、基材と
なる絶縁基板３０１上に銅箔３１０を形成する。この絶
縁基板３０１の材料にはガラス・エポキシ樹脂等が用い
られ、その厚さは０．５ｍｍ程度である。
【００２３】次に、図４（ｂ）に示すように、絶縁基板
３０１と銅箔３１０をドリル加工し、スルーホール３１
１を形成する。続いて、図４（ｃ）に示すように、銅箔
３１０の表面、及びスルーホール３１１の内壁に銅めっ
き層３１２を形成する。この銅めっき層３１２は、絶縁
基板３０１の両面に形成されている銅箔３１０を電気的
に接続するために形成され、それは無電解銅めっき、又
は電解銅めっきにより形成される。銅めっき層３１２を
形成後、スルーホール３１１内部にスルーホール穴埋樹
脂３１３を埋め込む。
３０１と銅箔３１０をドリル加工し、スルーホール３１
１を形成する。続いて、図４（ｃ）に示すように、銅箔
３１０の表面、及びスルーホール３１１の内壁に銅めっ
き層３１２を形成する。この銅めっき層３１２は、絶縁
基板３０１の両面に形成されている銅箔３１０を電気的
に接続するために形成され、それは無電解銅めっき、又
は電解銅めっきにより形成される。銅めっき層３１２を
形成後、スルーホール３１１内部にスルーホール穴埋樹
脂３１３を埋め込む。
【００２４】次に、図４（ｄ）に示すように、銅箔３１
０、及び銅めっき層３１２に対し、第１の実施の形態で
説明した方法、すなわちレーザ直描されたＣｕ3 Ｐ膜を
エッチング時のマスクとして使用する方法を用いてパタ
ーニングを行い、配線パターン３０２を形成する。この
とき用いられるＣｕ3 Ｐ膜は、従来のドライフィルムの
ようにエッチング時に剥がれてしまうことが無い。その
ため、配線パターン３０２は従来よりも微細かつ高密度
に形成され得る。
０、及び銅めっき層３１２に対し、第１の実施の形態で
説明した方法、すなわちレーザ直描されたＣｕ3 Ｐ膜を
エッチング時のマスクとして使用する方法を用いてパタ
ーニングを行い、配線パターン３０２を形成する。この
とき用いられるＣｕ3 Ｐ膜は、従来のドライフィルムの
ようにエッチング時に剥がれてしまうことが無い。その
ため、配線パターン３０２は従来よりも微細かつ高密度
に形成され得る。
【００２５】続いて、図５（ａ）に示すように、配線パ
ターン３０２上に絶縁層３０３を形成する。この絶縁層
３０３は樹脂の塗布、又は樹脂シートの粘着により形成
される。次に、図５（ｂ）に示すように、絶縁層３０３
にビアホール３１４を形成する。このとき、絶縁層３０
３が感光性樹脂より成る場合には、絶縁層３０３を露光
し、現像することによりビアホール３１４が形成され
る。また、絶縁層３０３が感光性を呈さない樹脂である
場合には、レーザ加工によりビアホール３１４が形成さ
れる。
ターン３０２上に絶縁層３０３を形成する。この絶縁層
３０３は樹脂の塗布、又は樹脂シートの粘着により形成
される。次に、図５（ｂ）に示すように、絶縁層３０３
にビアホール３１４を形成する。このとき、絶縁層３０
３が感光性樹脂より成る場合には、絶縁層３０３を露光
し、現像することによりビアホール３１４が形成され
る。また、絶縁層３０３が感光性を呈さない樹脂である
場合には、レーザ加工によりビアホール３１４が形成さ
れる。
【００２６】続いて、図５（ｃ）に示すように、絶縁層
３０３の上部、及びビアホール３１４の内部に導体膜３
１５を形成する。この導体膜３１５は下層からＣｒ（ク
ロム）層、Ｃｕ（スパッタ）層、Ｃｕ（めっき）層の順
に形成される。ここで、Ｃｒ（クロム）層はスパッタに
より形成され、Ｃｕ（めっき）層は無電解銅めっきによ
り形成される。
３０３の上部、及びビアホール３１４の内部に導体膜３
１５を形成する。この導体膜３１５は下層からＣｒ（ク
ロム）層、Ｃｕ（スパッタ）層、Ｃｕ（めっき）層の順
に形成される。ここで、Ｃｒ（クロム）層はスパッタに
より形成され、Ｃｕ（めっき）層は無電解銅めっきによ
り形成される。
【００２７】次に、図５（ｄ）に示すように、導体膜３
１５をパターニングし、配線パターン３０２を形成す
る。この配線パターン３０２は、第１の実施の形態で説
明した方法により形成されるため、微細かつ高密度に形
成され得る。なお、導体膜３１５の最下層に形成されて
いるＣｒ（クロム）層は、Ｃｕ（スパッタ）層とＣｕ
（めっき）層をパターニングした後エッチングにより除
去される。
１５をパターニングし、配線パターン３０２を形成す
る。この配線パターン３０２は、第１の実施の形態で説
明した方法により形成されるため、微細かつ高密度に形
成され得る。なお、導体膜３１５の最下層に形成されて
いるＣｒ（クロム）層は、Ｃｕ（スパッタ）層とＣｕ
（めっき）層をパターニングした後エッチングにより除
去される。
【００２８】以上により、絶縁基板３０１をコア基板と
し、４層の配線層から成るビルドアップ基板が形成され
た。なお、４層より多い配線層から成るビルドアップ基
板を形成するには、上で説明した工程を繰り返すことに
より形成される。次に、上で説明したビルドアップ基板
をプラスチックパッケージ中に用いるＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）について、図面を参照しながら
説明する。
し、４層の配線層から成るビルドアップ基板が形成され
た。なお、４層より多い配線層から成るビルドアップ基
板を形成するには、上で説明した工程を繰り返すことに
より形成される。次に、上で説明したビルドアップ基板
をプラスチックパッケージ中に用いるＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）について、図面を参照しながら
説明する。
【００２９】図６は、ビルドアップ基板をプラスチック
パッケージ中に用いているＰＧＡ（Ｐｉｎ Ｇｒｉｄ
Ａｒｒａｙ）の断面図である。図６に示すＰＧＡでは、
６層の配線層から成るビルドアップ基板が用いられてお
り、それぞれの配線層には配線パターン３０２が形成さ
れている。図６において、３０４は半導体チップ等の電
子部品である。半導体チップ３０４は、はんだバンプ３
０５とともに配線パターン３０２上に熱圧着することに
より、配線パターン３０２に接続される。また、３０６
はソルダ・レジスト層であり、これにより配線パターン
３０２の表面が保護されている。また、３０８はＰＧＡ
をプリント基板などに実装するためのピンである。ピン
３０８は、はんだ３０９により配線パターン３０２に接
着されている。そして、３０７はアンダーフィル剤であ
り、それにはエポキシ樹脂等が用いられる。このアンダ
ーフィル剤３０７により、半導体チップ３０４とソルダ
・レジスト３０６の間の空間が隙間なく埋め尽くされ
る。
パッケージ中に用いているＰＧＡ（Ｐｉｎ Ｇｒｉｄ
Ａｒｒａｙ）の断面図である。図６に示すＰＧＡでは、
６層の配線層から成るビルドアップ基板が用いられてお
り、それぞれの配線層には配線パターン３０２が形成さ
れている。図６において、３０４は半導体チップ等の電
子部品である。半導体チップ３０４は、はんだバンプ３
０５とともに配線パターン３０２上に熱圧着することに
より、配線パターン３０２に接続される。また、３０６
はソルダ・レジスト層であり、これにより配線パターン
３０２の表面が保護されている。また、３０８はＰＧＡ
をプリント基板などに実装するためのピンである。ピン
３０８は、はんだ３０９により配線パターン３０２に接
着されている。そして、３０７はアンダーフィル剤であ
り、それにはエポキシ樹脂等が用いられる。このアンダ
ーフィル剤３０７により、半導体チップ３０４とソルダ
・レジスト３０６の間の空間が隙間なく埋め尽くされ
る。
【００３０】なお、上ではビルドアップ基板が用いられ
ているＰＧＡについて説明したが、ビルドアップ基板が
用いられているＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）にも本発明を適用することが可能である。この場合
には、ピン３０８に替えてはんだボールが外部接続端子
となる。上述したようなＰＧＡ、又はＢＧＡは、従来の
ＰＧＡ、又はＢＧＡに比べて高密度なものとなってい
る。すなわち、そのプラスチックパッケージ中のビルド
アップ基板の配線パターンは、Ｃｕ3 Ｐ膜をエッチング
時のマスクとして使用するパターニングする方法により
形成されている。この方法により形成された配線パター
ンは、従来のドライフィルムを用いるサブトラクティブ
法により形成された配線パターンに比べて微細化及び高
密度化することが可能である。
ているＰＧＡについて説明したが、ビルドアップ基板が
用いられているＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）にも本発明を適用することが可能である。この場合
には、ピン３０８に替えてはんだボールが外部接続端子
となる。上述したようなＰＧＡ、又はＢＧＡは、従来の
ＰＧＡ、又はＢＧＡに比べて高密度なものとなってい
る。すなわち、そのプラスチックパッケージ中のビルド
アップ基板の配線パターンは、Ｃｕ3 Ｐ膜をエッチング
時のマスクとして使用するパターニングする方法により
形成されている。この方法により形成された配線パター
ンは、従来のドライフィルムを用いるサブトラクティブ
法により形成された配線パターンに比べて微細化及び高
密度化することが可能である。
【００３１】
【発明の効果】以上説明したように本発明によれば、耐
エッチング性を呈する導体膜の表層部分をエッチング時
のマスクとして用いており、この表層部分はエッチング
中に剥離することが無い。そのため加工精度良く配線パ
ターンを形成することが可能となる。また、高価なドラ
イフィルムを用いないので、配線パターン形成時のコス
トを下げることが可能となる。
エッチング性を呈する導体膜の表層部分をエッチング時
のマスクとして用いており、この表層部分はエッチング
中に剥離することが無い。そのため加工精度良く配線パ
ターンを形成することが可能となる。また、高価なドラ
イフィルムを用いないので、配線パターン形成時のコス
トを下げることが可能となる。
【図１】 従来例に係る配線パターンの形成方法につい
て示す断面図である。
て示す断面図である。
【図２】 本発明の第１の実施の形態に係る配線パター
ンの形成方法について示す断面図（その１）である。
ンの形成方法について示す断面図（その１）である。
【図３】 本発明の第１の実施の形態に係る配線パター
ンの形成方法について示す断面図（その２）である。
ンの形成方法について示す断面図（その２）である。
【図４】 本発明の第２の実施の形態に係る半導体装置
の構造を示す断面図（その１）である。
の構造を示す断面図（その１）である。
【図５】 本発明の第２の実施の形態に係る半導体装置
の構造を示す断面図（その２）である。
の構造を示す断面図（その２）である。
【図６】 本発明の第２の実施の形態に係る半導体装置
の構造を示す断面図（その３）である。
の構造を示す断面図（その３）である。
１０１、２０１、３１０ 絶縁基板、 １０２、２０２ 銅箔、 １０３ ドライフィルム、 １０４ アートワークフィルム、 ２０２ａ 銅箔の表面、 ２０３ Ｃｕ3 Ｐ膜、 ２０４ ＣｕＰＯ4 膜、 ３０１ 基板、 ３０２ 配線パターン、 ３０３ 層間樹脂層、 ３０４ 半導体チップ、 ３０５ はんだバンプ、 ３０６ ソルダ・レジスト、 ３０７ アンダーフィル剤、 ３０８ ピン、 ３０９ はんだ、 ３１１ スルーホール、 ３１２ 銅めっき層、 ３１３ スルーホール穴埋樹脂、 ３１４ ビアホール、 ３１５ 導体膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 正行 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5E339 BC02 BD03 BD11 BE11 BE13 BE17 CC10 CD05 CF06 CG04 DD03 EE10
Claims (6)
- 【請求項１】 絶縁性の基材上に形成された導体膜の表
層部分を耐エッチング性を呈するように変質させる第１
の工程と、 前記耐エッチング性を呈する表層部分のうち、形成しよ
うとする所要のパターンに対応する表層部分を残し、そ
れ以外の表層部分を除去する第２の工程と、 前記所要のパターンに対応する部分以外の導体膜部分を
エッチングにより除去する第３の工程と、 前記所要のパターンに対応する前記表層部分を除去し
て、前記基材上に該導体膜から成る所要のパターンを形
成する第４の工程とを有することを特徴とする配線パタ
ーンの形成方法。 - 【請求項２】 前記導体膜は銅層であり、前記表層部分
をＣｕ3 Ｐ（燐化銅）に変質させることを特徴とする請
求項１に記載の配線パターンの形成方法。 - 【請求項３】 前記第１の工程は、スパッタリングによ
り前記銅層の表層部分にＰ（燐）を打ち込み、該表層部
分を前記Ｃｕ3 Ｐ（燐化銅）に変質させ、 前記第３の工程は、塩化銅水溶液又は塩化鉄水溶液をエ
ッチング液として用いて、前記銅層の所要のパターンに
対応する部分以外の該銅層部分をエッチングにより除去
することを特徴とする請求項２に記載の配線パターンの
形成方法。 - 【請求項４】 前記第４の工程は、表層部分のＣｕ3 Ｐ
（燐化銅）をＯ（酸素）プラズマ処理してＣｕＰＯ4 に
し、 前記ＣｕＰＯ4 をＣａ（ＯＨ）2 （水酸化カルシウム）
水溶液で洗浄して除去することを特徴とする請求項２又
は請求項３に記載の配線パターンの形成方法。 - 【請求項５】 前記第２の工程は、レーザを選択的に照
射して前記所要のパターン部分以外の表層部分を除去す
ることを特徴とする請求項１から請求項４のいずれか一
に記載の配線パターンの形成方法。 - 【請求項６】 請求項１から請求項５のいずれか一に記
載の配線パターンの形成方法を用いて作製された配線基
板に半導体素子が搭載された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117492A JP2000307217A (ja) | 1999-04-26 | 1999-04-26 | 配線パターンの形成方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117492A JP2000307217A (ja) | 1999-04-26 | 1999-04-26 | 配線パターンの形成方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307217A true JP2000307217A (ja) | 2000-11-02 |
Family
ID=14713074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117492A Withdrawn JP2000307217A (ja) | 1999-04-26 | 1999-04-26 | 配線パターンの形成方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307217A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807487B1 (ko) | 2006-08-22 | 2008-02-25 | 삼성전기주식회사 | 인쇄회로기판의 제조방법 |
| KR100951449B1 (ko) * | 2008-01-03 | 2010-04-07 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| CN113322393A (zh) * | 2021-05-28 | 2021-08-31 | 杭州电子科技大学 | 一种铜-磷化亚铜低共熔混合物的制备方法 |
| CN116779585A (zh) * | 2022-03-18 | 2023-09-19 | 林君明 | 包含磷铜合金的导电结构及所述导电结构的制备方法 |
-
1999
- 1999-04-26 JP JP11117492A patent/JP2000307217A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807487B1 (ko) | 2006-08-22 | 2008-02-25 | 삼성전기주식회사 | 인쇄회로기판의 제조방법 |
| KR100951449B1 (ko) * | 2008-01-03 | 2010-04-07 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US8181339B2 (en) | 2008-01-03 | 2012-05-22 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing a printed circuit board |
| CN113322393A (zh) * | 2021-05-28 | 2021-08-31 | 杭州电子科技大学 | 一种铜-磷化亚铜低共熔混合物的制备方法 |
| CN113322393B (zh) * | 2021-05-28 | 2021-11-26 | 杭州电子科技大学 | 一种铜-磷化亚铜低共熔混合物的制备方法 |
| CN116779585A (zh) * | 2022-03-18 | 2023-09-19 | 林君明 | 包含磷铜合金的导电结构及所述导电结构的制备方法 |
| US20230298991A1 (en) * | 2022-03-18 | 2023-09-21 | Chun-Ming Lin | Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure |
| US11842958B2 (en) * | 2022-03-18 | 2023-12-12 | Chun-Ming Lin | Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |