JP2004134771A - 配線、配線の形成方法、薄膜トランジスタ、及び表示装置 - Google Patents
配線、配線の形成方法、薄膜トランジスタ、及び表示装置 Download PDFInfo
- Publication number
- JP2004134771A JP2004134771A JP2003318685A JP2003318685A JP2004134771A JP 2004134771 A JP2004134771 A JP 2004134771A JP 2003318685 A JP2003318685 A JP 2003318685A JP 2003318685 A JP2003318685 A JP 2003318685A JP 2004134771 A JP2004134771 A JP 2004134771A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- film
- wiring
- seed layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 107
- 239000010409 thin film Substances 0.000 title claims description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 119
- 239000002184 metal Substances 0.000 claims abstract description 119
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 238000007772 electroless plating Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 266
- 238000009792 diffusion process Methods 0.000 claims description 127
- 230000002265 prevention Effects 0.000 claims description 64
- 230000002093 peripheral effect Effects 0.000 claims description 59
- 238000009713 electroplating Methods 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims 7
- 239000000463 material Substances 0.000 abstract description 25
- 238000004519 manufacturing process Methods 0.000 abstract description 21
- 230000009467 reduction Effects 0.000 abstract description 5
- 230000003449 preventive effect Effects 0.000 abstract 3
- 239000010949 copper Substances 0.000 description 276
- 229910052802 copper Inorganic materials 0.000 description 274
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 273
- 239000010410 layer Substances 0.000 description 213
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 230000008569 process Effects 0.000 description 18
- 238000005498 polishing Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910000365 copper sulfate Inorganic materials 0.000 description 3
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- TXUICONDJPYNPY-UHFFFAOYSA-N (1,10,13-trimethyl-3-oxo-4,5,6,7,8,9,11,12,14,15,16,17-dodecahydrocyclopenta[a]phenanthren-17-yl) heptanoate Chemical compound C1CC2CC(=O)C=C(C)C2(C)C2C1C1CCC(OC(=O)CCCCCC)C1(C)CC2 TXUICONDJPYNPY-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910021626 Tin(II) chloride Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- -1 copper halide Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- PIBWKRNGBLPSSY-UHFFFAOYSA-L palladium(II) chloride Chemical compound Cl[Pd]Cl PIBWKRNGBLPSSY-UHFFFAOYSA-L 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000006479 redox reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 235000011150 stannous chloride Nutrition 0.000 description 1
- 239000001119 stannous chloride Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】基体の大きさによらず、基体上に配線を選択的に形成することができ、また、配線の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる配線の形成方法を提供する。
【解決手段】絶縁基体１３上に金属拡散防止膜１４を形成する工程と、無電解メッキ法により、金属拡散防止膜１４上に金属シード層１８を選択的に形成する工程と、金属シード層１８上に、電解メッキ法により金属配線層２０を選択的に形成する工程と、金属配線層２０をマスクとして金属拡散防止膜１４をエッチングする工程と、を具備する。
【選択図】図４
【解決手段】絶縁基体１３上に金属拡散防止膜１４を形成する工程と、無電解メッキ法により、金属拡散防止膜１４上に金属シード層１８を選択的に形成する工程と、金属シード層１８上に、電解メッキ法により金属配線層２０を選択的に形成する工程と、金属配線層２０をマスクとして金属拡散防止膜１４をエッチングする工程と、を具備する。
【選択図】図４
Description
本発明は、液晶表示装置に代表される表示装置やＵＬＳＩに代表される半導体装置などに用いられる配線、配線の形成方法、配線構造体を備える薄膜トランジスタ、及び、配線或いは薄膜トランジスタを備える表示装置に関する。
近年のＬＳＩ、ＵＬＳＩに代表される半導体の分野における配線材料としては、従来用いられているアルミニウム（Ａｌ）を用いた配線よりも配線抵抗が低く、かつ、エレクトロマイグレーションやストレスマイグレーション等の耐性が高い銅（Ｃｕ）を用いた配線に関する検討が進められている。これは、集積度の向上による微細化の進展や、動作スピードの向上等が進んできているためである。
また、液晶表示装置等に代表される表示装置の分野においても、表示面積の拡大による配線長の増加や、駆動用ドライバ回路や画素内メモリと言った、様々な付加機能の取り込みによる周辺回路部分のモノリシック化等の要求がある。そのため、半導体分野と同様に低抵抗な配線の要求が高まってきている。
配線材料としての銅は、前述のように、従来の配線材料であるＡｌと比較して、低抵抗性、耐マイグレーション性に優れていることから、次世代の配線材料として期待されている。
しかしながら、従来の微細配線の形成に用いられてきたようなフォトリソグラフィー（photo-lithography）によるマスキングや反応性イオンエッチング法等の組み合わせでは、Ｃｕを用いた微細配線を形成するのは難しい。それは、銅のハロゲン化物は、蒸気圧が低い、すなわち、蒸発しにくいためである。つまり、銅を用いて微細配線を形成しようとした場合、上記のエッチングによって形成されるハロゲン化物を揮発させて除去するために、プロセス温度として２００〜３００℃でのエッチング処理が必要となる。よって、銅配線のエッチングによる微細加工は困難であった。
銅を用いた微細配線の形成手法としては、いわゆる、ダマシン法がある。この方法では、まず、基板上の絶縁膜に対して、あらかじめ所望の配線パターン形状の配線溝を形成する。スパッタ法等のＰＶＤ（Physical Vapor Deposition）、めっき法、或いは、有機金属材料を用いたＣＶＤ法（Chemical Vapor Deposition）等の各種手法により、前記配線溝を埋め込むようにして、銅薄膜を前記溝内部及び絶縁膜上に全面に渡って形成する。その後、ＣＭＰ(Chemical Mechanical Polishing)等の研磨法やエッチバック等を用いて、銅薄膜を埋め込まれた溝部分の上部端面まで除去する。これによって、銅薄膜を前記溝内部のみに残し、埋め込み型の銅配線パターンを形成する。
上述した従来のダマシン法を用いた配線の形成方法の一例について説明する。図１２（Ａ）〜図１２（Ｅ）は、従来のダマシン法を用いた配線の形成方法の一例を示す工程断面図である。
まず、ガラス等からなる基板１３１上に絶縁膜１３２を形成し、この絶縁膜１３２上に研磨停止膜１３３を形成する。この研磨停止膜１３３上にフォトレジスト膜（感光性樹脂膜）１３４を形成する。その後、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）を利用して、フォトレジスト膜１３４に、配線を形成する部分に対応する形状を有する溝（開口）１３５を形成する（図１２（Ａ）参照）。
次に、フォトレジスト膜１３４をマスクとして研磨停止膜１３３及び絶縁膜１３２をエッチングすることで、配線を形成する部分に対応する形状を有する溝１３６を形成する（図１２（Ｂ）参照）。
次に、溝１３６を設けた絶縁膜１３２及び研磨停止膜１３３上に銅拡散防止膜１３７及び銅シード層１３８を形成する（図１２（Ｃ）参照）。図１２（Ｃ）中符号１３９は、銅拡散防止膜１３７及び銅シード層１３８形成後の溝である。
次に、上述の各種手法のうちの１つを用いて、銅シード層１３８上に銅配線層１４０を形成する（図１２（Ｄ）参照）。
次に、研磨停止膜１３３上の銅配線層１４０、銅シード層１３８、及び銅拡散防止膜１３７を上記ＣＭＰ法を用いて、研磨停止膜１３３が露出するまで除去する。これにより、図１２（Ｅ）に示すように、銅配線層１４０を溝内部のみに残し、埋め込み型の銅配線パターンを形成する（例えば、特許文献１及び２参照。）。
特開２００１−１８９２９５号公報（段落０００４〜段落０００８、図１）
特開平１１−１３５５０４号公報（段落００１４〜段落００３９、図１〜図３）
しかしながら、上記の従来行われている種々の手法においては、以下に挙げるような課題がある。
まず、ＬＳＩ、ＵＬＳＩ等で盛んに検討されている上記ダマシン法については、配線を埋め込むための溝加工工程や、溝状の配線パターンや上下電極間を接続するビア形状を形成するための成膜工程、フォトリソグラフィー工程、エッチング工程、研磨停止膜の成膜工程が必要である。そのため、製造工程が複雑であり、製造コストが高くなってしまう。
また、配線抵抗を低減するために配線層厚を厚くする必要がある。このことから、アスペクト比の高い溝やビアホールを使用すると、銅の埋め込み性が劣化する問題がある。
また、銅薄膜を基板全面に成膜した後に、不要部分を除去するための上記ＣＭＰ工程等は、プロセスのスループットが悪いという問題がある。
さらに、ＬＳＩ、ＵＬＳＩを作製するための直径１２インチ程度のウエハサイズに対しては、大型のＣＭＰ装置が開発されている。これに対し、液晶表示装置等に代表される表示装置は、ＬＳＩ等の用途と比較してより大面積での平坦性等の精度が良好な研磨工程が必要となる。そのため、液晶表示装置等に代表される表示装置への適用に関しては、実用化が困難である。
さらに、液晶表示装置のような大型基板の場合は、配線として利用される銅薄膜部分はガラス基板の面積に比較して非常に小さい。そのため、上記ＣＭＰによる全面研磨やエッチング法による除去が可能であったとしても、成膜された銅薄膜の大部分は除去され、廃棄されることとなる。この結果、材料として高価な銅の利用効率は非常に悪くなるために、製品の価格が高くなる等の問題がある。
本発明は、基体の大きさによらず、基体上に配線或いは配線構造体を選択的に形成することができ、また、配線或いは配線構造体の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる配線、配線の形成方法、薄膜トランジスタ、及び表示装置を提供することを目的とする。
本発明の１つの形態に係る配線の形成方法は、絶縁基体上に金属拡散防止膜を形成する工程と、無電解メッキ法により、前記金属拡散防止膜上に金属シード層を選択的に形成する工程と、前記金属シード層上に、電解メッキ法により金属配線層を選択的に形成する工程と、前記金属配線層をマスクとして前記金属拡散防止膜をエッチングする工程と、を具備する。
本発明の配線の形成方法によれば、金属拡散防止膜上に、無電解メッキ法により選択的に金属シード層を形成することで、この金属シード層上に、電解メッキ法により金属配線層を選択的に形成することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
以下、図１、図４（Ａ）〜図４（Ｆ）、及び図５を参照して本発明の実施の形態１を説明する。
以下、図１、図４（Ａ）〜図４（Ｆ）、及び図５を参照して本発明の実施の形態１を説明する。
図４（Ａ）〜図４（Ｆ）は、本発明の実施の形態１の配線の形成方法を工程順に説明するための工程断面図である。
本実施の形態１は、銅拡散防止膜と銅シード層と銅配線層から成る配線、及び、無電解メッキ法と電解メッキ法とを組み合わせることにより基体上に選択的に形成された配線の形成方法に関するものである。
まず、ＰＥ−ＣＶＤ法（Plasma-Enhanced Chemical Vapor Deposition）により、下地の絶縁膜１２としての酸化シリコン膜（ＳｉＯ２膜）をガラス等からなる基板１１上（上面上）に堆積させる。その後、銅拡散防止膜１４として窒化タンタル膜（ＴａＮ膜）をスパッタ法により成膜する（図４（Ａ）参照）。これは、スパッタリングガスとしてアルゴンガスと窒素ガスとをそれぞれ７ｓｃｃｍ、３ｓｃｃｍで流しながら、ターゲットにタンタルを使用することにより実現可能である。あるいは、銅拡散防止膜１４として、窒化タンタル膜の代わりに、タンタル膜（Ｔａ膜）をスパッタ法により成膜してもよい。これは、スパッタリングガスとしてアルゴンガスを１０ｓｃｃｍで流しながら、ターゲットにタンタルを使用することにより実現可能である。さらに、銅拡散防止膜１４としては、この他、ＴｉＮ膜、ＴａＳｉＮ膜、ＷＳｉＮ膜などが使用可能である。本実施の形態１では、ガラス等からなる絶縁基板１１と下地絶縁膜１２を合わせて絶縁基体１３としている。すなわち、絶縁基体１３は、基板１１とこの基板１１上に設けられた下地絶縁膜１２とを有する。
なお、絶縁基体１３は、絶縁基板１３とこの基板１３上に設けられた下地絶縁膜１２とを有するものに限定されない。絶縁基体１３は、少なくとも配線が設けられる領域が絶縁性であるものであればよい。したがって、絶縁基体１３は、例えば、導電性基板とこの基板上に設けられた下地絶縁膜１２とを有するものとしてもよい。
前述のように、従来の銅配線の形成に用いられるダマシン法では、銅拡散防止膜の成膜前にＣＭＰ（Chemical Mechanical Polishing）のための研磨停止膜（図１２（Ａ）の１３３）の成膜、及び配線を埋め込むための溝（図１２（Ｂ）の１３６）を形成するエッチング工程が必要であるが、本実施の形態１ではこれらの工程は必要ではない。したがって、本実施の形態１では工程数を削減することができ、したがって製造コストの削減を行うことができる。
次に、銅拡散防止膜１４の表面の有機物及びパーティクルの除去のために、銅拡散防止膜１４が形成された絶縁基体１３にアセトンを用いた超音波洗浄を施す。その後、銅拡散防止膜１４の表面酸化膜を除去するために、銅拡散防止膜１４が形成された絶縁基体１３に濃度５％のフッ化水素酸溶液を用いた洗浄を施す。そして、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）を利用して、配線を形成しない箇所にのみ、銅拡散防止膜１４が形成された絶縁基体１３にフォトレジスト膜（感光性樹脂膜）１５をパターニングする。すなわち、銅拡散防止膜１４の上（上面１４ａ上）に、フォトレジスト膜１５を形成した後、ＰＥＰによりフォトレジスト膜１５に、配線を形成する部分に対応する形状を有する溝、つまり、銅シード層１８を形成する領域（予め定められた配線形成領域）に対応する形状の溝１６を形成する（図４（Ｂ）参照）。
次に、基板１７（図４（Ｂ）参照）を塩化第１スズ溶液に浸漬して、露出された銅拡散防止膜１４の表面（上面１４ａの露出領域）に第１スズイオン（Ｓｎ２＋）を付着させる。その後、基板１７を塩化パラジウム溶液に浸漬して、露出された銅拡散防止膜１４上に、無電解銅メッキ反応において触媒として作用するＰｄを析出させる。このとき、基板１７の表面では、
Ｓｎ２＋＋Ｐｄ２＋→Ｓｎ４＋＋Ｐｄ
という酸化還元反応が起こる。そして、銅拡散防止膜１４の表面に残留しているＳｎ２＋及びＳｎ４＋を除去するため、基板１７を硫酸により洗浄する。その後、基板１７を無電解銅メッキ溶液に浸漬し、銅拡散防止膜１４が露出している箇所にのみ選択的に銅からなる銅シード層１８を成膜して基板１９を形成する（図４（Ｃ）参照）。
Ｓｎ２＋＋Ｐｄ２＋→Ｓｎ４＋＋Ｐｄ
という酸化還元反応が起こる。そして、銅拡散防止膜１４の表面に残留しているＳｎ２＋及びＳｎ４＋を除去するため、基板１７を硫酸により洗浄する。その後、基板１７を無電解銅メッキ溶液に浸漬し、銅拡散防止膜１４が露出している箇所にのみ選択的に銅からなる銅シード層１８を成膜して基板１９を形成する（図４（Ｃ）参照）。
次に、銅シード層１８を形成した基板１７を、純水を用いて洗浄及び乾燥させる。その後、有機溶剤を用いて、銅シード層１８を形成した基板１７からフォトレジスト膜１５を除去する（図４（Ｄ）参照）。そして、銅シード層１８を形成した基板１７を真空中において４００℃、１０分間のアニールを行う。
アニールの結果、銅シード層１８の結晶粒径が増大し、表面粗さ（凹凸）が増大し、比抵抗が低減し、そして膜応力が低減した。
図５に、銅シード層１８の膜応力のアニールによる変化を示す。
銅シード層１８上に電解メッキ法により成膜する薄膜の膜応力は、下地のシード層の膜応力を反映する。そのため、この銅シード層１８の膜応力を低減させて、その上に電解メッキ法により配線材料例えば銅膜を成膜する。この結果、銅配線層２０の膜応力が低減される。これにより、銅配線層２０の形成時に発生する銅拡散防止膜１４に対する銅配線層２０の膜剥がれを抑制することが可能となる。
銅シード層１８上に電解メッキ法により成膜する薄膜の膜応力は、下地のシード層の膜応力を反映する。そのため、この銅シード層１８の膜応力を低減させて、その上に電解メッキ法により配線材料例えば銅膜を成膜する。この結果、銅配線層２０の膜応力が低減される。これにより、銅配線層２０の形成時に発生する銅拡散防止膜１４に対する銅配線層２０の膜剥がれを抑制することが可能となる。
アニール後の基板１９に対する表面酸化膜除去のため、基板１９を濃度５％のフッ化水素酸溶液を用いて洗浄する。その後、基板１９をカソードにするとともに電解メッキ槽内に設けられた白金電極（図示せず）をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法により電解メッキを行う。これにより、銅シード層１８の表面上には銅配線層２０が成膜される（図４（Ｅ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、銅拡散防止膜１４上（上面１４ａ上）には銅配線層２０は堆積せず、銅シード層１８上（銅シード層１８上面１８ａ上及び周面１８ｂ上）に選択的に銅配線層２０を成膜できる。このように、本実施の形態１では、ＣＭＰを用いることなく基体１３上に選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。
電解メッキ処理の終了後、銅配線層２０を成膜した基板１９を、純水を用いて洗浄及び乾燥させる。その後、銅配線層２０をマスクとしてＲＩＥ法（Reactive Ion Etching）により銅拡散防止膜１４のエッチングを行い、配線部以外の箇所の銅拡散防止膜１４を除去する（図４（Ｆ）参照）。
以上で配線層材料として銅を用いた配線が完成する。その構造は、図４（Ｆ）に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０の側部と銅拡散防止膜１４の側部の位置が揃っているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有している。金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂと同一面上となる周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。
このように、本実施の形態１では、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。
なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が５０ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。
図１は本実施の形態１の配線の構造を示す断面図である（図４（Ｆ）と同じ）。
本実施の形態１の配線は、図１に示すように、絶縁基体１３上に設けられた配線であって、絶縁基体１３内に埋め込まれることなく（溝を形成することなく）絶縁基体１３上に設けられた金属拡散防止膜としての銅拡散防止膜１４と、この銅拡散防止膜１４上に設けられた金属シード層としての銅シード層１８と、この銅シード層１８上に設けられた金属配線層としての銅配線層２０とからなる３層構造を有している。
本実施の形態１の配線は、図１に示すように、絶縁基体１３上に設けられた配線であって、絶縁基体１３内に埋め込まれることなく（溝を形成することなく）絶縁基体１３上に設けられた金属拡散防止膜としての銅拡散防止膜１４と、この銅拡散防止膜１４上に設けられた金属シード層としての銅シード層１８と、この銅シード層１８上に設けられた金属配線層としての銅配線層２０とからなる３層構造を有している。
また、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側部には銅配線層２０が成膜しておらず、銅配線層２０の側部と銅拡散防止膜１４の側部の位置が揃っている構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有しており、金属配線層としての銅配線層２０は、銅シード層１８の周面１８ｂ上に形成される周部を有しているとともに銅拡散防止膜１４の周面１４ｂと同一面上となる周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。
また、本実施の形態１の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、電解メッキ法により、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に銅配線層２０を選択的に形成する工程と、銅配線層２０をマスクとして銅拡散防止膜１４をエッチングする工程と、を具備している。さらに、銅シード層１８を形成した後に、アニールを行って銅シード層１８の膜応力を低下させる工程をさらに具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。
すなわち、この実施の形態１によれば、配線基板上に予め定められた配線パターンに相当する金属シード層のパターンを形成する。この金属シード層上に金属配線層を電解メッキにより形成して配線を得ることができる。
本実施の形態１の配線の形成方法によれば、無電解メッキ法と電解メッキ法とを組み合わせることにより、従来のダマシン法のようにＣＭＰを用いることなく、配線を選択的に形成することが可能となる。また、ＣＭＰが困難であるような大きさの基体に対しても、低抵抗配線材料の銅等からなる配線の選択的な形成が実現できる。さらに、ＣＭＰを用いることなく基体上に選択的に配線を形成することができる、すなわち、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。また、ＣＭＰのための研磨停止膜の成膜工程や配線を埋め込むための溝形成工程が本実施の形態１では不要である。よって、製造工程数が減少するため、製造コストの削減を実現できる。
以上のように、本実施の形態によれば、基体１３の大きさによらず、基体１３上に配線或いは配線構造体を選択的に形成することができ、また、配線或いは配線構造体の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる配線及び配線の形成方法が得られる。
実施の形態２
以下、図２及び図６（Ａ）〜図６（Ｆ）を参照して本発明の実施の形態２を説明する。
以下、図２及び図６（Ａ）〜図６（Ｆ）を参照して本発明の実施の形態２を説明する。
図６（Ａ）〜図６（Ｆ）は、本発明の実施の形態２の配線の形成方法を示す工程断面図である。
本実施の形態２も、無電解メッキ法と電解メッキ法とを組み合わせることにより、銅拡散防止膜と銅シード層と銅配線層から成る配線を基体上に選択的に形成する方法に関するものである。
上記実施の形態１の図４（Ａ）における基板１１上への下地の絶縁膜１２及び銅拡散防止膜１４の成膜から、図４（Ｄ）における銅シード層１８の成膜及びアニールまでは、本実施の形態２の図６（Ａ）〜図６（Ｄ）と全く同様なので、説明を省略する。
図６（Ｄ）に示すように、銅シード層１８を成膜して、アニールを行った後、銅シード層１８をマスクとしてＲＩＥ法により銅拡散防止膜１４のエッチングを行う。これにより、配線部以外の箇所の銅拡散防止膜１４を除去する（図６（Ｅ）参照）。
表面酸化膜除去のため、エッチング後の基板２１に対して、濃度５％のフッ化水素酸溶液を用いて洗浄を行う。その後、基板２１をカソードにするとともに白金電極をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法を行う。これにより、銅配線層２０が成膜される（図６（Ｆ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、下地絶縁膜１２上及び銅拡散防止膜１４上（周面１４ｂ上）には銅配線層２０は堆積せず、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に選択的に銅配線層２０を成膜できる（図６（Ｆ）参照）。このように、本実施の形態２では、基体１３上において選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。電解メッキ処理の終了後、銅配線層２０を成膜した基板２１を、純水を用いて洗浄し、乾燥を行う。
以上で配線層材料として銅を用いた配線が完成する。その構造は、図６（Ｆ）に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０の側部が銅拡散防止膜１４の側部より張り出しているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有している。金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂよりも外側に向かって張り出している周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。
このように、本実施の形態２においても、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。
なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が５０ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。
図２は本実施の形態２の配線の構造を示す断面図である（図６（Ｆ）と同じ）。
本実施の形態２の配線は、図２に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側部には銅配線層２０が成膜しておらず、銅配線層２０の側部が銅拡散防止膜１４の側部より張り出している構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有しており、金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂよりも外側に向かって張り出している周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。
本実施の形態２の配線は、図２に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側部には銅配線層２０が成膜しておらず、銅配線層２０の側部が銅拡散防止膜１４の側部より張り出している構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有しており、金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂよりも外側に向かって張り出している周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。
また、本実施の形態２の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、銅シード層１８をマスクとして銅拡散防止膜１４をエッチングする工程と、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に、電解メッキ法により金属配線層を選択的に形成する工程と、を具備している。さらに、銅シード層１８を形成した後に、アニールを行って銅シード層１８の膜応力を低下させる工程をさらに具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。
本実施の形態２によれば、実施の形態１と同様の効果が得られる。
実施の形態３
以下、図３、及び図７（Ａ）〜図７（Ｄ）を参照して本発明の実施の形態３を説明する。
以下、図３、及び図７（Ａ）〜図７（Ｄ）を参照して本発明の実施の形態３を説明する。
図７（Ａ）〜図７（Ｄ）は、本発明の実施の形態３の配線の形成方法を示す工程断面図である。
本実施の形態３も、無電解メッキ法と電解メッキ法とを組み合わせることにより、銅拡散防止膜と銅シード層と銅配線層から成る配線を基体上に選択的に形成する方法に関するものである。
上記実施の形態２の図６（Ａ）における基板１１上への下地の絶縁膜１２及び銅拡散防止膜１４の成膜から、図６（Ｃ）における銅シード層１８の成膜までは、本実施の形態３と全く同様なので、説明を省略する。
図７（Ａ）に示すように、銅シード層１８を成膜した後、表面酸化膜除去のため、銅シード層１８を形成した基板に対して、濃度５％のフッ化水素酸溶液を用いて洗浄を行う。その後、この基板をカソードにするとともに白金電極をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法を行う。これにより、銅配線層２０を成膜される（図７（Ｂ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、フォトレジスト膜１５上（上面上）には銅配線層２０は堆積せず、銅シード層１８上（上面１８ａ）上に選択的に銅配線層２０が成膜できる。このように、本実施の形態３では、基体１３上において選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。電解メッキ処理の終了後、銅シード層１８及び銅配線層２０を成膜した基板を、純水を用いて洗浄し、乾燥を行う。その後、フォトレジスト膜１５を除去する（図７（Ｃ）参照）。次いで、銅配線層２０をマスクとしてＲＩＥ法により銅拡散防止膜１４のエッチングを行い、配線部以外の箇所の銅拡散防止膜１４を除去する（図７（Ｄ）参照）。
以上で配線層材料として銅を用いた配線が完成する。その構造は、図７（Ｄ）に示すように、銅配線層２０が銅シード層１８の上部に堆積しており、銅シード層１８と銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０と銅シード層１８と銅拡散防止膜１４の側面が基板１１に対して垂直であり、その面が揃っているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、上面１４ａと外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１８ａと外部に露出する周面１８ｂとを有して、銅拡散防止膜１４の上面１４ａ上に堆積している。金配線層としての銅配線層２０は、外部に露出する上面２０ａと外部に露出する周面２０ｂとを有して、銅シート層１８の上面１８ａ上に堆積している。そして、銅配線層２０の周面２０ｂと銅シード層１８の周面１８ｂと銅拡散防止膜１４の周面１４ｂとが同一面上に位置している。このように、配線の周面が垂直であることから、配線線幅の制御が容易となる。したがって、本実施の形態３の配線は微細パターンを作成する際に有利となる。
このように、本実施の形態３においても、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。
なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が１００ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。
図３は本実施の形態３の配線の構造を示す断面図である（図７（Ｄ）と同じ）。
本実施の形態３の配線は、図３に示すように、銅配線層２０が銅シード層１８の上部に堆積しており、銅シード層１８の側部と銅拡散防止膜１４の側部には銅が堆積しておらず、銅配線層２０と銅シード層１８と銅拡散防止膜１４の側部の位置が揃っている構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと外部に露出する周面１８ｂとを有しており、金属配線層としての銅配線層２０は、外部に露出する周面２０ｂを有して銅シード層１８の上面１８ａ上に堆積しており、かつ、銅配線層２０の周面２０ｂと銅シード層１８の周面１８ｂと銅拡散防止膜１４の周面１４ｂとが同一面上に位置している。
また、本実施の形態３の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、電解メッキ法により、銅シード層１８上（上面１８ａ上）に銅配線層２０を選択的に形成する工程と、銅配線層２０をマスクとして銅拡散防止膜１４をエッチングする工程と、を具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。
実施の形態４
本発明の実施の形態４では、表示装置としての液晶表示装置に適用した例について説明する。図８及び図９は、表示装置としてのアクティブマトリックス型の液晶表示装置５１を示している。この液晶表示装置５１は、一対の絶縁基板としての一対の基板５２，１１、液晶層５４、アンダーコート膜３１、画素電極５６、走査配線５７、信号配線５８、対向電極５９、薄膜トランジスタ（以下、ＴＦＴという）６０、走査線駆動回路６１、信号線駆動回路６２、コントローラ６３等を備えている。
本発明の実施の形態４では、表示装置としての液晶表示装置に適用した例について説明する。図８及び図９は、表示装置としてのアクティブマトリックス型の液晶表示装置５１を示している。この液晶表示装置５１は、一対の絶縁基板としての一対の基板５２，１１、液晶層５４、アンダーコート膜３１、画素電極５６、走査配線５７、信号配線５８、対向電極５９、薄膜トランジスタ（以下、ＴＦＴという）６０、走査線駆動回路６１、信号線駆動回路６２、コントローラ６３等を備えている。
一対の透明基板５２，１１としては、例えば一対のガラス板を用いることができる。これら基板５２，１１は、図示しない枠状のシール材を介して接合されている。液晶層５４は、一対の透明基板５２，１１の間の前記シール材により囲まれた領域に設けられている。
アンダーコート膜３１、行方向及び列方向にマトリックス状に設けられた複数の画素電極５６、複数の画素電極５６と夫々電気的に接続された複数のＴＦＴ６０、複数のＴＦＴ６０と電気的に接続された走査配線５７、及び複数のＴＦＴ６０と電気的に接続された信号配線５８は、一対の透明基板５２，１１のうちの一方の透明基板、例えば後側（図９において下側）の透明基板１１の内面に設けられている。
アンダーコート膜３１としては、例えば窒化シリコン（ＳｉＮｘ）等を用いることができる。画素電極５６は、例えばＩＴＯ等からなる。走査配線５７は、画素電極５６の行方向（図８において左右方向）に夫々沿わせて設けられている。これら走査配線５７の一端は夫々走査線駆動回路６１と電気的に接続されている。
一方、信号配線５８は、画素電極５６の列方向（図８において上下方向）に夫々沿わせて設けられている。これら信号配線５８の一端は夫々信号線駆動回路６２と電気的に接続されている。
走査線駆動回路６１および信号線駆動回路６２は各々コントローラ６３に接続されている。コントローラ６３は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖpix、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。
ＴＦＴ６０としては、例えば、ＭＯＳ構造ｎ型ＴＦＴ（トップゲート型のポリシリコンＴＦＴ）が用いられている。このＴＦＴ６０は、半導体層３３、ゲート絶縁膜３４、ゲート電極３５、ソース電極（図示せず）、及びドレイン電極（図示せず）等を備えている。
詳しくは、アンダーコート膜３１上には、チャネル領域３９ａと、このチャネル領域３９ａの両側に設けられたソース領域３９ｂ及びドレイン領域３９ｃを有する半導体層（ポリシリコン膜）３３が設けられている。ゲート絶縁膜３４は、半導体層３３及びアンダーコート膜３１を覆うように設けられている。このゲート絶縁膜３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。ゲート絶縁膜３４上には、チャネル領域３９ａと対向するようにゲート電極３５が設けられている。なお、ゲート電極３５及びゲート絶縁膜３４を覆うように、層間絶縁層をさらに設けても良い。
ゲート絶縁膜３４は、ソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃを半導体層３３のソース領域３９ｂ及びドレイン領域３９ｃと電気的に接続させるためのコンタクトホール３６を有している。ソース電極及びドレイン電極は、ソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃと一体に形成することができる。なお、ソース電極、ドレイン電極、及びこれら電極に夫々つながる配線３７ｂ，３７ｃを覆うようにパシベーション膜をさらに設けても良い。
他方の透明基板である前側（図９において上側）の透明基板５２の内面には、複数の画素電極５６に対向する一枚膜状の透明な対向電極５９が設けられている。対向電極５９は、例えばＩＴＯ等の透明電極からなる。また、透明基板５２の内面には、複数の画素電極５６と対向電極５９とが互いに対向する複数の画素領域に対応させてカラーフィルタを設けてもよい。さらに、透明基板５２の内面には、前記画素領域の間の領域に対応させて遮光膜を設けてもよい。
一対の透明基板５２，１１の外側には、図示しない偏光板が設けられている。また、液晶表示装置５１を透過型とする場合、後側の透明基板１１の後方に図示しない面光源が設けられている。なお、液晶表示装置５１は、反射型或いは半透過反射型であってもよい。
図１０（Ａ）〜図１０（Ｆ）は、本発明の実施の形態４のＭＯＳ構造ｎ型ＴＦＴ６０の形成方法を示す工程断面図である。
まず、ガラス等からなる基板１１上にＰＥ−ＣＶＤ法により、不純物の拡散を防ぐアンダーコート膜３１を堆積させた後、その上に活性層となるアモルファスシリコン膜３２を堆積させる。次に、アンダーコート膜３１及びアモルファスシリコン膜３２を積層させた基板１１を５００℃でアニールすることでアモルファスシリコン膜３２中の水素を脱離させる（図１０（Ａ）参照）。
そして、ＥＬＡ（Excimer Laser Anneal）法により、アモルファスシリコン膜３２（図１０（Ａ）参照）をポリシリコン膜３３に再結晶化し、ＰＥＰによりレジストコートする。その後、ＣＤＥ（Chemical Dry Etching）法を用いてポリシリコン膜３３をアイランド状に加工する（図１０（Ｂ）参照）。その後、ＰＥ−ＣＶＤ法によりゲート絶縁膜３４を形成する（図１０（Ｃ）参照）。なお、本実施の形態４では、ガラス等からなる基板１１、アンダーコート膜３１、半導体層３３、及びゲート絶縁膜３４とを合わせて絶縁基体１３としている。すなわち、絶縁基体１３は、絶縁基板１１、アンダーコート膜３１、半導体層３３、及びゲート絶縁膜３４を有している。
その後、図１０（Ｄ）に示すように、銅拡散防止膜１４を成膜した後、ＰＥＰによりレジストコートして、無電解メッキ法により銅シード層１８を選択的に形成する。レジスト膜を除去した後、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に低濃度に注入する（ドーズ量３．０×１０１３／ｃｍ２、加速電圧１０ｋｅＶ）。このとき、打ち込まれたリンが銅拡散防止膜１４を透過するのに対し、銅シード層１８は透過しないことから、ポリシリコン膜３３の銅シード層１８の真下に位置する部分にはリンが注入されない。リンが注入された部分は低濃度不純物領域（ＬＤＤ（Lightly Doped Drain）領域３８（図１０（Ｅ）参照））となる。
その後、図１０（Ｅ）に示すように、電界メッキ法により、銅シード層１８上に銅配線層２０を選択的に成膜する。その後、銅配線層２０をマスクとして。銅拡散防止膜１４のエッチングを行う。このような上記実施の形態１で示した通りの方法によって、ゲート電極３５が形成される。このようにすることにより、銅拡散防止膜１４と銅シード層１８と銅配線層２０からなる３層構造を有する配線構造体としてのゲート電極３５が得られる。なお、走査配線５７は、ゲート電極３５の形成時にこのゲート電極３５と一体に形成してもよい。これにより、走査配線５７もまた、銅拡散防止膜１４と銅シード層１８と銅配線層２０からなる３層構造を有する配線とすることができる。
その後、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に高濃度に注入する（ドーズ量２．５×１０１５／ｃｍ２、加速電圧７０ｋｅＶ）。このとき、ポリシリコン膜３３の銅配線層２０の真下に位置する部分にはリンが注入されない。また、その他の部分は高濃度不純物領域（ソース領域３９ｂ及びドレイン領域３９ｃ）となり、ＬＤＤ構造ができ上がる。ＬＤＤ構造の形成に際して、従来はフォトリソグラフを用いているため、１μｍ以下での位置制御が困難であるが、本発明による配線を用いると、銅配線層２０の膜厚によって位置制御が可能なことから０．１μｍ単位での制御が可能となり、微細パターンを実現できる。また、注入された不純物は５００℃でアニールすることで十分に活性化される。
次に、ＰＥＰによりレジストコートした後、ゲート絶縁膜３４をエッチングすることでコンタクトホール３６をポリシリコン膜３３の表面まで開口させる。さらに、ＡｌＮｄ／Ｍｏのように２層構造からなるソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃをスパッタ法により成膜した後、ＰＥＰによりレジストコートし、エッチングし加工する（図１０（Ｆ）参照）。その後、ソース電極及びドレイン電極を形成する。なお、ソース電極及びドレイン電極は、配線３７ｂ，３７ｃと一体に形成してもよい。さらに、信号配線５８は、ソース電極及びドレイン電極のうちの一方の電極と一体に形成することができる。
以上のような工程でＭＯＳ構造ｎ型ＴＦＴが形成される。なお、成膜した各膜の膜厚は、アンダーコート膜３１が１５０ｎｍ、アモルファスシリコン膜３２が５０ｎｍ、ゲート絶縁膜３４が１３５ｎｍ、ゲート電極３５が５００ｎｍ、配線３７のＡｌＮｄ／Ｍｏ膜が６４０／５０ｎｍである。
上述のように、本実施の形態４のＴＦＴ６０は、チャネル領域３９ａと、このチャネル領域３９ａの両側に設けられたソース領域３９ｂ及びドレイン領域３９ｃとを有する半導体層３３と、半導体層３３上に設けられたゲート絶縁膜３４と、チャネル領域３９ａと対向するようにゲート絶縁膜３４上に設けられたゲート電極３５と、ソース領域３９ｂと電気的に接続するソース電極と、ドレイン領域３９ｃと電気的に接続するドレイン電極と、を具備するＴＦＴ６０であって、ゲート電極３５が、ゲート絶縁膜３４内（絶縁基体１３内）に埋め込まれることなくゲート絶縁膜３４上（絶縁基体１３上）に設けられた金属拡散防止膜としての銅拡散防止膜１４と、銅拡散防止膜１４上に設けられた金属シード層としての銅シード層１８と、銅シード層１８上に設けられた銅配線層２０とからなる３層構造を有している。したがって、ゲート電極３５を形成する工程を利用して、ゲート電極３５の形成とともにＬＤＤ構造を形成することができる。よって、ＬＤＤ構造を形成するためのＰＥＰ工程を削減でき、低コスト化が図れる。また、ＬＤＤ領域の位置の制御性が向上するので、パターンのさらなる微細化が可能である。しかも、ゲート絶縁膜３４に溝を形成したり、溝を有するゲート絶縁膜３４とは別の絶縁膜を形成したりすることなく、ゲート絶縁膜３４上にゲート電極３５を選択的に形成することができる。よって、配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。
また、本実施の形態４の液晶表示装置５１は、マトリックス状に設けられた複数のＴＦＴを具備する表示装置であって、前記ＴＦＴの各々を、上述したＴＦＴ６０としている。したがって、ゲート絶縁膜３４上にゲート電極３５を選択的に形成することができる。よって配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。
以上のように、本実施の形態によれば、基体１３の大きさによらず、基体１３上に配線或いは配線構造体３５を選択的に形成することができ、また、配線或いは配線構造体３５の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる薄膜トランジスタ及び表示装置が得られる。
なお、本実施の形態４の表示装置が備えるＴＦＴ６０は、上述したＴＦＴ６０に限定されない。例えば、本実施の形態５にて説明するＴＦＴ６０を適用してもよい。
実施の形態５
図１１（Ａ）〜図１１（Ｆ）は、本発明の実施の形態５のＭＯＳ構造ｎ型ＴＦＴの形成方法を示す工程断面図である。
図１１（Ａ）〜図１１（Ｆ）は、本発明の実施の形態５のＭＯＳ構造ｎ型ＴＦＴの形成方法を示す工程断面図である。
上記実施の形態４の図１０（Ａ）における基板１１へのアンダーコート膜３１及びアモルファスシリコン膜３２の成膜から、図１０（Ｃ）におけるゲート絶縁膜３４の成膜までは全く同様なので、説明を省略する。
ゲート絶縁膜３４を成膜する（図１１（Ｃ）参照）。その後、銅拡散防止膜１４を成膜する。さらに、ＰＥＰによりレジストコートして、無電解メッキ法により銅シード層１８を選択的に形成する。その後、レジスト膜を除去し、銅シード層１８をマスクとして銅拡散防止膜１４のエッチングを行い。その後、電解メッキ法により銅配線層２０を銅シード層１８上に選択的に成膜する。このような上記実施の形態２で示した通りの方法によって、ゲート電極３５が形成される（図１１（Ｄ）参照）。
その後、図１１（Ｅ）に示すように、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に注入する（ドーズ量２．５×１０１５／ｃｍ２、加速電圧７０ｋｅＶ）。このとき、ポリシリコン膜３３の銅配線層２０の側部が銅拡散防止膜１４の側部より張り出している箇所の真下に位置する部分にはリンが注入されず、高抵抗領域となる。注入された不純物は、５００℃でアニールすることで十分に活性化させることができる。このようにすることにより、ソース領域３９ｂ及びドレイン領域３９ｃとＬＤＤ領域とを備える構造体が１回のドーピング処理で形成される。
すなわち、本実施形態では、従来２回のイオンドーピング処理で形成していた構造体と同程度にリーク電流を抑制できる構造体を１回のドーピング処理で形成することができる。また、ソース領域３９ｂ及びドレイン領域３９ｃとＬＤＤ領域とを同時に形成することができるので、製造工程数を削減させることができる。
次に、図９（Ｆ）に示すように、ＰＥＰによりレジストコートした後、ゲート絶縁膜３４をエッチングすることでコンタクトホール３６をポリシリコン膜３３の表面まで開口させる。さらに、ＡｌＮｄ／Ｍｏのように２層構造からなるソース及びドレイン電極につながる配線３７ｂ、３７ｃをスパッタ法により成膜した後、ＰＥＰによりレジストコートし、エッチングし加工する。
以上のような工程でＭＯＳ構造ｎ型ＴＦＴが形成される。なお、成膜した各膜の膜厚は、アンダーコート膜３１が１５０ｎｍ、アモルファスシリコン膜３２が５０ｎｍ、ゲート絶縁膜３４が１３５ｎｍ、ゲート電極３５が５００ｎｍ、配線３７のＡｌＮｄ／Ｍｏ膜が６４０／５０ｎｍである。本実施の形態５によれば、実施の形態４と同様の効果が得られる。
以上本発明を実施の形態１〜５に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、上記実施の形態１〜５では、配線の材料として銅を用いたが、これに限定されず、銅を含む合金やその他の金属の配線に適用してもよい。
本発明は、トップゲート型のＴＦＴ６０が備えるゲート電極３５に適用することで、ＬＤＤ構造或いはＬＤＤ構造と同等の効果を持つ構造を位置制御が良好な状態で形成することができる。また、ＬＤＤ構造を形成するためのＰＥＰ工程を削減させることができる。しかしながら、本発明は、トップゲート型のＴＦＴ６０が備えるゲート電極３５に限定されるものではない。本発明は、ソース電極、ドレイン電極、これらにつながる配線３７ｂ，３７ｃ、走査配線５７、或いは信号配線５８等に適用してもよい。ソース電極、ドレイン電極、これらにつながる配線３７ｂ，３７ｃ、走査配線５７、或いは信号配線５８を、金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造とすることで、これら配線又は配線構造体を選択的に形成することができる。また、配線又は配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。
また、本発明は、液晶表示装置に限定されるものではなく、有機ＥＬ装置或いは無機ＥＬ装置等の表示装置にも適用することができる。
１１…基板、 １２…下地絶縁膜、 １３…絶縁基体、 １４…金属拡散防止膜（銅拡散防止膜）、 １４ｂ…（金属拡散防止膜の）周面、 １５…マスク（フォトレジスト膜）、 １６…溝、 １８…金属シード層（銅シード層）、 １８ａ…（金属シード層の）上面、 １８ｂ…（金属シード層の）周面、 ２０…金属配線層（銅配線層）、 ２０ｂ…（金属配線層の）周面、 ３３…半導体層、 ３９ａ…チャネル領域、 ３９ｂ…ソース領域、 ３９ｃ…ドレイン領域、 ３４…ゲート絶縁膜、 ３５…ゲート電極、 ５１…表示装置（液晶表示装置）、 ５７…走査配線、 ５８…信号配線、 ６０…薄膜トランジスタ、
Claims (14)
- 絶縁基体上に設けられた配線であって、
前記絶縁基体内に埋め込まれることなく前記絶縁基体上に設けられた金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造を有することを特徴とする配線。 - 前記金属拡散防止膜は、外部に露出する周面を有しており、前記金属シード層は、上面と周面とを有しており、前記金属配線層は、前記金属シード層の周面上に形成される周部を有しているとともに前記金属拡散防止膜の周面と同一面上となる周面を有して、前記金属シード層の上面と周面とを囲んでいることを特徴とする請求項１に記載の配線。
- 前記金属拡散防止膜は、外部に露出する周面を有しており、前記金属シード層は、上面と周面とを有しており、前記金属配線層は、前記金属拡散防止膜の周面よりも外側に向かって張り出している周面を有して、前記金属シード層の上面と周面とを囲んでいることを特徴とする請求項１に記載の配線。
- 前記金属拡散防止膜は、外部に露出する周面を有しており、前記金属シード層は、上面と外部に露出する周面とを有しており、前記金属配線層は、外部に露出する周面を有して、前記金属シード層の前記上面上に堆積しており、かつ、前記金属配線層の周面と前記金属シード層の周面と前記金属拡散防止膜の周面とが同一面上に位置していることを特徴とする請求項１に記載の配線。
- 絶縁基体上に金属拡散防止膜を形成する工程と、
前記金属拡散防止膜上に金属シード層を選択的に形成する工程と、
電解メッキ法により、前記金属シード層上に金属配線層を選択的に形成する工程と、を具備することを特徴とする配線の形成方法。 - 絶縁基体上に金属拡散防止膜を形成する工程と、
無電解メッキ法により、前記金属拡散防止膜上に金属シード層を選択的に形成する工程と、
電解メッキ法により、前記金属シード層上に金属配線層を選択的に形成する工程と、
前記金属配線層をマスクとして前記金属拡散防止膜をエッチングする工程と、を具備することを特徴とする配線の形成方法。 - 絶縁基体上に金属拡散防止膜を形成する工程と、
無電解メッキ法により、前記金属拡散防止膜上に金属シード層を選択的に形成する工程と、
前記金属シード層をマスクとして前記金属拡散防止膜をエッチングする工程と、
電解メッキ法により、前記金属シード層上に金属配線層を選択的に形成する工程と、を具備することを特徴とする配線の形成方法。 - 前記絶縁基体が、基板とこの基板上に設けられた下地絶縁膜とを有することを特徴とする請求項５〜７のいずれか１項に記載の配線の形成方法。
- 前記金属シード層を形成した後に、アニールを行って前記金属シード層の膜応力を低下させる工程をさらに具備することを特徴とする請求項５〜７のいずれか１項に記載の配線の形成方法。
- 無電解メッキ法により前記金属拡散防止膜上に金属シード層を選択的に形成する工程は、感光性樹脂からなり、かつ、前記金属シード層を形成する領域に対応する形状の溝を有するマスクを用いて、無電解メッキ法により前記溝から露出する前記金属拡散防止膜上に前記金属シード層を形成する工程であることを特徴とする請求項５〜７のいずれか１項に記載の配線の形成方法。
- 半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を具備する薄膜トランジスタであって、
前記ゲート電極が、前記ゲート絶縁膜内に埋め込まれることなく前記ゲート絶縁膜上に設けられた金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造を有していることを特徴とする薄膜トランジスタ。 - チャネル領域と、このチャネル領域の両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記チャネル領域と対向するように前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域と電気的に接続するソース電極と、
前記ドレイン領域と電気的に接続するドレイン電極と、を具備する薄膜トランジスタであって、
ゲート電極、ソース電極、及びドレイン電極のうちの少なくとも１つが、金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造を有している薄膜トランジスタ。 - マトリックス状に設けられた複数の薄膜トランジスタを具備する表示装置であって、前記複数の薄膜トランジスタの各々は、請求項１１又は１２に記載の薄膜トランジスタであることを特徴とする表示装置。
- マトリックス状に設けられた複数の薄膜トランジスタと、前記薄膜トランジスタを駆動するための複数の走査配線及び複数の信号配線と、を具備する表示装置であって、
前記走査配線及び前記信号配線のうちの少なくとも一方が、金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造を有していることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003318685A JP4495428B2 (ja) | 2002-09-17 | 2003-09-10 | 薄膜トランジスタの形成方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269661 | 2002-09-17 | ||
| JP2003318685A JP4495428B2 (ja) | 2002-09-17 | 2003-09-10 | 薄膜トランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004134771A true JP2004134771A (ja) | 2004-04-30 |
| JP4495428B2 JP4495428B2 (ja) | 2010-07-07 |
Family
ID=32301650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003318685A Expired - Lifetime JP4495428B2 (ja) | 2002-09-17 | 2003-09-10 | 薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4495428B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024754A (ja) * | 2004-07-08 | 2006-01-26 | Advanced Lcd Technologies Development Center Co Ltd | 配線層の形成方法、配線層および薄膜トランジスタ |
| KR20100119841A (ko) * | 2009-05-02 | 2010-11-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9214478B2 (en) | 2013-09-11 | 2015-12-15 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251231A (ja) * | 1988-08-13 | 1990-02-21 | Nec Corp | 半導体装置の配線形成方法 |
| JPH07161712A (ja) * | 1993-12-02 | 1995-06-23 | Fujitsu Ltd | パターン形成方法 |
| WO1998025298A1 (fr) * | 1996-12-04 | 1998-06-11 | Seiko Epson Corporation | Dispositif a semiconducteur, procede de fabrication dudit dispositif, plaquette de circuit et materiel electronique |
| JPH11330652A (ja) * | 1997-06-10 | 1999-11-30 | Canon Inc | 基板及びその製造方法 |
| JP2000357671A (ja) * | 1999-04-13 | 2000-12-26 | Sharp Corp | 金属配線の製造方法 |
| JP2001148480A (ja) * | 1999-11-18 | 2001-05-29 | Nec Corp | 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 |
| JP2001342593A (ja) * | 2000-06-01 | 2001-12-14 | Tsuneki Mekki Kogyo Kk | 接点部材及びその製造方法 |
| JP2001355074A (ja) * | 2000-04-10 | 2001-12-25 | Sony Corp | 無電解メッキ処理方法およびその装置 |
| JP2002050647A (ja) * | 2000-08-01 | 2002-02-15 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2002057465A (ja) * | 2000-08-07 | 2002-02-22 | Nec Corp | 高密度実装用配線基板およびその製造方法 |
| JP2002093747A (ja) * | 2000-09-19 | 2002-03-29 | Sony Corp | 導体構造の形成方法及び導体構造、並びに半導体装置の製造方法及び半導体装置 |
| JP2002118112A (ja) * | 2000-10-05 | 2002-04-19 | Hitachi Ltd | 埋め込み配線構造を有する半導体装置の製法 |
-
2003
- 2003-09-10 JP JP2003318685A patent/JP4495428B2/ja not_active Expired - Lifetime
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251231A (ja) * | 1988-08-13 | 1990-02-21 | Nec Corp | 半導体装置の配線形成方法 |
| JPH07161712A (ja) * | 1993-12-02 | 1995-06-23 | Fujitsu Ltd | パターン形成方法 |
| WO1998025298A1 (fr) * | 1996-12-04 | 1998-06-11 | Seiko Epson Corporation | Dispositif a semiconducteur, procede de fabrication dudit dispositif, plaquette de circuit et materiel electronique |
| JPH11330652A (ja) * | 1997-06-10 | 1999-11-30 | Canon Inc | 基板及びその製造方法 |
| JP2000357671A (ja) * | 1999-04-13 | 2000-12-26 | Sharp Corp | 金属配線の製造方法 |
| JP2001148480A (ja) * | 1999-11-18 | 2001-05-29 | Nec Corp | 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 |
| JP2001355074A (ja) * | 2000-04-10 | 2001-12-25 | Sony Corp | 無電解メッキ処理方法およびその装置 |
| JP2001342593A (ja) * | 2000-06-01 | 2001-12-14 | Tsuneki Mekki Kogyo Kk | 接点部材及びその製造方法 |
| JP2002050647A (ja) * | 2000-08-01 | 2002-02-15 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2002057465A (ja) * | 2000-08-07 | 2002-02-22 | Nec Corp | 高密度実装用配線基板およびその製造方法 |
| JP2002093747A (ja) * | 2000-09-19 | 2002-03-29 | Sony Corp | 導体構造の形成方法及び導体構造、並びに半導体装置の製造方法及び半導体装置 |
| JP2002118112A (ja) * | 2000-10-05 | 2002-04-19 | Hitachi Ltd | 埋め込み配線構造を有する半導体装置の製法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024754A (ja) * | 2004-07-08 | 2006-01-26 | Advanced Lcd Technologies Development Center Co Ltd | 配線層の形成方法、配線層および薄膜トランジスタ |
| KR20100119841A (ko) * | 2009-05-02 | 2010-11-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP2010283337A (ja) * | 2009-05-02 | 2010-12-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9112067B2 (en) | 2009-05-02 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101681695B1 (ko) | 2009-05-02 | 2016-12-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9214478B2 (en) | 2013-09-11 | 2015-12-15 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4495428B2 (ja) | 2010-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7138715B2 (en) | Interconnect, interconnect forming method, thin film transistor, and display device | |
| US7626125B2 (en) | Wiring, display device and method of manufacturing the same | |
| TWI396885B (zh) | 線路結構，製造線路之方法，薄膜電晶體基板，以及製造薄膜電晶體基板之方法 | |
| TWI390018B (zh) | 蝕刻劑，使用該蝕刻劑製造互連線的方法，以及使用該蝕刻劑製造薄膜電晶體基材的方法 | |
| JP2005166757A (ja) | 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置 | |
| JP2008015487A (ja) | 液晶ディスプレイ用基板の製作方法 | |
| WO2013149463A1 (zh) | 导电结构及制造方法、薄膜晶体管、阵列基板和显示装置 | |
| KR101046928B1 (ko) | 박막 트랜지스터 표시판과 그 제조방법 | |
| JP4175877B2 (ja) | 半導体装置及びその作製方法 | |
| JP2012064953A (ja) | 配線の形成方法及びその配線を有する表示装置の形成方法 | |
| JP4495428B2 (ja) | 薄膜トランジスタの形成方法 | |
| JP4434644B2 (ja) | 薄膜トランジスタの製造方法と、この薄膜トランジスタを備える表示装置の製造方法 | |
| US20220181356A1 (en) | Active matrix substrate and method for manufacturing same | |
| JPH09260668A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6087272A (en) | Method of producing thin film transistor | |
| KR100809750B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JP2004294804A (ja) | 表示装置の製造方法、液晶表示装置並びに金属膜のパターニング方法。 | |
| JP4599603B2 (ja) | トランジスタの製造方法 | |
| KR100803565B1 (ko) | 액정 표시 장치용 어레이 기판 | |
| JP2004342759A (ja) | 配線構造体、薄膜半導体装置、表示装置、及びこれらの形成方法 | |
| KR20080010957A (ko) | 박막트랜지스터의 제조방법, 이에 의해 제조된박막트랜지스터 및 이를 구비한 액정표시소자 | |
| JP2009021278A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050829 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090327 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |
|
| AA91 | Notification that invitation to amend document was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971091 Effective date: 20090616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100406 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100409 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4495428 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |