CN105845555B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN105845555B
CN105845555B CN201510019256.1A CN201510019256A CN105845555B CN 105845555 B CN105845555 B CN 105845555B CN 201510019256 A CN201510019256 A CN 201510019256A CN 105845555 B CN105845555 B CN 105845555B
Authority
CN
China
Prior art keywords
layer
grid
contraposition mark
visible area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510019256.1A
Other languages
English (en)
Other versions
CN105845555A (zh
Inventor
吴健豪
李懿庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hannstar Display Nanjing Corp
Hannstar Display Corp
Original Assignee
Hannstar Display Nanjing Corp
Hannstar Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hannstar Display Nanjing Corp, Hannstar Display Corp filed Critical Hannstar Display Nanjing Corp
Priority to CN201510019256.1A priority Critical patent/CN105845555B/zh
Priority to US14/968,169 priority patent/US9673149B2/en
Publication of CN105845555A publication Critical patent/CN105845555A/zh
Application granted granted Critical
Publication of CN105845555B publication Critical patent/CN105845555B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明的题目是一种半导体装置的制造方法，包括以下步骤：提供一透光衬底，其具有一可视区及一非可视区；共平面地形成一栅极及至少一对位记号于透光衬底上，栅极位于可视区，对位记号位于非可视区；形成一栅极绝缘层覆盖于栅极及对位记号上；形成一氧化半导体层于栅极绝缘层上，并位于栅极上方；以及形成一蚀刻终止层于栅极及对位记号上方。

Description

半导体装置及其制造方法
技术领域
本发明是关于一种半导体装置及其制造方法。
背景技术
光罩制程(Photo Engraving Process,PEP)是半导体制程中常使用的制作工艺，一道光罩制程通常包括沉积、显影、及蚀刻等步骤。现行薄膜晶体管衬底的制程中，栅极、漏极、源极、通道、蚀刻终止层、钝化层或像素电极等结构通常是透过光罩制程来形成，因此制程繁杂并且容易产生对位公差等问题。
一般来说，在进行第一道光罩制程时，会同时在衬底上的非可视区设置一对位记号(例如形成栅极时同时形成对位记号)，使后续多道的光罩制程中，光罩可藉由对准对位记号而精准地形成所需的堆栈结构。然而，对位记号在进行多道的蚀刻步骤之后，容易因非可视区的堆栈膜厚过薄而被蚀刻去除，造成后续光罩制程无法顺利对位。
因此，如何提供一种半导体装置及其制造方法，能够保护对位记号不被蚀刻而利于后续制程对位，已成为重要课题之一。
发明内容
有鉴于上述课题，本发明的目的为提供一种能够保护对位记号不被蚀刻而利于后续制程对位的半导体装置及其制造方法。
为达上述目的，依据本发明的一种半导体装置的制造方法包括以下步骤：提供一透光衬底，其具有一可视区及一非可视区；共平面地形成一栅极及至少一对位记号于透光衬底上，其中栅极位于可视区，对位记号位于非可视区；形成一栅极绝缘层覆盖于栅极及对位记号上；形成一氧化半导体层于栅极绝缘层上，并位于栅极上方；以及形成一蚀刻终止层于栅极及对位记号上方。
为达上述目的，依据本发明的一种半导体装置的制造方法包括以下步骤：提供一透光衬底，其具有一可视区及一非可视区；共平面地形成一栅极及至少一对位记号于透光衬底上，其中栅极位于可视区，对位记号位于非可视区；形成一栅极绝缘层覆盖于栅极及对位记号上；以及形成一氧化半导体层于栅极绝缘层上，并位于栅极及对位记号上方。
在一实施例中，制造方法进一步包括一步骤：形成一蚀刻终止层于氧化半导体层上，并位于栅极及对位记号上方。
在一实施例中，形成蚀刻终止层的步骤包括：形成一蚀刻层覆盖于栅极及对位记号上方；形成一光阻层于蚀刻层上，并位于栅极及对位记号上方；以及以光阻层为屏蔽移除未被光阻层遮蔽的蚀刻层，以形成蚀刻终止层。
在一实施例中，制造方法进一步包括一步骤：形成一缓冲层于氧化半导体层上，并位于栅极及对位记号上方。
在一实施例中，制造方法进一步包括以下步骤：形成一源极与一漏极；形成一保护层，并至少覆盖部分源极与漏极；以及形成一导电层，并电性连接源极与漏极。
在一实施例中，于形成保护层的步骤中，保护层进一步延伸覆盖于对位记号的上方。
为达上述目的，依据本发明的一种半导体装置包括一透光衬底、一栅极、至少一对位记号、一栅极绝缘层、一氧化半导体层以及一蚀刻终止层。透光衬底具有一可视区及一非可视区。栅极设置于透光衬底上，并位于可视区。对位记号与栅极共平面地设置于透光衬底上，并位于非可视区。栅极绝缘层覆盖于栅极及对位记号上。氧化半导体层设置于栅极绝缘层上，并位于栅极上方。蚀刻终止层设置于栅极及对位记号上方。
为达上述目的，依据本发明的一种半导体装置包括一透光衬底、一栅极、至少一对位记号、一栅极绝缘层以及一氧化半导体层。透光衬底具有一可视区及一非可视区。栅极设置于透光衬底上，并位于可视区。对位记号与栅极共平面地设置于透光衬底上，并位于非可视区。栅极绝缘层覆盖于栅极及对位记号上。氧化半导体层设置于栅极绝缘层上，并位于栅极及对位记号上方。
在一实施例中，半导体装置进一步包括一蚀刻终止层，其设置于氧化半导体层上，并位于栅极及对位记号上方。
在一实施例中，半导体装置进一步包括一保护层，覆盖于对位记号的上方。
在一实施例中，半导体装置进一步包括一缓冲层，设置于氧化半导体层上，并位于栅极及对位记号上方。
在一实施例中，栅极绝缘层的材料包括硅氧化物、硅氮化物、硅氮氧化物、或聚亚酰胺(PI)。
在一实施例中，氧化半导体层的材料包括铟镓锌氧化物(IGZO)或非晶硅。
在一实施例中，导电层的材料包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、掺铝氧化锌(AZO)、掺氟氧化锡(FTO)、掺镓氧化锌(GZO)、或其组合。
承上所述，本发明的半导体装置及其制造方法藉由在对位记号上形成蚀刻终止层或氧化半导体层，而在进行后续的制程时，对位记号不致受到蚀刻过程影响而被移除，以维持其对位的功能。
附图说明
图1A为本发明第一实施例的一种半导体装置的制造方法的步骤流程图。
图1B为本发明第一实施例的一种半导体装置的上视图。
图1C为图1B沿线段A-A的剖面图。
图2A为形成蚀刻终止层的步骤流程图。
图2B至图2D为蚀刻终止层的制造流程示意图。
图3A为半导体装置形成源极与漏极的步骤流程图。
图3B为第一实施例的半导体装置设置源极与漏极的剖面图。
图4为半导体装置的母材的上视图。
图5A为本发明第二实施例的半导体装置的制造方法的步骤流程图。
图5B为本发明第二实施例的半导体装置的剖面示意图。
图6A为本发明第三实施例的半导体装置的制造方法的步骤流程图。
图6B为本发明第三实施例的半导体装置的剖面示意图。
图7为本发明第四实施例的半导体装置的剖面示意图。
具体实施方式
以下将参照相关附图，说明依本发明较佳实施例之一种半导体装置及其制造方法，其中相同的组件将以相同的参照符号加以说明。
图1A为本发明第一实施例的一种半导体装置的制造方法的步骤流程图，图1B为本发明第一实施例的一种半导体装置的上视图，图1C为图1B沿线段A-A的剖面图。请同时参照图1A、图1B及图1C所示，半导体装置1可为薄膜晶体管(thin film transistor,TFT)衬底、显示面板、触控面板、触控显示面板、或使用此半导体装置的电子装置，本实施例是以薄膜晶体管衬底为例进行说明。
本实施例的半导体装置1的制造方法包括以下步骤：提供一透光衬底，其具有一可视区及一非可视区(S110)；共平面地形成一栅极及至少一对位记号于透光衬底上，其中栅极位于可视区，对位记号位于非可视区(S120)；形成一栅极绝缘层覆盖于栅极及对位记号上(S130)；形成一氧化半导体层于栅极绝缘层上，并位于栅极上方(S140)；以及形成一蚀刻终止层于栅极及对位记号上方(S150)。于此，半导体装置1包括一透光衬底11、一栅极12、至少一对位记号13、一栅极绝缘层14、一氧化半导体层15、以及一蚀刻终止层16。
在步骤S110中，透光衬底11具有一可视区111及一非可视区112。可视区111为显示面板呈现画面的区域，而非可视区112为非呈现画面的区域。透光衬底11可为玻璃衬底、塑料衬底、高分子衬底、或蓝宝石衬底，于此是以玻璃衬底为例。非可视区112位于可视区111周边，也就是位于可视区111的至少一侧，而本实施例的非可视区112是以环绕可视区111为例。
在步骤S120中，栅极12设置于透光衬底11上，并位于可视区111。栅极12可例如透过溅镀或印刷等方式沉积一层金属层于透光衬底11上，并于金属层上覆盖光刻胶，利用光罩对光刻胶进行曝光、显影、以及蚀刻等制程工艺而形成栅极12。其中栅极12的材料可包括钽(Ta)、钕(Nd)、铬(Cr)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、或其组合。
接续上述，对位记号13与栅极12共平面地设置于透光衬底11上，并且对位记号13位于非可视区112。藉由对位记号13的设置，可利于半导体装置1后续的光罩制程(PhotoEngraving Process,PEP)中的光罩对位，以准确地藉由光罩形成透光衬底11上的堆栈结构，进而降低制程公差。在本实施例中，对位记号13与栅极12是使用相同的材料，并且是经由相同的制程工艺而同时形成于透光衬底11上。另外，本发明并不限定对位记号13的形状，其可为十字形、三角形、方形、圆形、椭圆形、或其它几何图形，以可进行后续对位为考虑。其中，本实施例是以二个十字形的对位记号13为例进行说明。
在步骤S130中，栅极绝缘层14覆盖于栅极12及对位记号13上。栅极绝缘层14可例如以化学气相沉积(Chemical Vapor Deposition,CVD)的方式形成于透光衬底11上，并且覆盖栅极12及对位记号13。另外，栅极绝缘层14的材料可包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、氧化铝(Al2O3)、氮化铝(AlNx)、或聚亚酰胺(Polyimide,PI)。
在步骤S140中，氧化半导体层15设置于栅极绝缘层14上，并位于栅极12上方。具体而言，氧化半导体层15可包括铟镓锌氧化物(indium gallium zinc oxide,IGZO)，其可透过溅镀或涂布等方式沉积一层铟镓锌氧化物于栅极绝缘层14上，并于铟镓锌氧化物上覆盖光刻胶，利用光罩对光刻胶进行曝光、显影、以及蚀刻等制程工艺而形成铟镓锌氧化物(即氧化半导体层15)。于此，氧化半导体层15可作为晶体管的通道区。
在步骤S150中，蚀刻终止层16设置于栅极12及对位记号13上方。请同时参照图1A、图1C、及图2A至图2D所示，其中图2A为形成蚀刻终止层的步骤流程图，图2B至图2D为蚀刻终止层的制造流程示意图。在本实施例中，蚀刻终止层16是藉由以下步骤形成：形成一蚀刻层EL覆盖于栅极12及对位记号13上方(步骤S151，图2B所示)；形成一光阻层PR于蚀刻层EL上，并位于栅极12及对位记号13上方(步骤S152，图2C所示)；以及以光阻层PR为屏蔽移除未被光阻层PR遮蔽的蚀刻层EL，以形成蚀刻终止层16(步骤S153，图2D所示)，其中在步骤S153中是以干式蚀刻去除光阻层PR未遮蔽的蚀刻层EL，而被光阻层PR遮蔽的部分蚀刻层EL即为蚀刻终止层16。如此一来，栅极12上方藉由蚀刻终止层16的设置，可利于后续源极与漏极的形成，以区隔源极与漏极。最后，可如步骤S154所述：移除光阻层PR(图1C所示)。不过，在一些实施例中，光阻层PR可以被保留而不被移除，因此步骤S154是可有可无。
由于在形成蚀刻终止层16时，是同时在栅极12及对位记号13的上方设置光阻层PR，因此在进行干式蚀刻时，对位记号13上方的蚀刻层EL可被保留而形成蚀刻终止层16。如此一来，对位记号13上方具有栅极绝缘层14及蚀刻终止层16等堆栈保护，而在进行后续源极与漏极的制程时，对位记号13不致受到蚀刻过程影响而被移除，以维持其对位的功能。
图3A为半导体装置形成源极与漏极的步骤流程图，图3B为第一实施例的半导体装置设置源极与漏极的剖面图。请参照图3A及图3B所示，在后续的制程中，制造方法可进一步包括以下步骤：形成一源极与一漏极(S160)；形成一保护层，并至少覆盖部分源极与漏极(S170)；以及形成一导电层，并电性连接源极与漏极(S180)。于此，半导体装置1进一步包括一源极与一漏极17、一保护层18以及一导电层19。
在步骤S160中，源极与漏极17是形成于栅极绝缘层14上，并与氧化半导体层15连接。如此一来，栅极12、氧化半导体层15、及源极与漏极17即形成一晶体管。
在步骤S170中，保护层18为绝缘材质，其材料可包括硅氧化物、硅氮化物、硅氮氧化物、或聚亚酰胺(Polyimide,PI)，以避免外部导体接触源极与漏极17而影响电性表现。在本实施例中，保护层18具有连通源极与漏极17的开口，并于步骤S180中，导电层19藉由此开口而电性连接于源极与漏极17。
在本实施例中，导电层19为像素电极，其材料可包括铟锡氧化物(indium tinoxide,ITO)、铟锌氧化物(indium zinc oxide,IZO)、掺铝氧化锌(aluminum zinc oxide,AZO)、掺氟氧化锡(fluorine tin oxide,FTO)、掺镓氧化锌(gallium zinc oxide,GZO)、或其组合。
另外，在本实施例中，保护层18进一步延伸覆盖于对位记号13的上方。而在其它实施例中，保护层18可仅设置在可视区111内，而不覆盖对位记号13。
图4为半导体装置的母材的上视图。请参照图4所示，实施上，在制作上述半导体装置1时，是在一母材B上规划多个半导体装置1，也就是同时制作多个半导体装置1，最后再进行切割而分离成多个半导体装置1，例如图4所示沿虚线切割出九个半导体装置1。当然，母材B上的非可视区B1也可设置一个或多个对位记号M，以利于光罩制程上的对位，其中对位记号M上的堆栈结构可参照上述实施例所述，于此不再赘述。
图5A为本发明第二实施例的半导体装置的制造方法的步骤流程图，图5B为本发明第二实施例的半导体装置的剖面示意图。请同时参照图5A及图5B所示，在本实施例中，制造方法包括以下步骤：提供一透光衬底，其具有一可视区及一非可视区(S210)；共平面地形成一栅极及至少一对位记号于透光衬底上，其中栅极位于可视区，对位记号位于非可视区(S220)；形成一栅极绝缘层覆盖于栅极及对位记号上(S230)；以及形成一氧化半导体层于栅极绝缘层上，并位于栅极及对位记号上方(S240)。于此，本实施例的半导体装置2包括一透光衬底21、一栅极22、至少一对位记号23、一栅极绝缘层24、以及一氧化半导体层25。
同样地，透光衬底21具有一可视区211及一非可视区212(步骤S210)；栅极22设置于透光衬底21上，并位于可视区211，而对位记号23与栅极22共平面地设置于透光衬底21上，并且对位记号23位于非可视区212(步骤S220)；栅极绝缘层24覆盖于栅极22及对位记号23上(步骤S230)。于此，上述组件的连结关系与叙述可参照第一实施例所述，于此不作赘述。而在本实施例中，氧化半导体层23是设置于栅极绝缘层24上，并位于栅极22及对位记号23上方(步骤S240)。
具体而言，于步骤S240中，氧化半导体层25同样可包括铟镓锌氧化物(IGZO)。于此是透过溅镀或涂布等方式沉积一层铟镓锌氧化物于栅极绝缘层24上，并于铟镓锌氧化物上覆盖光刻胶，利用光罩对光刻胶进行曝光、显影、以及蚀刻等制程工艺而形成铟镓锌氧化物(即氧化半导体层25)。于此，本实施例的氧化半导体层25除了形成于栅极22的上方之外，进一步形成于对位记号23的上方。如此一来，对位记号23的上方具有栅极绝缘层24及氧化半导体层25等堆栈保护，而在进行后续源极与漏极的制程时，对位记号23不致受到蚀刻过程影响而被移除，以维持其对位的功能。
另外，在一些实施例中，位于对位记号23上方的氧化半导体层25，其形状可与对位记号23相对应，例如是外形与尺寸相同的十字形、三角形、方形、圆形、椭圆形、或其它几何图形，以利后续制程的对位使用。
另外，半导体装置2可进一步包括一蚀刻终止层，其设置于栅极22的上方，而可进行后续源极与漏极的制程，以形成晶体管和像素电极。在一些实施例中，半导体装置2经由源极与漏极的制程后进一步包括一源极与一漏极、一保护层及一导电层。其中，保护层覆盖于对位记号23的上方。另外，源极与漏极的制程可参照图3A及图3B所述，于此不再赘述。
图6A为本发明第三实施例的半导体装置的制造方法的步骤流程图，图6B为本发明第三实施例的半导体装置的剖面示意图。请同时参照图6A及图6B所示，本实施例的半导体装置3与第二实施例的差异在于，在进行步骤S240之后，进一步包括以下步骤：形成一蚀刻终止层于氧化半导体层上，并位于栅极及对位记号上方(S310)。于此，半导体装置3包括一透光衬底31、一栅极32、至少一对位记号33、一栅极绝缘层34、一氧化半导体层35、以及一蚀刻终止层36。
在步骤S310中，蚀刻终止层36可例如图2A所述，形成一蚀刻层于栅极绝缘层34上，并覆盖于栅极32及对位记号33上方，接着形成一光阻层于蚀刻层上，并且位于可视区311的栅极32及非可视区312的对位记号33上方，最后，以光阻层为屏蔽移除未被光阻层遮蔽的蚀刻层，以形成蚀刻终止层36。如此一来，对位记号33上方藉由栅极绝缘层34、氧化半导体层35、以及蚀刻终止层36的设置，可利于后续源极与漏极的制程时，对位记号33不致受到蚀刻过程影响而被移除，以维持其对位的功能。
另外，半导体装置3可进一步包括一缓冲层。请参照图7所示，其为本发明第四实施例的半导体装置的剖面示意图。在本实施例中，缓冲层37形成于氧化半导体层35上，并位于栅极32及对位记号33上方。缓冲层37可例如为氧化铝膜(AlOx)及其合金成分，并可容许添加提高耐热性的元素于氧化铝膜(AlOx)中，其中上述元素可包括Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge、Bi、或其组合。
另外，半导体装置3也可进一步包括一源极与一漏极、一保护层、或一导电层，以形成晶体管和像素电极。其中，源极与漏极的制程可参照图3A及图3B所述，于此不再赘述。
综上所述，本发明的半导体装置及其制造方法藉由在对位记号上形成蚀刻终止层或氧化半导体层，而在进行后续的制程时，对位记号不致受到蚀刻过程影响而被移除，以维持其对位的功能。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范围，而对其进行的等效修改或变更，均应包含于后附的权利要求中。

Claims (21)

1.一种半导体装置的制造方法，包括以下步骤：
提供一透光衬底，其具有一可视区及一非可视区；
共平面地形成一栅极及至少一对位记号于所述透光衬底上，其中所述栅极位于所述可视区，所述对位记号位于所述非可视区；
形成一栅极绝缘层覆盖于所述栅极及所述对位记号上；
形成一氧化半导体层于所述栅极绝缘层上，并位于所述栅极上方；以及
形成一蚀刻终止层于所述栅极及所述对位记号上方。
2.如权利要求1所述的制造方法，其中形成所述蚀刻终止层的步骤包括：
形成一蚀刻层覆盖于所述栅极及所述对位记号上方；
形成一光阻层于所述蚀刻层上，并位于所述栅极及所述对位记号上方；以及
以所述光阻层为屏蔽移除未被所述光阻层遮蔽的所述蚀刻层，以形成所述蚀刻终止层。
3.如权利要求1所述的制造方法，进一步包括以下步骤：
形成一源极与一漏极；
形成一保护层，并至少覆盖部分所述源极与所述漏极；以及
形成一导电层，并电性连接所述源极与所述漏极。
4.如权利要求3所述的制造方法，其中于形成所述保护层的步骤中，所述保护层进一步延伸覆盖于所述对位记号的上方。
5.一种半导体装置的制造方法，包括以下步骤：
提供一透光衬底，其具有一可视区及一非可视区；
共平面地形成一栅极及至少一对位记号于所述透光衬底上，其中所述栅极位于所述可视区，所述对位记号位于所述非可视区；
形成一栅极绝缘层覆盖于所述栅极及所述对位记号上；以及
形成一氧化半导体层于所述栅极绝缘层上，并位于所述栅极及所述对位记号上方。
6.如权利要求5所述的制造方法，进一步包括一步骤：
形成一蚀刻终止层于所述氧化半导体层上，并位于所述栅极及所述对位记号上方。
7.如权利要求5所述的制造方法，进一步包括一步骤：
形成一缓冲层于所述氧化半导体层上，并位于所述栅极及所述对位记号上方。
8.如权利要求6所述的制造方法，其中形成所述蚀刻终止层的步骤包括：
形成一蚀刻层覆盖于所述栅极及所述对位记号上方；
形成一光阻层于所述蚀刻层上，并位于所述栅极及所述对位记号上方；以及
以所述光阻层为屏蔽移除未被所述光阻层遮蔽的所述蚀刻层，以形成所述蚀刻终止层。
9.如权利要求6所述的制造方法，进一步包括以下步骤：
形成一源极与一漏极；
形成一保护层，并至少覆盖部分所述源极与所述漏极；以及
形成一导电层，并电性连接所述源极与所述漏极。
10.如权利要求9所述的制造方法，其中于形成所述保护层的步骤中，所述保护层进一步延伸覆盖于所述对位记号的上方。
11.一种半导体装置，包括：
一透光衬底，具有一可视区及一非可视区；
一栅极，设置于所述透光衬底上，并位于所述可视区；
至少一对位记号，与所述栅极共平面地设置于所述透光衬底上，并位于所述非可视区；
一栅极绝缘层，覆盖于所述栅极及所述对位记号上；
一氧化半导体层，设置于所述栅极绝缘层上，并位于所述栅极上方；以及
一蚀刻终止层，设置于所述栅极及所述对位记号上方。
12.如权利要求11所述的半导体装置，进一步包括：
一保护层，覆盖于所述对位记号的上方。
13.如权利要求11所述的半导体装置，进一步包括：
一缓冲层，设置于所述氧化半导体层上，并位于所述栅极及所述对位记号上方。
14.如权利要求11所述的半导体装置，其中所述氧化半导体层的材料包括铟镓锌氧化物(IGZO)或非晶硅。
15.如权利要求11所述的半导体装置，还包括：
一源极与一漏极，设置于所述栅极绝缘层上，并与所述氧化半导体层连接；及
一导电层，电性连接所述源极与所述漏极，其中所述导电层的材料包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、掺铝氧化锌(AZO)、掺氟氧化锡(FTO)、掺镓氧化锌(GZO)、或其组合。
16.一种半导体装置，包括：
一透光衬底，具有一可视区及一非可视区；
一栅极，设置于所述透光衬底上，并位于所述可视区；
至少一对位记号，与所述栅极共平面地设置于所述透光衬底上，并位于所述非可视区；
一栅极绝缘层，覆盖于所述栅极及所述对位记号上；以及
一氧化半导体层，设置于所述栅极绝缘层上，并位于所述栅极及所述对位记号上方。
17.如权利要求16所述的半导体装置，进一步包括：
一蚀刻终止层，设置于所述氧化半导体层上，并位于所述栅极及所述对位记号上方。
18.如权利要求16所述的半导体装置，进一步包括：
一保护层，覆盖于所述对位记号的上方。
19.如权利要求16所述的半导体装置，进一步包括：
一缓冲层，设置于所述氧化半导体层上，并位于所述栅极及所述对位记号上方。
20.如权利要求16所述的半导体装置，其中所述氧化半导体层的材料包括铟镓锌氧化物(IGZO)或非晶硅。
21.如权利要求16所述的半导体装置，还包括：
一源极与一漏极，设置于所述栅极绝缘层上，并与所述氧化半导体层连接；及
一导电层，电性连接所述源极与所述漏极，其中所述导电层的材料包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、掺铝氧化锌(AZO)、掺氟氧化锡(FTO)、掺镓氧化锌(GZO)、或其组合。
CN201510019256.1A 2015-01-14 2015-01-14 半导体装置及其制造方法 Active CN105845555B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510019256.1A CN105845555B (zh) 2015-01-14 2015-01-14 半导体装置及其制造方法
US14/968,169 US9673149B2 (en) 2015-01-14 2015-12-14 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510019256.1A CN105845555B (zh) 2015-01-14 2015-01-14 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN105845555A CN105845555A (zh) 2016-08-10
CN105845555B true CN105845555B (zh) 2019-07-02

Family

ID=56368050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510019256.1A Active CN105845555B (zh) 2015-01-14 2015-01-14 半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US9673149B2 (zh)
CN (1) CN105845555B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199981B (zh) 2018-11-16 2023-04-07 合肥鑫晟光电科技有限公司 阵列基板及其制备方法、显示装置
CN109545830B (zh) * 2018-11-23 2020-09-11 京东方科技集团股份有限公司 一种显示基板及其制造方法、显示装置
CN113421889A (zh) * 2021-06-22 2021-09-21 合肥鑫晟光电科技有限公司 显示面板、制备显示面板的方法以及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474438A (zh) * 2013-09-26 2013-12-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶面板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5967632A (ja) * 1982-10-12 1984-04-17 Oki Electric Ind Co Ltd ウエハ−アライメントマ−クの保存方法
JP2001148480A (ja) * 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
JP4884586B2 (ja) * 2000-12-18 2012-02-29 株式会社 日立ディスプレイズ 液晶表示装置
TWI310849B (en) * 2002-02-06 2009-06-11 Au Optronics Corp Pixel structure
TW200616232A (en) * 2004-08-09 2006-05-16 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device including semiconductor thin film, which is subjected to heat treatment to have alignment mark, crystallizing method for the semiconductor thin film, and crystallizing apparatus for the semiconductor thin film
KR101223098B1 (ko) * 2004-09-09 2013-01-17 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
US8319040B2 (en) * 2010-07-16 2012-11-27 Monsanto Technology Llc Soybean variety A1024255
CN102097313B (zh) * 2010-11-23 2012-12-12 深圳市华星光电技术有限公司 保护层及薄膜晶体管矩阵基板的制造方法
US20130321719A1 (en) * 2011-02-22 2013-12-05 Sharp Kabushiki Kaisha Electronic device and method for manufacturing same
US20120313915A1 (en) * 2011-06-08 2012-12-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin-film transistor (tft) array and liquid crystal display (lcd) panel thereof
CN102832252A (zh) * 2011-06-15 2012-12-19 广东中显科技有限公司 一种柔性igzo薄膜晶体管

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474438A (zh) * 2013-09-26 2013-12-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶面板

Also Published As

Publication number Publication date
US20160204070A1 (en) 2016-07-14
CN105845555A (zh) 2016-08-10
US9673149B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
CN104576542B (zh) 阵列基板及其制作方法、显示装置
US11362114B2 (en) Array substrate and method for manufacturing the same and display device
WO2014020892A1 (ja) 薄膜トランジスタ及びその製造方法
CN104218019B (zh) 薄膜晶体管阵列基板及其制造方法
US20150311223A1 (en) Thin film transistor array substrate and manufacturing method thereof, and display device
CN109273409A (zh) 一种显示面板、其制作方法及显示装置
KR102094847B1 (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
CN103219283A (zh) 一种阵列基板及其制造方法、显示装置
CN103236419B (zh) 阵列基板的制备方法、阵列基板以及显示装置
CN103227148B (zh) 一种阵列基板制备方法及阵列基板和显示装置
CN111293127B (zh) 一种显示面板及其制备方法
US9831350B2 (en) Thin film transistor and method of manufacturing the same
EP3159734A1 (en) Array substrate and manufacturing method thereof, and display device
CN103500738A (zh) 含刻蚀阻挡层的半导体器件及其制造方法和应用
CN105845555B (zh) 半导体装置及其制造方法
CN109148539A (zh) 一种tft阵列基板及制备方法、显示装置
CN105161541A (zh) 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
CN105118864B (zh) 薄膜晶体管及其制作方法、显示器件
JP2009147039A (ja) 薄膜トランジスタパネルおよびその製造方法
CN102903674A (zh) 显示面板及其制作方法
CN105514173A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN108538725B (zh) 薄膜晶体管及其制造方法
CN103472640A (zh) 液晶显示面板及其制造方法
CN103700670B (zh) 阵列基板及其制作方法、显示装置
CN105633100B (zh) 薄膜晶体管阵列面板及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant