JPS63292619A - レ−ザ−アニ−ル方法 - Google Patents
レ−ザ−アニ−ル方法Info
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- JPS63292619A JPS63292619A JP62128636A JP12863687A JPS63292619A JP S63292619 A JPS63292619 A JP S63292619A JP 62128636 A JP62128636 A JP 62128636A JP 12863687 A JP12863687 A JP 12863687A JP S63292619 A JPS63292619 A JP S63292619A
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- 238000005224 laser annealing Methods 0.000 title claims description 9
- 238000000059 patterning Methods 0.000 claims abstract description 6
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- 230000008034 disappearance Effects 0.000 abstract 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バルクデバイスとSolデバイスとの混在する半導体装
置を製造する際に、マスクの位置合せ用マークが、選択
アニーリングのためのレーザービームによってスキャン
されないようにして、位置合せ用マークが見にくくなっ
たり消失したりすることを防止する。
置を製造する際に、マスクの位置合せ用マークが、選択
アニーリングのためのレーザービームによってスキャン
されないようにして、位置合せ用マークが見にくくなっ
たり消失したりすることを防止する。
本発明は半導体装置の製造時におけるレーザーアニール
方法に係り、特にバルクデバイスと801 (Sil
icon On In5ulator)デバイスとが混
在する半導体装置における、選択アニール時の位置合せ
マークの変化を防止することができるレーザーアニール
方法に関するものである。
方法に係り、特にバルクデバイスと801 (Sil
icon On In5ulator)デバイスとが混
在する半導体装置における、選択アニール時の位置合せ
マークの変化を防止することができるレーザーアニール
方法に関するものである。
同一チップ上にバルクデバイスとSOIデバイスとを混
在させたデバイスを、同一ウェハ上に多数形成する場合
には、レーザービームをスキャンして照射することによ
って、照射部位におけるウェハ上に堆積されたポリシリ
コンを熔融し再結晶させて、Solデバイスを形成すべ
きアニール領域を形成し、レーザービームの照射を受け
なかった部分をバルクデバイスを形成すべきバルク領域
とする。
在させたデバイスを、同一ウェハ上に多数形成する場合
には、レーザービームをスキャンして照射することによ
って、照射部位におけるウェハ上に堆積されたポリシリ
コンを熔融し再結晶させて、Solデバイスを形成すべ
きアニール領域を形成し、レーザービームの照射を受け
なかった部分をバルクデバイスを形成すべきバルク領域
とする。
そしてバルク領域にはバルクデバイスを形成し、アニー
ル領域にはSO■デバイスを形成するが、この場合にお
けるチップとバターニング用マスクとの位置合せは、ウ
ェハ上に形成された十字形等の位置合せマークを使用し
て行われる。
ル領域にはSO■デバイスを形成するが、この場合にお
けるチップとバターニング用マスクとの位置合せは、ウ
ェハ上に形成された十字形等の位置合せマークを使用し
て行われる。
第3図は従来のレーザーアニール方法を説明したもので
あって、ウェハ上における1チツプにバルクデバイスと
SOIデバイスとが混在したデバイスと、従来の位置合
せマークとを示したものである。同図において1はシリ
コン基板を示し、2ばIチップを形成するバルクデバイ
スとSolデバイスの混在デバイスを示し、3はバルク
領域の部分である。4+、42はレーザービームによる
選択アニーリングで形成されたアニール領域の部分であ
る。バルク領域には通常のバルクデバイスの製造技術に
よってバルクデバイスを形成し、アニール領域にはSO
■デバイスの製造技術によってSolデバイスを形成す
る。また5、〜5.はマスクの位置合せマークであって
、シリコン基板1上においてバルク領域とアニール領域
とに酸化膜を形成するとき、この部分をマスクして酸化
し−ないようにすることによって形成される。位置合せ
マークは、通常1ウエハ上に形成される多数のチップに
対応してそれぞれの四隅の部分に設けられることが多(
、ウェハ全面に多数形成されている。
あって、ウェハ上における1チツプにバルクデバイスと
SOIデバイスとが混在したデバイスと、従来の位置合
せマークとを示したものである。同図において1はシリ
コン基板を示し、2ばIチップを形成するバルクデバイ
スとSolデバイスの混在デバイスを示し、3はバルク
領域の部分である。4+、42はレーザービームによる
選択アニーリングで形成されたアニール領域の部分であ
る。バルク領域には通常のバルクデバイスの製造技術に
よってバルクデバイスを形成し、アニール領域にはSO
■デバイスの製造技術によってSolデバイスを形成す
る。また5、〜5.はマスクの位置合せマークであって
、シリコン基板1上においてバルク領域とアニール領域
とに酸化膜を形成するとき、この部分をマスクして酸化
し−ないようにすることによって形成される。位置合せ
マークは、通常1ウエハ上に形成される多数のチップに
対応してそれぞれの四隅の部分に設けられることが多(
、ウェハ全面に多数形成されている。
シリコン基板1には、始めアニール領域4.。
42となる部分に厚い酸化膜を形成するとともに、バル
ク領域3となる部分には薄い酸化膜を形成する。その後
さらに全面にポリシリコンを堆積する。
ク領域3となる部分には薄い酸化膜を形成する。その後
さらに全面にポリシリコンを堆積する。
そしてレーザービームをスキャンして4.、.42の部
分を照射すると、この部分が熔融、再結晶してアニール
領域を形成する。この場合のレーザービームのスキャニ
ングは、アニール領M4+、42に沿って、第3図の場
合矢印のように水平方向にレーザービームをスキャンす
ることによって行われる。
分を照射すると、この部分が熔融、再結晶してアニール
領域を形成する。この場合のレーザービームのスキャニ
ングは、アニール領M4+、42に沿って、第3図の場
合矢印のように水平方向にレーザービームをスキャンす
ることによって行われる。
その後位置合せマーク5I〜5.と、マスクに設けられ
た同じ形状の位置合せマークとを一致させて位置合せを
行ってマスクを装着し、バターニングを行ったのちその
他の処理を行って、バルク領域とアニール領域にそれぞ
れバルクデバイスとS○■デバイスを形成する。
た同じ形状の位置合せマークとを一致させて位置合せを
行ってマスクを装着し、バターニングを行ったのちその
他の処理を行って、バルク領域とアニール領域にそれぞ
れバルクデバイスとS○■デバイスを形成する。
第4図は位置合せマークの部分を詳細に説明したもので
あって、(alはマークの部分のウェハの断面図を示し
、(b)は位置合せマークの」二面図である。
あって、(alはマークの部分のウェハの断面図を示し
、(b)は位置合せマークの」二面図である。
fa)に示すようにシリコン基板IO上に酸化膜11.
窒化膜12を施すとき、位置合せマーク13に相当する
部分をパターニングによって空けることによって、ib
)に15で示すような形状の位置合せマークを形成する
。次に全面にポリシリコン]4を堆積する。
窒化膜12を施すとき、位置合せマーク13に相当する
部分をパターニングによって空けることによって、ib
)に15で示すような形状の位置合せマークを形成する
。次に全面にポリシリコン]4を堆積する。
C発明が解決しようとする問題点〕
第3図に示された従来のレーザーアニール方法では、ウ
ェハ】の面をレーザービームで照射して、アニール領域
41.42の部分をアニールしようとすると、位置合せ
マーク51〜5.の部分も同時に照射されてこの部分の
ポリシリコンが溶融しアニールされる。この際シリコン
の再結晶によって第4図に16で示すような再結晶部が
生し、表面が波打って凹凸を生じて、位置合せマーク5
1〜5、が非常に見に(くなったり、消失したりする。
ェハ】の面をレーザービームで照射して、アニール領域
41.42の部分をアニールしようとすると、位置合せ
マーク51〜5.の部分も同時に照射されてこの部分の
ポリシリコンが溶融しアニールされる。この際シリコン
の再結晶によって第4図に16で示すような再結晶部が
生し、表面が波打って凹凸を生じて、位置合せマーク5
1〜5、が非常に見に(くなったり、消失したりする。
そのためパターニング時、マスクの位置合せに困難を来
すという問題があった。
すという問題があった。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、バルク領域とレーザービームの選択ア
ニーリングによって形成したアニール領域とを同一基板
」二に設け、バルク領域にバルクデバイスを形成し、ア
ニール領域にSOIデバイスを形成することによって、
バルクデバイスとSOIデバイスとの混在する半導体装
置を製造する方法において、バルク領域の周辺における
レーザービームによってスキャンされない位置にマスク
の位置合せ用マークを設けたものである。
るものであって、バルク領域とレーザービームの選択ア
ニーリングによって形成したアニール領域とを同一基板
」二に設け、バルク領域にバルクデバイスを形成し、ア
ニール領域にSOIデバイスを形成することによって、
バルクデバイスとSOIデバイスとの混在する半導体装
置を製造する方法において、バルク領域の周辺における
レーザービームによってスキャンされない位置にマスク
の位置合せ用マークを設けたものである。
〔作 用〕
本発明の方法では、マスクの位置合せ用マークをバルク
領域に対応するレーザービームによってスキャンされな
い位置に設けるので、レーザービームによる選択アニー
リング時、位置合せ用マークがレーザービームによって
照射されず、従って位置合せ用マークが溶融、再結晶に
よって見にくくなったり消失したりすることがないので
、マスクの位置合せを正確にかつ容易に行うことができ
る。
領域に対応するレーザービームによってスキャンされな
い位置に設けるので、レーザービームによる選択アニー
リング時、位置合せ用マークがレーザービームによって
照射されず、従って位置合せ用マークが溶融、再結晶に
よって見にくくなったり消失したりすることがないので
、マスクの位置合せを正確にかつ容易に行うことができ
る。
第1図は本発明の一実施例を示したものであって第3図
におけると同じ部分を同じ番号で示し、6、.62は位
置合せマークである。
におけると同じ部分を同じ番号で示し、6、.62は位
置合せマークである。
第1図において、シリコン基板1上のチップ2における
バルク領域3.アニール領域4 + 、 42の形成
および、位置合せマーク61.62を使用してのバター
ニングと、バルク領域3におけるバルクデバイスの形成
、およびアニール領域41゜42におけるSOIデバイ
スの形成は、第3図に示された従来の場合と同様にして
行われる。
バルク領域3.アニール領域4 + 、 42の形成
および、位置合せマーク61.62を使用してのバター
ニングと、バルク領域3におけるバルクデバイスの形成
、およびアニール領域41゜42におけるSOIデバイ
スの形成は、第3図に示された従来の場合と同様にして
行われる。
この場合、位置合せマーク61.62は、アニール領域
4++42における水平方向のレーザービームのスキャ
ンに対応して、バルク領域3と水平方向に対向する位置
に設けられている。
4++42における水平方向のレーザービームのスキャ
ンに対応して、バルク領域3と水平方向に対向する位置
に設けられている。
従って第1図の実施例においで、アニール領域4 I+
42に対するレーザービームによる選択アニーリン
グが行われても、位置合せマーク6、。
42に対するレーザービームによる選択アニーリン
グが行われても、位置合せマーク6、。
62の部分にはレーザービームが照射されないため、マ
ーク部分の溶融、再結晶は生じない。
ーク部分の溶融、再結晶は生じない。
従って本発明のレーザーアニール方法では、レーザービ
ームによるアニーリング時、位置合わせマスクの部分が
見にくくなったり消失したりすることはなく、容易にマ
スクの位置合せを行うことができる。
ームによるアニーリング時、位置合わせマスクの部分が
見にくくなったり消失したりすることはなく、容易にマ
スクの位置合せを行うことができる。
第2図は本発明の他の実施例を示したものであって、第
1図におけると同じ部分を同じ番号で示し、7はSOI
デバイスを形成すべきアニール領域である。
1図におけると同じ部分を同じ番号で示し、7はSOI
デバイスを形成すべきアニール領域である。
第2図の場合は、アニール領域7はバルク領域3を包囲
してその四辺に設けられる。そしてアニール領域7の選
択アニーリングは、バルク領域3の各辺に平行な方向に
行われる。すなわちアニール領域7Iにおいては、図示
の水平方向にレーザービームをスキャンしてアニーリン
グが行われ、アニール領域72においては、図示の垂直
方向にレーザービームをスキャンしてアニーリングが行
われる。
してその四辺に設けられる。そしてアニール領域7の選
択アニーリングは、バルク領域3の各辺に平行な方向に
行われる。すなわちアニール領域7Iにおいては、図示
の水平方向にレーザービームをスキャンしてアニーリン
グが行われ、アニール領域72においては、図示の垂直
方向にレーザービームをスキャンしてアニーリングが行
われる。
この際位置合せマーク61.62は、バルク領域3と水
平方向に対向するアニール領域以外の位置に設けられて
いるので、水平方向の選択アニーリングによっても、垂
直方向の選択アニーリングによっても、レーザービーム
の照射を受けないので、アニーリングによって位置合せ
マーク6、。
平方向に対向するアニール領域以外の位置に設けられて
いるので、水平方向の選択アニーリングによっても、垂
直方向の選択アニーリングによっても、レーザービーム
の照射を受けないので、アニーリングによって位置合せ
マーク6、。
62が見にくくなったり消失したりすることはない。
以上説明したように本発明のレーザーアニール方法によ
れば、バルクデバイスとSOIデバイスとが混在する半
導体装置基板上に設けられるマスクの位置合せ用マーク
は、バルク領域に対応する選択アニーリング時レーザー
ビームが照射しない位置に設けられるので、アニーリン
グによって位置合せマークが見にくくなったり消失した
りして、バルクデバイスおよびSOIデバイスを形成す
るためのマスクの位置合せ時、困難を来すことはない。
れば、バルクデバイスとSOIデバイスとが混在する半
導体装置基板上に設けられるマスクの位置合せ用マーク
は、バルク領域に対応する選択アニーリング時レーザー
ビームが照射しない位置に設けられるので、アニーリン
グによって位置合せマークが見にくくなったり消失した
りして、バルクデバイスおよびSOIデバイスを形成す
るためのマスクの位置合せ時、困難を来すことはない。
第1図は本発明の一実施例を示す図、
第2図は本発明の他の実施例を示す図、第3図は従来の
レーザーアニール方法を説明する図、 第4図は位置合せマークの詳細を示す図である。 1−シリコン基板 2−・チップ 3−バルク領域 4 I+ 42.7+ 7 +、72−アニール領
域51〜54.611 62−位置合せマーク11−酸
化膜 12−窒化膜 13、15−−一位置合せマーク 14−ポリシリコン 16−再結晶部
レーザーアニール方法を説明する図、 第4図は位置合せマークの詳細を示す図である。 1−シリコン基板 2−・チップ 3−バルク領域 4 I+ 42.7+ 7 +、72−アニール領
域51〜54.611 62−位置合せマーク11−酸
化膜 12−窒化膜 13、15−−一位置合せマーク 14−ポリシリコン 16−再結晶部
Claims (1)
- 【特許請求の範囲】 バルク領域とレーザービームの選択アニーリングによっ
て形成したアニール領域とを同一基板上に設け、それぞ
れによってバルクデバイスとSOIデバイスとの混在す
る半導体装置を製造する方法において、 前記バルク領域の周辺におけるレーザービームによって
スキャンされない位置にパターニング用マスクの位置合
せ用マークを設けることを特徴とするレーザーアニール
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128636A JPS63292619A (ja) | 1987-05-26 | 1987-05-26 | レ−ザ−アニ−ル方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62128636A JPS63292619A (ja) | 1987-05-26 | 1987-05-26 | レ−ザ−アニ−ル方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63292619A true JPS63292619A (ja) | 1988-11-29 |
Family
ID=14989714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62128636A Pending JPS63292619A (ja) | 1987-05-26 | 1987-05-26 | レ−ザ−アニ−ル方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63292619A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02238614A (ja) * | 1989-03-10 | 1990-09-20 | Rohm Co Ltd | 半導体素子の製造方法 |
EP0448471A2 (en) * | 1990-03-20 | 1991-09-25 | Fujitsu Limited | Method of planarizing metal layer |
GB2354111A (en) * | 1999-07-13 | 2001-03-14 | Nec Corp | Method for forming semiconductor films at desired portions on a substrate |
US7119363B2 (en) | 1999-11-18 | 2006-10-10 | Nec Corporation | Thin film transistor formed on a transparent substrate |
US7622374B2 (en) | 2005-12-29 | 2009-11-24 | Infineon Technologies Ag | Method of fabricating an integrated circuit |
-
1987
- 1987-05-26 JP JP62128636A patent/JPS63292619A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02238614A (ja) * | 1989-03-10 | 1990-09-20 | Rohm Co Ltd | 半導体素子の製造方法 |
EP0448471A2 (en) * | 1990-03-20 | 1991-09-25 | Fujitsu Limited | Method of planarizing metal layer |
GB2354111A (en) * | 1999-07-13 | 2001-03-14 | Nec Corp | Method for forming semiconductor films at desired portions on a substrate |
US6989300B1 (en) | 1999-07-13 | 2006-01-24 | Nec Corporation | Method for forming semiconductor films at desired positions on a substrate |
US7119363B2 (en) | 1999-11-18 | 2006-10-10 | Nec Corporation | Thin film transistor formed on a transparent substrate |
US7585708B2 (en) | 1999-11-18 | 2009-09-08 | Nec Corporation | Method for manufacturing a thin-film transistor |
US7622374B2 (en) | 2005-12-29 | 2009-11-24 | Infineon Technologies Ag | Method of fabricating an integrated circuit |
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