JPH02181425A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02181425A JPH02181425A JP156489A JP156489A JPH02181425A JP H02181425 A JPH02181425 A JP H02181425A JP 156489 A JP156489 A JP 156489A JP 156489 A JP156489 A JP 156489A JP H02181425 A JPH02181425 A JP H02181425A
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- JP
- Japan
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- wafer
- holes
- center
- chips
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract 5
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 238000000638 solvent extraction Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 45
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１１１要］
ウェハプロセス中における反りの発生を防止するウェハ
に関し、 熱処理にともなうストレスによる反りの発生を防止する
ことを目的とし、 表面に複数のチップが形成され、該チップはスクライブ
ラインによって隔てられているウェハにおいて、該スク
ライプライン上にウェハの厚さ方向へ貫通する貫通孔を
前記ウェハの中心を軸として点対称に複数個配置して構
成する。
に関し、 熱処理にともなうストレスによる反りの発生を防止する
ことを目的とし、 表面に複数のチップが形成され、該チップはスクライブ
ラインによって隔てられているウェハにおいて、該スク
ライプライン上にウェハの厚さ方向へ貫通する貫通孔を
前記ウェハの中心を軸として点対称に複数個配置して構
成する。
［産業上の利用分野］
この発明はウェハ１０セス中における反りの発生を防止
するウェハに関するものである。
するウェハに関するものである。
近年のウェハの大径化にともない、ウェハプロセス中に
おける熱拡散工程、ＣＶＤ工程等の熱処理工程において
そのウェハに発生する反りは歩留りを低下させる大きな
要因となっている。
おける熱拡散工程、ＣＶＤ工程等の熱処理工程において
そのウェハに発生する反りは歩留りを低下させる大きな
要因となっている。
［従来の技術］
近年、ウェハはその厚みが約７００ミクロンと一定であ
るのに対し、その径が１２５關あるいは１５０市と大径
化されている。そして、このようなウェハは熱拡散工程
や酸化膜生成工程等のウェハプロセス中における熱処理
により反りが発生し易い。
るのに対し、その径が１２５關あるいは１５０市と大径
化されている。そして、このようなウェハは熱拡散工程
や酸化膜生成工程等のウェハプロセス中における熱処理
により反りが発生し易い。
［発明が解決しようとする課題］
このようなウェハの反りは例えばパターニング工程での
フォトマスクによるパターンの露光時に正確なパターン
の露光に対する障害となる等、後工程に種々の悪影響を
及ぼし、歩留りを低下させる原因となっている。そこで
、その反りの発生を防＋１するために上記各工程におけ
る熱処理温度を低下させたり、あるいは熱処理時間を短
縮したりすることも提案されているが、熱処理効果を確
保しながらウェハの反りを防止することは困難であった
。
フォトマスクによるパターンの露光時に正確なパターン
の露光に対する障害となる等、後工程に種々の悪影響を
及ぼし、歩留りを低下させる原因となっている。そこで
、その反りの発生を防＋１するために上記各工程におけ
る熱処理温度を低下させたり、あるいは熱処理時間を短
縮したりすることも提案されているが、熱処理効果を確
保しながらウェハの反りを防止することは困難であった
。
この発明の目的は、−Ｅ記のような熱処理工程において
も反りの発生しないウェハを提供するにある。
も反りの発生しないウェハを提供するにある。
［課題を解決するための手段］
第１図はこの発明を具体化した原理説明図である。すな
わち、ウェハ１には表面に複数のチップ４が形成され、
該チップ４はスクライブライン３によって隔てられてい
る。そして、スクライブライン３上にウェハ１の厚さ方
向へ貫通する貫通孔２が前記ウェハ１の中心を軸として
点対称に複数個配置されている。
わち、ウェハ１には表面に複数のチップ４が形成され、
該チップ４はスクライブライン３によって隔てられてい
る。そして、スクライブライン３上にウェハ１の厚さ方
向へ貫通する貫通孔２が前記ウェハ１の中心を軸として
点対称に複数個配置されている。
［作用］
ウェハプロセス中の熱処理によりウェハ１に生じるスト
レスは各貫通孔２で吸収される。
レスは各貫通孔２で吸収される。
［実線例］
以下、この発明を具体化したウェハの第一の実施例を第
２図及び第３図に従って説明すると、第２図に示すよう
にウェハ１にはピンホール状の貫通孔２が縦方向同一・
直線上に３か所形成され、中央に位置する貫通孔２はこ
のウェハ１の中心に位置し、その両側に等距離離れた位
置に他の貫通孔２が形成されている。そして、同図にお
いて各距離ａ、ｂ、ｃはそれぞれ２０市、５５ｍｍ、５
５市である。
２図及び第３図に従って説明すると、第２図に示すよう
にウェハ１にはピンホール状の貫通孔２が縦方向同一・
直線上に３か所形成され、中央に位置する貫通孔２はこ
のウェハ１の中心に位置し、その両側に等距離離れた位
置に他の貫通孔２が形成されている。そして、同図にお
いて各距離ａ、ｂ、ｃはそれぞれ２０市、５５ｍｍ、５
５市である。
また、第３図に示すようにウェハ１の表面には多数のチ
ップ４がスクライブライン３を介して多数形成され、同
チップ４は貫通孔２を避ける位置でずなわち貫通孔２を
スクライブライン３上に位置させるように形成されてい
る。
ップ４がスクライブライン３を介して多数形成され、同
チップ４は貫通孔２を避ける位置でずなわち貫通孔２を
スクライブライン３上に位置させるように形成されてい
る。
このウェハ１は同ウェハ１を形成するインゴットに対し
レーザーであらかじめ同インゴッＩ・を軸方向に貫通す
る貫通孔２を形成し、その後に所定の厚さにスライスし
て形成されたものである。そして、その貫通孔２は０．
１〜１．０市の径で形成することが望ましい。
レーザーであらかじめ同インゴッＩ・を軸方向に貫通す
る貫通孔２を形成し、その後に所定の厚さにスライスし
て形成されたものである。そして、その貫通孔２は０．
１〜１．０市の径で形成することが望ましい。
このように構成されたウェハ１は、その表面にチップ４
を形成するために拡散工程や酸化膜生成工程等で熱処理
が施されると、その熱処理にともなってストレスが発生
ずるが、そのストレスはウェハ１中央及びその両側等距
離位置に形成された各貫通孔２でウェハ１全面に■つて
均一に吸収される。従って、ウェハ１に発生ずる反りを
未然に防止することができるとともに、貫通孔２はスク
ライブライン３上に設けられるので、チップ４に影響を
与えることはない。
を形成するために拡散工程や酸化膜生成工程等で熱処理
が施されると、その熱処理にともなってストレスが発生
ずるが、そのストレスはウェハ１中央及びその両側等距
離位置に形成された各貫通孔２でウェハ１全面に■つて
均一に吸収される。従って、ウェハ１に発生ずる反りを
未然に防止することができるとともに、貫通孔２はスク
ライブライン３上に設けられるので、チップ４に影響を
与えることはない。
また、貫通孔２は前記実施例以外に次に示すような位置
及び個数で形成してもよい。
及び個数で形成してもよい。
イ）第４図に示すように、ウェハ１の中心及びその中心
を含む横方向同一直線上において３か所に貫通孔２を形
成すること。なお、同図に示す距離ａ、ｂ、ｃは前記実
施例と同一である。
を含む横方向同一直線上において３か所に貫通孔２を形
成すること。なお、同図に示す距離ａ、ｂ、ｃは前記実
施例と同一である。
口）第５図に示すように、ウェハ１の中心及びその周囲
において正方形状に貫通孔２を配設し、計５個の貫通孔
２を形成すること、なお、同図における距離ａ、ｂ、ｃ
は前記実施例と同一である。
において正方形状に貫通孔２を配設し、計５個の貫通孔
２を形成すること、なお、同図における距離ａ、ｂ、ｃ
は前記実施例と同一である。
ハ）第６図に示すように、第５図の形成位置を４５度回
転させた状態で形成すること。
転させた状態で形成すること。
二）第７図に示すように、第５図と同様にウェハ１の中
心及びその周囲において正方形状に貫通孔２を配設し、
周囲の隣り合う貫通孔２の距１１１ｄを１０＋ｍとする
こと。
心及びその周囲において正方形状に貫通孔２を配設し、
周囲の隣り合う貫通孔２の距１１１ｄを１０＋ｍとする
こと。
ホ）第８図に示すように、第７図の形成位置を４５度回
転させた状態で形成すること なお、ウェハ１はインゴットからスライスした後にレー
ザーで貫通孔２を形成することもできる。
転させた状態で形成すること なお、ウェハ１はインゴットからスライスした後にレー
ザーで貫通孔２を形成することもできる。
「発明の効果」
以上詳述したように、この発明はウェハプロセス中の熱
処理工程におけるウェハの反りの発生を防止することが
できる優れた効果を発揮する。
処理工程におけるウェハの反りの発生を防止することが
できる優れた効果を発揮する。
第１図はこの発明の原理説明図、第２図はこの発明を具
体化した第一の実施例を示すウェハの正面図、第３図は
そのウェハの部分拡大正面図、第４図は第二の実施例の
ウェハ正面図、第５図は第三の実ｔＪｔＡｐＡのウェハ
正面図、第６図は第四の実施例のウェハ正面図、第７図
は第五の実施例のウェハ正面図、第８図は第六の実施例
のウェハ正面図である。 図中、１はウェハ、２は貫通孔、３はスフライ第１図 本発明の原理説明図 第３図
体化した第一の実施例を示すウェハの正面図、第３図は
そのウェハの部分拡大正面図、第４図は第二の実施例の
ウェハ正面図、第５図は第三の実ｔＪｔＡｐＡのウェハ
正面図、第６図は第四の実施例のウェハ正面図、第７図
は第五の実施例のウェハ正面図、第８図は第六の実施例
のウェハ正面図である。 図中、１はウェハ、２は貫通孔、３はスフライ第１図 本発明の原理説明図 第３図
Claims (1)
- 【特許請求の範囲】 １、表面に複数のチップ（４）が形成され、該チップ（
４）はスクライブライン（３）によって隔てられている
ウェハ（１）において、 該スクライブライン（３）上にウェハ（１）の厚さ方向
へ貫通する貫通孔（２）を前記ウェハ（１）の中心を軸
として点対称に複数個配置したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP156489A JPH02181425A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP156489A JPH02181425A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181425A true JPH02181425A (ja) | 1990-07-16 |
Family
ID=11505019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP156489A Pending JPH02181425A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009063372A1 (en) * | 2007-11-12 | 2009-05-22 | Nxp B.V. | Thermal stress reduction |
| WO2014209593A1 (en) * | 2013-06-24 | 2014-12-31 | Qualcomm Incorporated | Stress compensation patterning |
| US8937368B2 (en) | 2010-11-19 | 2015-01-20 | Panasonic Corporation | Semiconductor device |
-
1989
- 1989-01-06 JP JP156489A patent/JPH02181425A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009063372A1 (en) * | 2007-11-12 | 2009-05-22 | Nxp B.V. | Thermal stress reduction |
| US20100258916A1 (en) * | 2007-11-12 | 2010-10-14 | Nxp B.V. | Thermal stress reduction |
| US8928121B2 (en) * | 2007-11-12 | 2015-01-06 | Nxp B.V. | Thermal stress reduction |
| US8937368B2 (en) | 2010-11-19 | 2015-01-20 | Panasonic Corporation | Semiconductor device |
| WO2014209593A1 (en) * | 2013-06-24 | 2014-12-31 | Qualcomm Incorporated | Stress compensation patterning |
| US9355967B2 (en) | 2013-06-24 | 2016-05-31 | Qualcomm Incorporated | Stress compensation patterning |
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